CN107767900B - 一种存储器器件和中央处理单元 - Google Patents

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Abstract

存储器器件包括连接到第一内部数据线的第一存储器单元阵列；连接到第二内部数据线的第二存储器单元阵列；以及线路交换电路，其被配置为基于从外部接收的驱动信号将第一内部数据线和第二内部数据线与第一外部数据线和第二外部数据线相连接，线路交换电路被配置为使得当驱动信号具有第一逻辑电平时，线路交换电路分别将第一内部数据线和第二内部数据线与第一外部数据线和第二外部数据线相连接，并且当驱动信号具有与第一逻辑电平不同的第二逻辑电平时，线路交换电路交换第一外部数据线和第二外部数据线，使得第一内部数据线连接到第二外部数据线，并且第二内部数据线连接到第一外部数据线。

Description

一种存储器器件和中央处理单元
相关申请的交叉引用
本申请根据美国法典第35章第119条要求于2016年8月22日在韩国知识产权局提交的申请号10-2016-0106168的优先权，其公开通过引用整体并入本文。
技术领域
本发明构思的至少一些示例性实施例涉及存储器器件和中央处理单元，更具体地，涉及每个均包括检测错误单元的线路交换电路和通道交换电路的存储器器件和中央处理单元。
背景技术
根据制造工艺技术的发展，半导体存储器器件的存储器容量增加。随着精炼工艺技术的发展，具有错误单元的存储器单元的数量增加。具有错误单元的存储器单元的增加降低了半导体存储器器件的成品率，并且可能不能确保其存储器容量。因此，需要检测和修复错误单元以提高半导体存储器器件的产量的方法。
发明内容
根据本发明构思的至少一些示例性实施例，存储器器件包括连接到第一内部数据线的第一存储器单元阵列；连接到第二内部数据线的第二存储器单元阵列；以及被配置为基于从外部接收的驱动信号将第一内部数据线和第二内部数据线与第一外部数据线和第二外部数据线相连接的线路交换电路，线路交换电路被配置为使得当驱动信号具有第一逻辑电平时，线路交换电路分别将第一外部数据线和第二外部数据线与第一内部数据线和第二内部数据线相连接，并且当驱动信号具有与第一逻辑电平不同的第二逻辑电平时，线路交换电路交换第一外部数据线和第二外部数据线，以使得第一内部数据线被连接到第二外部数据线，并且第二内部数据线被连接到第一外部数据线。
根据本发明构思的至少一些示例性实施例，中央处理单元包括被配置为执行处理功能的第一芯片；连接到第一芯片的第二芯片；以及被配置为确定从第二芯片输出的数据是否包括错误的测试单元，其中第二芯片包括连接到第一内部通道的第一存储器层、连接到第二内部通道的第二存储器层、以及被配置为分别通过第一外部通道和第二外部通道输出从中央处理单元的外部的第一和第二内部通道接收的数据的存储器缓冲器，并且其中，存储器缓冲器包括被配置为基于从外部接收的驱动信号将第一内部通道和第二内部通道与第一外部通道和第二外部通道相连接的通道交换电路，并且通道交换电路被配置为当驱动信号具有第一逻辑电平时，将第一外部通道和第二外部通道分别连接到第一外部通道和第二外部通道，并且当驱动信号具有与第一逻辑电平不同的第二逻辑电平时，交换第一外部通道和第二外部通道，以使得第一内部通道被连接到第二外部通道并且第二内部通道被连接到第一外部通道。
根据本发明构思的至少一些示例性实施例，存储器器件包括连接到第一内部数据线的第一存储器单元阵列；连接到第二内部数据线的第二存储器单元阵列；以及线路交换电路，其被配置为接收驱动信号，基于驱动信号将第一和第二内部数据线分别连接到第一和第二外部数据线，并基于驱动信号交换第一和第二内部数据线的连接，以使得第一和第二内部数据线分别被连接到第二和第一外部数据线。
附图说明
通过参照附图详细描述本发明构思的示例性实施例，本发明构思的示例性实施例的上述和其它特征和优点将变得更加明显。附图意图描绘本发明构思的示例性实施例，并且不应被解释为限制权利要求的预期范围。除非明确指出，否则附图不应被视为按比例绘制。
图1是根据本发明构思的至少一个示例性实施例的存储器器件的示例的框图；
图2A是示出根据本发明构思的至少一个示例性实施例的包括在存储器器件中的线路交换电路的视图；
图2B是示出根据本发明构思的至少一个示例性实施例的存储器器件10 中的线路交换电路300的一部分的示例性实施例的电路图；
图3是示出根据本发明构思的至少一个示例性实施例的测试单元的框图；
图4是示出根据本发明构思的至少一些示例性实施例的操作存储器器件的方法的流程图；
图5是根据本发明构思的至少一些示例性实施例的存储器器件的第二示例的框图；
图6是示出根据本发明构思的至少一个示例性实施例的包括在存储器器件中的线路交换电路的一部分的视图；
图7A是示出根据本发明构思的至少一些示例性实施例的中央处理单元的框图；
图7B示出根据本发明构思的至少一些示例性实施例的图7A的中央处理单元的剖视图；以及
图8是示出根据本发明构思的至少一些示例性实施例的构成中央处理单元的多个存储器芯片的视图。
具体实施方式
如在发明构思的领域中的传统，在功能块、单元和/或模块方面，描述实施例并在图中示出。本领域技术人员将理解，这些块、单元和/或模块通过可以使用基于半导体的制造技术或其他制造技术来形成的诸如逻辑电路、分立组件、微处理器、硬连线电路、存储器元件、布线连接等的电子(或光学) 电路物理地实施实施。在由微处理器或类似物实施实施的块、单元和/或模块的情况下，它们可以使用软件(例如，微码)来编程以执行本文讨论的各种功能，并且可以可选地由固件和/或软件来驱动。替换地，每个块、单元和/ 或模块可以由专用硬件实施、或者作为执行一些功能的专用硬件和执行其他功能的处理器(例如，一个或多个编程的微处理器和相关联的电路)的组合来实施。并且，在不脱离本发明构思的范围的情况下，实施例的每个块、单元和/或模块可以被物理地分离成两个或多个交互的和离散的块、单元和/或模块。此外，在不脱离本发明构思的范围的情况下，实施例的块、单元和/或模块可以被物理地组合成更复杂的块、单元和/或模块。
图1是根据本发明构思的至少一个示例性实施例的存储器器件10的第一示例的框图。
参照图1，根据本发明构思的至少一个示例性实施例的存储器器件10 可以包括正常单元阵列(normal cell array，NCA)和冗余单元阵列(redundancy cell array，RCA)。此外，存储器器件10还可以包括线路交换电路300和修复电路200。
正常单元阵列NCA可以包括第一至第八存储器单元块111-118，并且冗余单元阵列RCA可以包括至少一个冗余修复存储器单元块119。根据本发明构思的至少一些示例性实施例，存储器器件10的存储器容量由包括在正常单元阵列NCA中的第一至第八存储器单元块111-118的大小确定。根据本发明构思的至少一些示例性实施例，包括在冗余单元阵列RCA中的存储器单元块119是用于冗余修复的存储器单元块。冗余修复存储器单元块119可以是用于数据块修复的存储器单元块，其可以包括修复在第一至第八存储器单元块111-118中发生的错误单元。
图1仅示出了存储器器件10的一个存储器组(bank)。此外，如图1中所示，正常单元阵列NCA和冗余单元阵列RCA可以被包括在同一存储器组中。
错误单元可以包括有缺陷的存储器单元和弱单元。有缺陷的存储器单元表示具有硬件缺陷的单元或由制造过程造成的缺陷而停止操作的单元，例如具有在导线上发生的断开或短路的存储器单元。弱单元表示具有软件缺陷的单元、在特定电压条件下具有缺陷的存储器单元或在特定操作时间下具有缺陷的存储器单元。弱单元可以包括经历在各种器件特征中的劣化的单元，例如，具有低于参照时间量的刷新周期的单元，或在展示出单元写入特征或可变保留周期中的劣化的单元。
第一至第八存储器单元块111-118分别包括第一至第八多个存储器单元。第一至第八多个存储器单元中的每一个可以被布置为存储器单元阵列的列和行。此外，冗余修复存储器单元块119还包括可以被布置为存储器单元阵列的列和行的多个存储器单元。在图1中所示的例子中，包括在第一至第八存储器单元块111-118的行当中的相同的行的存储器单元可以被连接到相同的位线。连接到字线和位线的交点的存储器单元可以是动态存储器单元或电阻存储器单元。
在存储器器件10中，可以同时访问与突发长度相对应的位线以支持代表可以被访问的位线的列位置的期望的数量的突发或者替换地，可以被访问的位线的列位置的最大数量的突发。第一至第八内部数据线 GIO_MB0-GIO_MB7和第一至第八外部数据线GIO_0-GIO_7可以各自具有与突发长度相对应的行数。因此，图1的半导体存储器器件10可以具有，例如，被设置为1的突发长度。
线路交换电路300可以基于从外部接收的驱动信号SS将第一至第八内部数据线GIO_MB0-GIO_MB7连接到第一至第八外部数据线GIO_0-GIO_7。当驱动信号SS具有第一逻辑电平时，线路交换电路300将第一至第八内部数据线GIO_MB0-GIO_MB7分别连接到第一至第八外部数据线 GIO_0-GIO_7。当驱动信号SS具有第二逻辑电平时，第二逻辑电平不同于第一逻辑电平，线路交换电路300可以交换第一至第八外部数据线 GIO_0-GIO_7。根据本发明构思的至少一些示例性实施例，将在下面参照图 2A和图2B更详细地讨论线路交换电路300的示例性实施实施。
如图1所示，存储器器件10还可以包括测试单元400。测试单元400 可以经由第一至第八外部数据线GIO_0-GIO_7被连接到线路交换电路300。当测试模式开启时，控制器500将测试信号TS施加到测试单元400。根据本发明构思的至少一些示例性实施例，存储在第一至第八存储器单元块 111-118中的第一至第八数据单元DQ0-DQ7经由第一至第八内部数据线 GIO_MB0-GIO_MB7、线路交换电路300和第一至第八外部数据线 GIO_0-GIO_7被发送到测试单元400。根据本发明构思的至少一些示例性实施例，测试单元400确定第一至第八数据单元DQ0-DQ7中的每一个是否具有错误。然而，本发明构思的至少一些示例性实施例不限于图1中所示的示例性结构，存储器器件10可以不包括测试单元400，并且测试单元400可以检测通过第一至第八外部数据线GIO_0-GIO_7从存储器器件10的外部输出的数据上发生的错误。根据本发明构思的至少一些示例性实施例，测试单元 400可以由电路或电路系统(即，硬件)来实施。测试单元400在本文中还可以被称为测试器件400。根据测试的结果，当需要附加的测试时，测试单元400可以将测试结果信号TR发送到控制器500。控制器500可以响应于从测试单元400发送的测试结果信号TR来操作线路交换电路300，以使得附加的测试可以被执行。将在图3的描述中进一步提供测试单元400的详细描述。
控制器500存储用于控制存储器器件10的各种操作模式的数据。根据本发明构思的至少一个示例性实施例，控制器500可存储用于控制测试模式的数据。当测试模式开启时，控制器500可以分别发送用于操作测试单元400 和线路交换电路300的驱动信号TS和SS。此外，控制器500可以接收由测试单元400执行的测试的结果。
作为通过由测试单元400执行的测试确定第一至第八存储器单元块 111-118中写入的数据是否具有错误的结果，当第一至第八存储器单元块 111-118包括具有被包括在第一至第八存储器单元块111-118中的错误的单元时，测试单元400可以将修复信号RS发送到修复电路200。响应于修复信号RS，修复电路200可将数据写到冗余修复存储器单元块119而不是错误单元块。根据本发明构思的至少一些示例性实施例，测试单元400可以生成修复信号RS，以使得修复信号RS包括指示错误单元块的标识(identity) 的信息。修复电路200可以基于由修复信号RS指示的错误单元块的标识来确定使用冗余修复存储器块119替换哪个存储器单元块。
在图1中，存储器单元块的总数量为8，并且在存储器单元块中的每一个仅示出一个位线，然而，本发明构思的至少一些示例性实施例不限于此。存储器单元块可以包括多个位线。这将参照图6进一步详细描述。
图2A是示出根据本发明构思的至少一个示例性实施例的包括在存储器器件10中的线路交换电路300的视图。
参照图1和图2A，根据本发明构思的至少一个示例性实施例的存储器器件10的线路交换电路300可以将第一内部数据线GIO_MB0-GIO_MB7连接到第一外部数据线GIO_0-GIO_7。当从控制器500接收到具有第一逻辑电平的驱动信号SS到线路交换电路300时，线路交换电路300可以将内部数据线GIO_MB0-GIO_MB7分别连接到外部数据线GIO_0-GIO_7。因此，已经写入第一至第八存储器单元块111-118中的数据单元DQ0-DQ7可以被分别发送到第一至第八外部数据线GIO_0-GIO_7，并且因此可以检测出错误单元。数据单元DQ0-DQ7中的每一个的大小可以是，例如，数据的页面或根据存储器器件10的用户或设计者的偏好设置的数据的大小。当从控制器500 发送具有第二逻辑电平的驱动信号SS时，线路交换电路300可以响应于驱动信号SS而交换内部数据线GIO_MB0-GIO_MB7和外部数据线GIO_0-GIO_7之间的连接。在一个实施例中，线路交换电路300可以将第一内部数据线GIO_MB0连接到第二外部数据线GIO_1，并将第二内部数据线 GIO_MB1连接到第一外部数据线GIO_0。也就是说，相邻的内部数据线可以交换相邻的内部数据线所连接的外部数据线。在这种情况下，由第二外部数据线GIO_1检测写入第一存储器单元块111的数据单元DQ0，并且可以由第一外部数据线GIO_0检测写入第二存储器单元块112的数据单元DQ1。然而，根据本发明构思的至少一些示例性实施例，彼此不相邻的内部数据线可以分别交换连接到内部数据线的外部数据线。例如，根据本发明构思的至少一些示例性实施例，可以交换内部数据线GIO_MB0-GIO_MB7和外部数据线GIO_0-GIO_7之间的所有连接。附加地或替换地，根据本发明构思的至少一些示例性实施例，只有连接到被确定为包括错误单元的存储器单元块的内部数据线和外部数据线的连接可以被交换。
图2B是示出根据本发明构思的至少一个示例性实施例的存储器器件10 中的线路交换电路300的一部分的示例实施的电路图。
参照图1和图2B，线路交换电路300可以被配置为包括，例如，多个 NAND门。然而，本发明构思的至少一些示例性实施例不限于图2B中所示的示例性结构，并且可以使用代替图2B中所示的NAND门的逻辑元件，或除图2B中所示的NAND门外的逻辑元件来实施线路交换电路。
根据从控制器500发送到线路交换电路300的驱动信号SS，可以改变通过其输出第一数据单元DQ0和第二数据单元DQ1的第一外部数据线 GIO_0和第二外部数据线GIO_1，其中第一数据单元DQ0和第二数据单元 DQ1通过连接到线路交换电路300的第一内部数据线GIO_MB0和第二内部数据线GIO_MB1被输入。
[表1]
SS 第一外部数据线(GIO_0) 第二外部数据线(GIO_1)
L DQ1 DQ0
H DQ0 DQ1
如表1所示的，当从控制器500发送的驱动信号SS具有第一逻辑电平 L时，可以通过第一外部数据线GIO_0输出第一数据单元DQ1，并且通过第二外部数据线GIO_1输出第二数据单元DQ0。当从控制器500发送的驱动信号SS具有第二逻辑电平H时，可以通过第一外部数据线GIO_0输出第二数据单元DQ0，并且通过第二外部数据线GIO_1输出第一数据单元DQ1。第一逻辑电平L可以具有低于第二逻辑电平H值的值。然而，本发明构思的至少一些示例性实施例不限于此。
图2B示出了与包括内部数据线对(即，GIO_MB0和GIO_MB1)和相应的外部数据线对(即，GIO_0和GIO_1)之间的连接的线路交换电路300 的一部分相对应的逻辑电路的示例。然而，根据本发明构思的至少一些示例性实施例，线路交换电路300可以包括类似图2B中所示的用于在第一至第八内部数据线GIO_MB0-GIO_MB7当中的内部数据线中的每一对和在第一至第八外部数据线GIO_0-GIO_7当中的外部数据线的每个相应的对之间的连接的电路。例如，相对于图1中所示的其中有八个外部数据线和八个内部数据线的示例性结构，线路交换电路300可以包括具有图2B中所示的结构的四个电路。当将相同的驱动信号SS施加到所有逻辑电路时，第一至第八外部数据线GIO_0-GIO_7的所有连接可以同时被交换。另一方面，可以将驱动信号SS可以逐个地施加到每个逻辑电路，并且在这种情况下，第一至第八内部数据线GIO_MB0-GIO_MB7与第一至第八外部数据线 GIO_0-GIO_7之间的连接可以被部分地交换。
图3是示出根据本发明构思的至少一个示例性实施例的测试单元400的框图。图4是示出根据本发明构思的至少一些示例性实施例的操作存储器器件的方法的流程图。
参照图1、图3和图4，根据本发明构思的至少一个示例性实施例的测试单元400可以包括测试电路410、错误单元表存储器420和比较器430。
当从控制器500发送测试信号TS时，测试电路410可以基于从第一至第八外部数据线GIO_0-GIO_7发送的第一至第八数据单元DQ0-DQ7中的每一个来确定写入到第一至第八存储器单元块111-118的数据中是否发生错误。例如，感测数据中的错误发生的方法可以包括将特定的数据重复地写入到多个存储器单元中，并重复地比较读取结果和特定数据。测试电路410可以基于比较结果来确定错误单元和正常单元。
参照图4，当将具有第一逻辑电平的驱动信号SS从控制器500发送到线路交换电路300时，在操作S110中，测试电路410可以执行确定从第一至第八外部数据线GIO_0-GIO_7中的每一个传送的第一至第八数据单元 DQ0-DQ7中是否已经发生错误的第一测试。在操作S120中，测试电路410 可以将第一测试的结果发送到错误单元表存储器420，并且错误单元表存储器420可将第一测试的结果存储在表中。
在第一测试之后，在操作S130中，控制器500可以将具有第二逻辑电平的驱动信号SS发送到线路交换电路300。线路交换电路300可以响应于驱动信号SS交换第一至第八内部数据线GIO_MB0-GIO_MB7和第一至第八外部数据线GIO_0-GIO_7之间的连接。
在操作S140中，测试电路410可以执行确定从所交换的第一至第八外部数据线GIO_0-GIO_7中的每一个发送的第一至第八数据单元DQ0-DQ7中是否发生错误的第二测试。在操作S150中，进行第二测试之后的测试电路 410可将第二测试的结果发送到错误单元表存储器420，并且错误单元表存储器420可以将第二测试的结果存储在表中。
测试电路410执行第一测试和第二测试两者之后，错误单元表存储器 420可以将所存储的第一测试和第二测试的结果发送到比较器430，并且存储器设备10可以前进到操作S160。在操作S160中，比较器430可以将从错误单元表存储器420接收的第一测试的结果与第二测试的结果进行比较。
[表2]
Figure BDA0001385998520000091
在表2中，X表示从外部数据线发送的数据中发生了错误，O表示没有发生错误。如表2中所示，例如，假设在第一测试的结果中相对于发送到第二外部数据线GIO_1的第二数据单元DQ1检测到错误。表2显示了第二测试的两个不同的示例性结果，其中的每一个将在下面讨论。
在第二测试的第一示例性结果中，可以从发送到与第二外部数据线 GIO_1交换连接的第一外部数据线GIO_0的数据检测到错误。也就是说，从第一测试的第二外部数据线GIO_1检测到的错误和从第二测试的第一外部数据线GIO_0检测到的错误可以彼此相同。在这种情况下，由于认为相对于第二数据单元DQ1发生错误，所以可以确定第二数据单元DQ1已经写入到的第二存储器单元块112已经包括错误单元。
另一方面，在第二测试的第二示例性结果中，可以检测到从发送到第二外部数据线GIO_1的数据的错误。也就是说，可能不能检测到在第二测试的第一外部数据线GIO_0中已经被监视的错误。此外，可以推导出与第一测试的第二外部数据线GIO_1中检测到的错误不同的结果。在这种情况下，第一和第二存储器单元块111和112被确定为不包括错误单元，并且可以将该错误确定为来自除了第一和第二存储器单元块111和112之外的存储器器件10 的元件。
因此，在操作S160中，存储器器件10可以通过比较第一测试的结果和第二测试的结果来检测包括错误单元的存储器单元块的位置。作为比较第一测试的结果与第二测试的结果的结果，当确定第二存储器单元块112包括错误单元以及表2中所示的第二测试的第一结果时，比较器430可以将修复信号RS提供给修复电路200。在操作S170中，修复电路200可以用冗余修复存储器单元块119替换第二存储器单元块112。根据本发明构思的至少一些示例性实施例，测试单元400可以生成修复信号RS，以使得修复信号RS包括指示第二存储器单元块112的标识的信息。基于由修复信号RS指示的第二存储器单元块112的标识，修复电路200可以用冗余修复存储器单元块119 替换第二存储器单元块112。
图5是示出根据本发明构思的至少一些示例性实施例的存储器器件20 的第二示例的框图。图5中的相同的附图标记表示图2中相同的元件，为了便于说明，因此省略了重复的解释。
参照图5，存储器器件20可以包括正常单元阵列NCA和冗余单元阵列 RCA。此外，存储器器件20可以包括线路交换电路300和修复电路200。
正常单元阵列NCA可以包括第一至第八存储器单元块121-128，并且冗余单元阵列RCA可以包括至少一个冗余修复存储器单元块129。冗余修复存储器单元块129可以是用于数据块修复的存储器单元块，其可以包括修复在第一至第八存储器单元块121-128中发生的错误单元。
第一至第八存储器单元块121-128中的每一个和冗余修复存储器单元块 129包括多个存储器单元，其可以例如以上述关于第一至第八存储器单元块 111-118和冗余修复存储器单元块119所讨论的相同的方式被布置为存储器单元阵列的列和行。根据本发明构思的至少一个示例性实施例，第一至第八存储器单元块121-128的行可以由两条位线构成。连接到字线和位线的交点的存储器单元可以是动态存储器单元或电阻存储器单元。
在存储器器件20中，可以同时访问与突发长度对应的位线，以支持代表能够访问的位线的列位置的期望的数量的突发长度，或者替换地，能够访问的位线的列位置的最大数量的突发长度。内部数据线GIO_MB0_BL0、 GIO_MB0_BL1、GIO_MB1_BL0、GIO_MB1_BL1、GIO_MB2_BL0、 GIO_MB2_BL1、GIO_MB3_BL0、GIO_MB3_BL1、GIO_MB4_BL0、 GIO_MB4_BL1、GIO_MB5_BL0、GIO_MB5_BL1、GIO_MB6_BL0、 GIO_MB6_BL1、GIO_MB7_BL0和GIO_MB7_BL1以及外部数据线 GIO_0_BL0、GIO_0_BL1、GIO_1_BL0、GIO_1_BL1、GIO_2_BL0、 GIO_2_BL1、GIO_3_BL0、GIO_3_BL1、GIO_4_BL0、GIO_4_BL1、 GIO_5_BL0、GIO_5_BL1、GIO_6_BL0、GIO_6_BL1、GIO_7_BL0和 GIO_7_BL1可以各自是与突发长度相对应的数量。因此，图5的存储器器件20可以具有，例如被设置为2的突发长度。
线路交换电路300可以将第一至第八内部数据线GIO_MB0_BL0、 GIO_MB0_BL1、GIO_MB1_BL0、GIO_MB1_BL1、GIO_MB2_BL0、 GIO_MB2_BL1、GIO_MB3_BL0、GIO_MB3_BL1、GIO_MB4_BL0、 GIO_MB4_BL1、GIO_MB5_BL0、GIO_MB5_BL1、GIO_MB6_BL0、 GIO_MB6_BL1、GIO_MB7_BL0和GIO_MB7_BL1连接到第一到第八外部数据线GIO_0_BL0、GIO_0_BL1、GIO_1_BL0、GIO_1_BL1、GIO_2_BL0、 GIO_2_BL1、GIO_3_BL0、GIO_3_BL1、GIO_4_BL0、GIO_4_BL1、 GIO_5_BL0、GIO_5_BL1、GIO_6_BL0、GIO_6_BL1、GIO_7_BL0和 GIO_7_BL1。在图6的描述中将进一步提供对线路交换电路300的详细描述。
如图5中所示，存储器器件20还可以包括测试单元400，然而，本发明构思的至少一些示例性实施例不限于此。存储器器件20可以不包括测试单元400，并且测试单元400可以检测从存储器件20的外部的通过外部数据线 GIO_0_BL0、GIO_0_BL1、GIO_1_BL0、GIO_1_BL1、GIO_2_BL0、 GIO_2_BL1、GIO_3_BL0、GIO_3_BL1、GIO_4_BL0、GIO_4_BL1、 GIO_5_BL0、GIO_5_BL1、GIO_6_BL0、GIO_6_BL1、GIO_6_BL0、 GIO_6_BL1、GIO_7_BL0和GIO_7_BL1输出的数据中发生的错误。
测试单元400可以经由外部数据线GIO_0_BL0、GIO_0_BL1、 GIO_1_BL0、GIO_1_BL1、GIO_2_BL0、GIO_2_BL1、GIO_3_BL0、 GIO_3_BL1、GIO_4_BL0、GIO_4_BL1、GIO_4_BL0、GIO_4_BL1、 GIO_5_BL0、GIO_5_BL1、GIO_6_BL0、GIO_6_BL1、GIO_6_BL0、 GIO_6_BL1、GIO_7_BL0和GIO_7_BL1连接到线路交换电路300。当测试模式开启时，控制器500将测试信号TS施加到测试单元400，并且因此测试单元400可以基于从外部数据线GIO_0_BL0、GIO_0_BL1、GIO_1_BL0、 GIO_1_BL1、GIO_2_BL0、GIO_2_BL1、GIO_3_BL0、GIO_3_BL1、 GIO_4_BL0、GIO_4_BL1、GIO_4_BL0、GIO_4_BL1、GIO_5_BL0、 GIO_5_BL1、GIO_6_BL0、GIO_6_BL1、GIO_7_BL0和GIO_7_BL1发送的第一至第八数据单元DQ0-DQ7中的每一个确定写入第一至第八存储器单元块121-128中的数据是否具有缺陷。根据测试的结果，当需要附加的测试时，测试单元400可以将测试结果信号TR发送到控制器500。控制器500可以响应于从测试单元400发送的测试结果信号TR来操作线路交换电路300以使得可以执行附加的测试。
控制器500可以分别发送用于操作测试单元400和线路交换电路300的驱动信号TS和SS。此外，控制器500可以接收由测试单元400执行的测试的结果。
作为通过由测试单元400执行的测试来确定写入第一至第八单元存储器块121-128中的数据是否具有缺陷的结果，当第一至第八单元存储器块 121-128包括具有错误的错误单元时，测试单元400可以将修复信号RS发送到修复电路200。响应于修复信号RS，修复电路200可以将数据写入到冗余修复存储器单元块129而不是错误单元块。根据本发明构思的至少一些示例性实施例，测试单元400可以生成修复信号RS，以使得修复信号RS包括指示第二存储器单元块112的标识的信息。修复电路200可以基于由修复信号RS指示的第二存储器单元块112的标识，用冗余修复存储器单元块129 替换第二存储器单元块112。
图1的存储器器件10和图5的存储器器件20的突发长度分别为1和2，然而，本发明构思的至少一些示例性实施例不限于此。突发长度可以大于2，并且可以应用于本发明构思的至少一些示例性实施例。
图6是示出根据本发明构思的至少一个示例性实施例的包括在存储器器件20中的线路交换电路300的一部分的视图。
参照图5和图6，当从控制器500发送具有第一逻辑电平的驱动信号SS 时，线路交换电路300可以将内部数据线GIO_MB0_BL0、GIO_MB0_BL1、 GIO_MB1_BL0、GIO_MB1_BL1、GIO_MB20_BL0、GIO_MB2_BL1、 GIO_MB3_BL0、GIO_MB3_BL1、GIO_MB4_BL0、GIO_MB4_BL1、GIO_MB5_BL0、GIO_MB5_BL1、GIO_MB6_BL0、GIO_MB6_BL1、 GIO_MB7_BL0和GIO_MB7_BL1分别连接到外部数据线GIO_0_BL0、 GIO_0_BL1、GIO_1_BL0、GIO_1_BL1、GIO_2_BL0、GIO_2_BL1、GIO_3_BL0、GIO_3_BL1、GIO_4_BL0、GIO_4_BL1、GIO_5_BL0、 GIO_5_BL1、GIO_6_BL0、GIO_6_BL1、GIO_7_BL0和GIO_7_BL1。因此，已经写入第一至第八存储器单元块121-128中的数据单元DQ0-DQ7可以分别被发送到第一至第八外部数据线GIO_0_BL0、GIO_0_BL1、GIO_1_BL0、GIO_1_BL1、GIO_2_BL0、GIO_2_BL1、GIO_3_BL0、GIO_3_BL1、 GIO_4_BL0、GIO_4_BL1、GIO_5_BL0、GIO_5_BL1、GIO_6_BL0、 GIO_6_BL1、GIO_7_BL0和GIO_7_BL1，并且因此可以检测出错误单元。
当从控制器500发送具有与第一逻辑电平不同的第二逻辑电平的驱动信号SS时，线路交换电路300可以响应于驱动信号SS，交换内部数据线 GIO_MB0_BL0、GIO_MB0_BL1、GIO_MB1_BL0、GIO_MB1_BL1 GIO_MB20_BL0、GIO_MB2_BL1、GIO_MB3_BL0、GIO_MB3_BL1、GIO_MB4_BL0、GIO_MB4_BL1、GIO_MB5_BL0、GIO_MB5_BL1、 GIO_MB6_BL0、GIO_MB6_BL1、GIO_MB7_BL0以及GIO_MB7_BL1与外部数据线GIO_0_BL0、GIO_0_BL1、GIO_1_BL0、GIO_1_BL1、GIO_2_BL0、 GIO_2_BL1、GIO_3_BL0、GIO_3_BL1、GIO_4_BL0、GIO_4_BL1， GIO_5_BL0、GIO_5_BL1、GIO_6_BL0、GIO_6_BL1、GIO_7_BL0以及 GIO_7_BL1之间的连接。
在一个实施例中，线路交换电路300可以将发送第一存储器单元块121 的数据单元DQ0的第一内部数据线GIO_MB0_BL0和GIO_MB0_BL1连接到第二外部数据线GIO_1_BL0和GIO_1_BL1，并将发送第二存储器单元块 122的数据单元DQ1的第二内部数据线GIO_MB1_BL0和GIO_MB1_BL1 连接到第一外部数据线GIO_0_BL0和GIO_0_BL1。在这种情况下，写入第一存储器单元块121的数据单元DQ0由第二外部数据线GIO_1_BL0和 GIO_1_BL1检测，并且写入第二存储器单元块122的数据单元DQ1可以由第一外部数据线GIO_0_BL0检测和GIO_0_BL1检测。然而，在一些实施例中，发送与内部数据线不相邻的存储器单元块的数据的内部数据线可以分别交换连接到内部数据线的外部数据线。
图1至图6示出了在相同存储器组中的外部数据线之间的交换连接，然而，发明构思的至少一些示例性实施例不限于此，并且可以交换包括在不同存储组中的外部数据线。可以通过不同存储器组之间交换数据线来检测包括错误单元的存储器组的位置。
图7A是示出根据本发明构思的至少一些示例性实施例的中央处理单元 1000的框图。图7B是示出根据本发明构思的至少一些示例性实施例的中央处理单元1000的视图。
参照图7A和图7B，根据本发明构思的至少一些示例性实施例的中央处理单元1000可以包括执行处理功能的第一芯片800；以及连接到第一芯片 800并支持处理功能的第二芯片900。
特别地，中央处理单元1000可以包括堆叠在逻辑半导体封装600上的插入器衬底700，安装在插入器衬底700上的第一芯片800和包括堆叠在插入器衬底700上的多个芯片的第二芯片900。第一芯片800可以通过在第二芯片900和插入器衬底700中形成的导线709被电连接。这里，所堆叠的多个芯片可以是存储器芯片(例如，DRAM)。因此，第二芯片900可以是存储器半导体封装(例如，具有高带宽存储器(high bandwidth memory，HBM) 结构的半导体封装)结构，但是实施例不限于此。第二芯片900与图8的描述中定义的相同。
插入器衬底700可以包括通孔701。通孔701可以接触第二芯片900的端子，并且因此可以电连接插入器衬底700和第二芯片900。附着到插入器焊盘703的内插衬垫703和外部端子705可以被设置在插入器基板700的下表面上。可以形成暴露外部端子705并覆盖插入件焊盘703的钝化层。
逻辑半导体封装600可以包括逻辑芯片。通孔701可电连接第二芯片900 和逻辑芯片。因此，第二芯片900可以通过通孔701被连接到逻辑半导体封装600的逻辑芯片。外部端子607可以被形成在逻辑半导体封装600的下表面上，并且因此逻辑半导体封装600可以通过外部端子607与其他设备电连接。
图8是示出根据本发明构思的至少一些示例性实施例的包括在中央处理单元1000中的多个存储器芯片的视图。
参照图7A、图7B和图8，包括在多个存储器芯片中的第二芯片900可以包括彼此堆叠的第一至第四存储器层910、920、930和940。第一到第四存储器层910、920、930和940可以构成也被称为“通道”的多个独立接口。第一至第四存储器层910、920、930和940中的每一个可以包括两个内部通道911-912、921-922、931-932和941-942。第一至第八内部通道911、912、 921、922、931、932、941和942中的每一个包括独立的存储组并且可以独立地计时。
在图8中所示的一个实施例中，第二芯片900提供通过堆叠四个存储层 910、920、930和940由八个内部通道构成的配置的示例。根据实施例，可以在第二芯片900中堆叠两个到八个存储器层。第一至第四存储器层910、 920、930和940中的每一个可以由一个或四个内部通道构成。第一至第四存储器层910、920、930和940中的每一个可以包括多个存储器芯片。
第二芯片900还可以包括位于第一至第四存储器层910、920、930和940 的下部的存储器缓冲器902。因此，存储器缓冲器902可以堆叠在图7B的央处理单元1000的插入器衬底700上。
存储器缓冲器902可以接收来自从存储器缓冲器902的外部的存储器控制器(例如，图7A的第一芯片800)的命令、地址、时钟和数据，并且可以提供将接收到的命令、地址、时钟和数据提供给第一至第四存储器层910、 920、930和940的信号分配功能。由于存储器缓冲器902缓冲所有命令、地址、时钟和数据，存储器控制器可以通过仅操作存储器缓冲器902的负载与第一至第四存储器层910、920、930和940接口。
存储器缓冲器902和第一至第四存储器层910、920、930和940可以通过硅通孔(through silicon vias，TSV)901被电连接，并且可以互相发送和接收信号。存储器缓冲器902可以通过在第二芯片900的外部上形成的导电装置，与存储器缓冲器902外部的存储器控制器通信。
存储器缓冲器902可以包括通道交换电路300A和测试单元400A，然而，本发明构思的至少一些示例性实施例不限于此。测试单元400A可以不被形成在存储器缓冲器902中，并且实施例可以被配置为使得从第二芯片900的外部对第二芯片900中的第一至第四存储器层910、920、930和940中的缺陷进行测试。在这种情况下，第一至第八外部通道ch0-ch7可以被形成在图7B中的插入器衬底700上。例如，第一至第八外部通道可以被形成在在图 7B中的插入器衬底700中形成的导线709上。通道交换电路300A和测试单元400A可以执行与图1至图4中的线路交换电路300和测试单元400或图 5和图6中的线路交换电路300和测试单元400的功能相同的功能。
通道交换电路300A可以将第一至第八内部通道911、912、921、922、 931、932、941和942连接到第一至第八外部通道ch0-ch7。当第一逻辑电平的驱动信号被发送到通道交换电路300A时，通道交换电路300A可以将第一至第八内部通道911、912、921、922、931、932、941和942分别连接到第一到第八个外部通道ch0-ch7。当具有与第一逻辑电平不同的第二逻辑电平的驱动信号被发送到通道交换电路300A时，通道交换电路300A可以响应于驱动信号将第一至第八内部通道911、912、921、922、931、932、941 和942连接第一至第八外部通道ch0-ch7。
在一个实施例中，通道交换电路300A可以将第一内部通道911连接到第三外部通道ch2，并且将第三内部通道921连接到第一外部通道ch0。也就是说，通道交换电路300A可以交换在相邻堆叠的第一存储层910和第二存储层920形成中的内部通道和分别连接到内部通道的外部通道。然而，实施例不限于此，并且通道交换电路300A可以交换分别连接到在不相邻堆叠的存储器层中形成的内部通道的外部通道。并且，当存储器层中的每一个连接到内部通道时，通道交换电路300A可以交换在同一存储层中形成的内部通道和分别连接到内部通道的外部通道。
测试单元400A可以包括测试电路、错误通道表存储器和比较器。也就是说，图8中的测试单元400A可以具有与图3中的测试单元400相同的配置。测试单元400A可以通过外部通道ch0-ch7被连接到线路交换电路300A。
当测试模式开启时，测试信号TS被发送到测试单元400，并且测试电路可以基于从外部通道ch0-ch7发送的第一至第八数据中的每一个来确定第一至第八内部通道911、912、921、922、931、932、941和942是否具有错误。根据测试的结果，当检测到错误时，可以执行附加的测试，并且驱动信号可以被发送到通道交换电路300A。
特别地，当第一逻辑电平的驱动信号被发送到通道交换电路300A时，可以基于从外部通道ch0-ch7发送的第一至第八数据中的每一个执行用于确定第一至第八内部通道911、912、921、922、931、932、941和942中错误发生的第一测试。在执行第一测试之后，可以将第二逻辑电平的驱动信号发送到通道交换电路300A，并且外部通道ch0-ch7中的至少一些可以被交换。
在交换之后，可以基于从外部通道ch0-ch7发送的第一至第八数据中的每一个来执行用于确定第一至第八内部通道911、912、921、922、931、932、 941和942中错误发生的第二测试。在执行第一测试和第二测试中的每一个之后，测试单元400A的测试电路410A可以顺序地将第一测试的结果和第二测试的结果存储在表中。在执行所有第一测试和第二测试之后，可以互相比较存储在表中的第一测试的结果和第二测试的结果。
在一个实施例中，可以假设可以从第一测试推导从第三外部通道ch2发送的数据中发生的错误的结果。在第一测试之后，外部通道ch0-ch7可以互相交换，并且可以由通道交换电路300A将第一内部通道911连接到第三外部通道ch2以及将第三内部通道921连接到第一外部通道ch0。此后，可以执行第二测试。
当从第一测试的第三外部通道ch2检测到的错误和从第二测试的第一外部通道ch0检测到的错误彼此相同时，第三内部通道921可以被确定为具有错误。另一方面，当从第一测试的第三外部通道ch2检测到的错误和从第二测试的第一外部通道ch0检测到的错误彼此不同时，从第一测试的第三外部通道ch2检测到的错误可以被确定为由于除第三内部通道921之外的元件而发生。
因此，作为比较第一测试和第二测试结果的结果，当第一测试中从外部通道检测到的错误和第二测试中由外部通道监视的错误彼此相同时，第二芯片900可以被确定为包括具有错误的内部通道，并且第二芯片900可以通过用额外的内部通道替换具有错误内部通道来修复。
通道911、912、921、922、931、932、941和942中的每一个可以构造独立的命令和数据接口。由于通道911、912、921、922、931、932、941和 942彼此独立，关于通道911、912、921、922、931、932、941和942中的一个的描述可以相同地应用到其他通道。
在一个实施例中，第二芯片900的多个存储器层910、920、930和940 可以各自包括图1的存储器器件10或图5的存储器器件20。因此，根据本发明构思的至少一个示例性实施例的中央处理单元1000可以包括(i)图1 中的线路交换电路300或图5中的线路交换电路300，和(ii)通道交换电路300A两者。为了检测在中央处理单元1000中发生的错误的准确位置，通过驱动通道交换电路300A执行测试的步骤和通过驱动图1中的线路交换电路300或图5中的线路交换电路300执行测试的步骤可以被全部执行。
然而，本发明构思的至少一些示例性实施例不限于其中第二芯片900的存储层910、920、930和940各自包括图1的存储器器件10或图5的存储器器件20的示例。例如，根据本发明构思的至少一些示例性实施例，多个存储器层910、920、930和940可以不包括图1的存储器器件10或图5的存储器器件20。
已经描述了本发明构思的示例性实施例，显而易见的是，它可以以许多方式变化。这样的变化不被认为是偏离本发明构思的示例性实施例的预期的精神和范围，并且对本领域技术人员显而易见的所有这样的修改意图被包括在所附权利要求的范围内。

Claims (15)

1.一种存储器器件，包括：
第一存储器单元阵列，其连接到第一内部数据线；
第二存储器单元阵列，其连接到第二内部数据线；以及
线路交换电路，其被配置为基于从外部接收的驱动信号将第一内部数据线和第二内部数据线与第一外部数据线和第二外部数据线相连接，
所述线路交换电路被配置为使得，
当所述驱动信号具有第一逻辑电平时，所述线路交换电路分别将第一内部数据线和第二内部数据线与第一外部数据线和第二外部数据线相连接，以及
当所述驱动信号具有与所述第一逻辑电平不同的第二逻辑电平时，所述线路交换电路将所述第一外部数据线和所述第二外部数据线交换，以使得所述第一内部数据线连接到所述第二外部数据线，并且所述第二内部数据线连接到所述第一外部数据线；
测试单元，其被配置为检测通过所述第一外部数据线和所述第二外部数据线中的至少一个输出的数据中的错误，
其中，所述测试单元被配置为使得当所述驱动信号具有所述第一逻辑电平时，所述测试单元，
执行第一测试，其包括确定通过所述第一外部数据线和所述第二外部数据线输出的数据是否包括错误，
执行第二测试，其包括确定通过交换后的第一外部数据线和第二外部数据线输出的数据是否包括错误，以及
存储所述第一测试和所述第二测试的结果，
其中，所述测试单元被配置为基于在执行所述第一测试时从所述第二外部数据线检测到的错误和在执行第二测试时从所述第一外部数据线检测到的错误来生成修复信号。
2.如权利要求1所述的存储器器件，
其中，所述线路交换电路被配置为响应于从外部提供的所述驱动信号而操作，并且当从通过所述第一外部数据线和所述第二外部数据线中的至少一个输出的数据检测到错误时，所述驱动信号从所述第一逻辑电平变化为所述第二逻辑电平。
3.如权利要求1所述的存储器器件，还包括：
修复电路；以及
用于冗余修复的存储器单元阵列，
其中，所述修复电路被配置为基于所述修复信号，使用用于冗余修复的所述存储器单元阵列来修复所述第二存储器单元阵列的错误单元。
4.如权利要求1所述的存储器器件，其中，所述测试单元被配置为当所述测试单元在执行第二测试时通过所述第一外部数据线输出的数据中未检测到错误时，确定所述第二存储器单元阵列不具有错误单元。
5.如权利要求1所述的存储器器件，
其中，所述第一内部数据线和所述第二内部数据线以及所述第一外部数据线和所述第二外部数据线中的每一个具有与突发长度相对应的线路的数量。
6.如权利要求1所述的存储器器件，其中，所述第一存储器单元阵列和所述第二存储器单元阵列被包括在相同的存储组中。
7.一种中央处理单元，包括：
第一芯片，其被配置为执行处理功能；
第二芯片，其连接到所述第一芯片；以及
测试单元，其被配置为确定从所述第二芯片输出的数据是否包括错误，
其中，所述第二芯片包括：
第一存储器层，其连接到第一内部通道，
第二存储器层，其连接到第二内部通道，以及
存储器缓冲器，其被配置为分别通过第一外部通道和第二外部通道输出从所述中央处理单元的外部的所述第一内部通道和所述第二内部通道接收的数据，并且
其中，
所述存储器缓冲器包括：通道交换电路，其被配置为基于从外部接收的驱动信号，将所述第一内部通道和所述第二内部通道与所述第一外部通道和所述第二外部通道相连接；并且
所述通道交换电路被配置为，
当所述驱动信号具有第一逻辑电平时，将所述第一内部通道和所述第二内部通道分别连接到所述第一外部通道和所述第二外部通道，以及
当所述驱动信号具有不同于所述第一逻辑电平的第二逻辑电平时，交换所述第一外部通道和第二外部通道，以使得所述第一内部通道被连接到所述第二外部通道，并且所述第二内部通道被连接到所述第一外部通道，
其中，所述测试单元被配置为，
执行第一测试，其包括确定当所述驱动信号具有第一逻辑电平时输出的数据是否包括错误，
执行第二测试，其包括确定当所述驱动信号具有第二逻辑电平时输出的数据是否包括错误，
存储所述第一测试和所述第二测试的结果，以及
基于所述第一测试和所述第二测试的结果生成修复信号。
8.如权利要求7所述的中央处理单元，其中，所述第一存储器层被连接到多个内部通道，并且所述通道交换电路被配置为交换被连接到包括在所述第一存储器层中的多个内部通道的多个外部通道。
9.如权利要求7所述的中央处理单元，还包括：
额外的存储器层，其连接到额外的内部通道，其中，所述中央处理单元被配置为使得所述中央处理单元基于在执行所述第一测试时从所述第二外部通道检测到的错误和在执行所述第二测试时从所述第一外部通道检测到的错误，通过用所述额外的内部通道替换所述第二内部通道来修复错误单元。
10.如权利要求7所述的中央处理单元，其中，所述测试单元位于所述第二芯片的存储器缓冲器上。
11.如权利要求7所述的中央处理单元，其中，所述第一存储器层、所述第二存储器层和所述存储器缓冲器通过硅通孔TSV被电连接。
12.如权利要求7所述的中央处理单元，其中，所述存储器缓冲器和所述第一芯片位于插入器衬底上，并且所述存储器缓冲器通过位于所述插入器衬底中的导线被电连接到所述第一芯片。
13.一种存储器器件，包括：
第一存储器单元阵列，其连接到第一内部数据线；
第二存储器单元阵列，其连接到第二内部数据线；以及
线路交换电路，被配置为：
接收驱动信号，
基于所述驱动信号，将所述第一内部数据线和所述第二内部数据线分别连接到第一和第二外部数据线，以及
基于所述驱动信号，交换所述第一内部数据线和所述第二内部数据线的连接，使得所述第一内部数据线和所述第二内部数据线被分别连接到所述第二外部数据线和所述第一外部数据线，
测试单元，被配置为在通过所述第一外部数据线和所述第二外部数据线中的至少一个输出的数据中检测错误，
其中，所述测试单元被配置为使得当所述驱动信号具有第一逻辑电平时，所述测试单元，
执行第一测试，其包括确定通过所述第一外部数据线和所述第二外部数据线输出的数据是否包括错误，
执行第二测试，其包括确定通过交换后的第一外部数据线和第二外部数据线输出的数据是否包括错误，以及
存储所述第一测试和所述第二测试的结果，
其中，所述测试单元被配置为基于在执行所述第一测试时从所述第二外部数据线检测到的错误和在执行所述第二测试时从所述第一外部数据线检测到的错误来生成修复信号。
14.如权利要求13所述的存储器器件，
其中，所述线路交换电路被配置为响应于从外部提供的所述驱动信号而操作，并且当从通过所述第一外部数据线和所述第二外部数据线中的至少一个输出的数据检测到错误时，所述驱动信号从第一逻辑电平变化为第二逻辑电平。
15.如权利要求13所述的存储器器件，还包括：
修复电路；以及
用于冗余修复的存储器单元阵列，
其中，所述修复电路被配置为基于所述修复信号，使用用于冗余修复的所述存储器单元阵列来修复所述第二存储器单元阵列的错误单元。
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