KR20180021510A - 메모리 장치 및 중앙 처리 장치 - Google Patents

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KR20180021510A
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Abstract

본 개시의 일 실시예에 따른 메모리 장치는 제1 내부 데이터 라인과 연결되는 제1 메모리 셀 어레이, 제2 내부 데이터 라인과 연결되는 제2 메모리 셀 어레이, 및 상기 제1 내부 데이터 라인 및 상기 제2 내부 데이터 라인을, 외부로부터 수신된 구동 신호를 기초로, 제1 외부 데이터 라인 및 제2 외부 데이터 라인과 연결시키는 라인 교환 회로를 포함하고, 상기 라인 교환 회로는, 상기 구동 신호가 제1 논리 레벨을 갖는 경우, 상기 제1 내부 데이터 라인 및 상기 제2 내부 데이터 라인을 각각 제1 외부 데이터 라인 및 제2 외부 데이터 라인과 연결시키고, 상기 구동 신호가 제1 논리 레벨과 다른 제2 논리 레벨을 갖는 경우, 상기 제1 내부 데이터 라인이 상기 제2 외부 데이터 라인과 연결되고 상기 제2 내부 데이터 라인이 상기 제1 외부 데이터 라인과 연결되도록 상기 제1 외부 데이터 라인 및 상기 제2 외부 데이터 라인을 서로 스왑시킬 수 있다.

Description

메모리 장치 및 중앙 처리 장치{Memory Device and Central Processing Unit}
본 개시는 메모리 장치 및 중앙 처리 장치에 관한 것으로, 특히 각각 라인 교환 회로 및 채널 교환 회로를 구비하여 불량 셀을 검출할 수 있는 메모리 장치 및 중앙 처리 장치에 관한 것이다.
반도체 메모리 장치의 메모리 용량은 제조 공정 기술의 발달로 증가하고 있다. 미세화 공정 기술이 진행됨에 따라 불량이 있는 메모리 셀들의 수도 증가하고 있다. 불량 셀들의 증가는 반도체 메모리 장치의 생산 수율을 감소시킬 뿐 아니라 메모리 용량을 보장하기 어렵게 한다. 불량 셀들을 검출하고, 구제하여 반도체 메모리 장치의 수율을 향상시키는 방법들이 요구된다.
본 개시의 기술적 사상이 이루고자 하는 기술적 과제는 에러가 발생된 셀의 위치를 효율적으로 검출할 수 있는 메모리 장치를 제공하는 데 있다.
본 개시의 기술적 사상이 이루고자 하는 기술적 과제는 에러가 발생한 채널의 위치를 효율적으로 검출할 수 있는 메모리 칩을 포함하는 중앙 처리 장치를 제공하는데 있다.
본 개시의 기술적 사상에 의한 일 양태에 따른 메모리 장치는, 제1 내부 데이터 라인과 연결되는 제1 메모리 셀 어레이, 제2 내부 데이터 라인과 연결되는 제2 메모리 셀 어레이, 및 상기 제1 내부 데이터 라인 및 상기 제2 내부 데이터 라인을, 외부로부터 수신된 구동 신호를 기초로, 제1 외부 데이터 라인 및 제2 외부 데이터 라인과 연결시키는 라인 교환 회로를 포함하고, 상기 라인 교환 회로는, 상기 구동 신호가 제1 논리 레벨을 갖는 경우, 상기 제1 내부 데이터 라인 및 상기 제2 내부 데이터 라인을 각각 제1 외부 데이터 라인 및 제2 외부 데이터 라인과 연결시키고, 상기 구동 신호가 제1 논리 레벨과 다른 제2 논리 레벨을 갖는 경우, 상기 제1 내부 데이터 라인이 상기 제2 외부 데이터 라인과 연결되고 상기 제2 내부 데이터 라인이 상기 제1 외부 데이터 라인과 연결되도록 상기 제1 외부 데이터 라인 및 상기 제2 외부 데이터 라인을 서로 스왑시킬 수 있다.
본 개시의 기술적 사상에 의한 다른 양태에 따른 중앙 처리 장치는, 프로세싱 기능을 수행하는 제1 칩, 상기 제1 칩과 연결되고, 상기 프로세싱 기능을 지원하는 제2 칩 및 상기 제2 칩으로부터 출력되는 데이터에 발생되는 에러를 검출하는 테스트 부를 포함하고, 상기 제2 칩은 제1 내부 채널과 연결되는 제1 메모리 레이어, 제2 내부 채널과 연결되는 제2 메모리 레이어 및 상기 제1 및 상기 제2 내부 채널 각각을 상기 중앙 처리 장치의 외부로 제1 및 제2 외부 채널을 통해 출력하는 메모리 버퍼를 구비하고, 상기 메모리 버퍼는, 상기 제1 내부 채널 및 상기 제2 내부 채널을, 외부로부터 수신된 구동 신호를 기초로, 제1 외부 채널 및 제2 외부 채널과 연결시키는 채널 교환 회로를 구비하고, 상기 채널 교환 회로는, 상기 구동 신호가 제1 논리 레벨을 갖는 경우, 상기 제1 내부 채널 및 상기 제2 내부 채널을 각각 제1 외부 채널 및 제2 외부 채널과 연결시키고, 상기 구동 신호가 제1 논리 레벨과 다른 제2 논리 레벨을 갖는 경우, 상기 제1 내부 채널이 상기 제2 외부 채널과 연결되고, 상기 제2 내부 채널이 상기 제1 외부 채널과 연결되도록 상기 제1 외부 채널 및 상기 제2 외부 채널을 서로 스왑시킬 수 있다.
본 개시의 기술적 사상에 따른 메모리 장치 및 중앙 처리 장치는 메모리 셀 또는 채널에 발생한 에러를 검출하는데 있어서, 외부에서 별도의 신호를 인가하여 테스트 회로로 연결되는 라인들을 변경함으로써 에러가 발생한 위치를 용이하게 검출할 수 있다. 에러가 발생된 메모리 셀 또는 채널은 여분의 메모리 셀 또는 채널로 변경할 수 있어, 불량 구제 효율을 높이고 수명을 늘릴 수 있다.
도 1은 본 개시의 기술적 사상에 의한 실시예들에 따른 메모리 장치를 설명하는 제1예의 블록도이다.
도 2a는 본 개시의 기술적 사상에 의한 실시예에 따른 메모리 장치를 구성하는 라인 교환 회로를 설명하기 위한 도면이다.
도 2b는 본 개시의 기술적 사상에 의한 실시예에 따른 메모리 장치를 구성하는 라인 교환 회로가 구현될 수 있는 예시적인 논리 회로를 나타낸 도면이다.
도 3은 본 개시의 기술적 사상에 의한 실시예에 따른 테스트 부를 설명하는 블록도이다.
도 4는 본 개시의 기술적 사상에 의한 실시예들에 따른 메모리 장치에서 에러가 발생한 메모리 셀 어레이를 검출하는 단계를 나타내는 순서도이다.
도 5는 본 개시의 기술적 사상에 의한 실시예들에 따른 메모리 장치를 설명하는 제2예의 블록도이다.
도 6은 본 개시의 기술적 사상에 의한 실시예에 따른 메모리 장치를 구성하는 라인 교환 회로의 일부분을 설명하기 위한 도면이다.
도 7a는 본 개시의 기술적 사상에 의한 실시예들에 따른 중앙 처리 장치를 설명하는 블록도이다.
도 7b는 본 개시의 기술적 사상에 의한 실시예들에 따른 중앙 처리 장치를 설명하는 도면이다.
도 8은 본 개시의 기술적 사상에 의한 실시예들에 따른 중앙 처리 장치를 구성하는 복수의 메모리 칩을 설명하는 도면이다.
이하, 첨부 도면을 참조하여 본 개시의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 개시의 기술적 사상에 의한 실시예들에 따른 메모리 장치를 설명하는 제1 예의 블록도이다.
도 1을 참조하면, 본 개시의 일 실시예에 따른 메모리 장치(10)는 노멀 셀 어레이(NCA) 및 리던던시 셀 어레이(RCA)를 포함할 수 있다. 또한, 상기 메모리 장치(10), 라인 교환 회로(300)및 리페어 부(200)를 더 포함할 수 있다.
노멀 셀 어레이(NCA)는 복수의 제1 내지 제8 메모리 셀 블록들(111-118)을 포함할 수 있고, 리던던시 셀 어레이(RCA)는 적어도 하나의 메모리 셀 블록(119)을 포함할 수 있다. 상기 노멀 셀 어레이(NCA)에 포함된 상기 제1 내지 제8 메모리 셀 블록들(111-118)은 메모리 장치(10)의 메모리 용량을 결정하는 셀 블록이다. 상기 리던던시 셀 어레이(RCA)에 포함된 상기 메모리 셀 블록(119)은 리던던시 리페어 용 메모리 셀 블록이다. 리던던시 리페어 용 메모리 셀 블록(119)은 상기 제1 내지 제8 메모리 셀 블록들(111-118)에서 발생하는 불량 셀을 구제하기 위한 데이터 블록 리페어용(block repair)일 수 있다.
도 1에 도시된 상기 메모리 장치(10)는 하나의 메모리 뱅크만을 도시한 것으로, 상기 노멀 셀 어레이(NCA) 및 리던던시 셀 어레이(RCA)는 동일한 메모리 뱅크에 포함되는 것을 의미한다.
불량 메모리 셀들에는 결함 셀들과 위크 셀들을 포함할 수 있다. 결함 셀들은 하드웨어적으로 불량인 셀들을 의미하고, 제조 공정 상의 결함에 따라서 완전히 동작하지 않는 셀들, 예를 들면 배선의 단선이나 숏(short) 등이 생긴 메모리 셀들을 말한다. 위크 셀들은 소프트웨어적으로 불량인 셀들을 의미하고, 어느 특정의 전압 조건 하에서 불량하게 되는 메모리 셀이나 특정의 동작 타이밍 아래에서 불량하게 되는 메모리 셀들을 말한다. 위크 셀들에는 각종 소자 특성 저하를 나타내는 셀들. 예컨대, 짧은 리프레쉬 시간을 가지는 셀, 셀 기입 특성 저하 또는 가변적인 리텐션 시간(variable retention time)을 보이는 셀 등이 포함될 수 있다.
상기 제1 내지 제8 메모리 셀 블록들(111-118) 각각은 행들 및 열들로 배열되는 복수의 제1 내지 제8 메모리 셀들을 포함하고, 상기 리던던시 리페어 용 메모리 셀 블록(119)도 행들 및 열들로 배열되는 복수의 메모리 셀들을 포함한다. 도 1에 도시된 일 실시예에서, 제1 내지 제8 메모리 셀 블록들(111-118) 열들은 1개의 비트라인으로 구성될 수 있다. 워드라인과 비트라인의 교차점에 연결되는 메모리 셀들은 동적 메모리 셀 또는 저항성 메모리 셀들로 구성될 수 있다.
메모리 장치(10)에서 비트라인들은 액세스할 수 있는 칼럼 로케이션의 최대 수를 나타내는 버스트 길이를 지원하기 위하여 버스트 길이에 해당하는 비트라인들이 동시에 액세스될 수 있다. 내부 데이터 라인들(GIO_MB0-GIO_MB7) 및 외부 데이터 라인들(GIO_0-GIO_7)들은 각각 버스트 길이에 상응하는 라인 수를 가질 수 있다. 따라서, 도 1에 따른 반도체 메모리 장치(10)는 예시적으로 버스트 길이가 1로 설정될 수 있다.
라인 교환 회로(300)는 외부로부터 수신된 구동 신호(SS)를 기초로, 제1 내지 제8 내부 데이터 라인들(GIO_MB0-GIO_MB7)을 제1 내지 제8 외부 데이터 라인들(GIO_0-GIO_7)로 연결시키는 역할을 할 수 있다. 상기 라인 교환 회로(300)는 상기 구동 신호(SS)가 제1 논리 레벨을 갖는 경우, 상기 내부 데이터 라인들(GIO_MB0-GIO_MB7)을 각각 외부 데이터 라인들(GIO_0-GIO_7)과 연결시키고, 상기 구동 신호(SS)가 제1 논리 레벨과는 다른 제2 논리 레벨을 갖는 경우, 외부 데이터 라인들(GIO_0-GIO_7)을 서로 스왑시킬 수 있다. 상기 라인 교환 회로(300)에 대한 설명은 도 2a 및 도 2b에 대한 설명에서 후술하도록 하겠다.
상기 메모리 장치(10)는 도 1에 도시된 바와 같이 테스트 부(400)를 더 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 테스트 부(400)는 상기 메모리 장치(10)의 외부에서, 외부 데이터 라인들(GIO_0-GIO_7)로 출력되는 데이터들에 발생된 에러를 검출할 수 있다. 테스트 부(400)는 상기 외부 데이터 라인들(GIO_0-GIO_7)을 통하여 상기 라인 교환 회로(300)와 연결될 수 있다. 테스트 모드가 실행되면, 컨트롤러(500)는 상기 테스트 부(400)에 테스트 신호(TS)를 인가한다. 상기 테스트 부(400)는 상기 외부 데이터 라인들(GIO_0-GIO_7)로부터 전달 받은, 상기 제1 내지 제8 메모리 블록들(111-118)에 기입되어 있던 각각의 제1 내지 제8 데이터들(DQ0-DQ7)의 불량 여부를 판단할 수 있다. 테스트 결과에 따라, 추가적인 테스트가 필요한 경우에는, 상기 테스트 부(400)는 컨트롤러(500)에 테스트 결과 신호(TR)를 전송할 수 있다. 상기 컨트롤러(500)는 상기 전송된 테스트 결과 신호(TR)에 응답하여 추가적인 테스트가 수행될 수 있도록 상기 라인 교환 회로(300)를 구동시킬 수 있다. 자세한 설명은 도 3에 대한 설명에서 후술하도록 하겠다.
컨트롤러(500)는 메모리 장치(10)의 다양한 동작 모드를 제어하기 위한 데이터를 저장한다. 본 개시의 일 실시예에 따라 상기 컨트롤러(500)는 테스트 모드를 제어하기 위한 데이터를 저장할 수 있다. 테스트 모드가 실행될 경우, 상기 컨트롤러(500)는 상기 테스트 부(400) 및 상기 라인 교환 회로(300)를 구동하기 위한 각각의 구동 신호(TS, SS)를 인가할 수 있다. 또한, 상기 컨트롤러(500)는 상기 테스트 부(400)에서 진행된 테스트 결과를 수신할 수 있다.
상기 테스트 부(400)에서 테스트를 진행하여 제1 내지 제8 메모리 블록들(111-118)에 기입된 데이터의 불량 여부를 판단한 결과, 상기 제1 내지 제8 메모리 블록들(111-118) 중에 에러가 발생된 불량 셀이 포함된 경우에는, 상기 테스트 부(400)는 리페어 부(200)에 리페어 신호(RS)를 인가할 수 있다. 상기 리페어 부(200)는 상기 리페어 신호(RS)에 응답하여, 불량 셀 블록 대신에 리던던시 리페어 용 메모리 셀 블록(119)에 데이터를 기입할 수 있다.
도 1에 도시된 바에 따르면, 메모리 셀 블록이 총 8개로 도시되어 있고, 각 메모리 셀 블록 마다 하나의 비트 라인 만이 도시되어 있으나, 이에 한정되는 것은 아니다. 복수 개의 비트 라인으로 구성된 경우도 가능하다. 도 6에서 자세히 설명하도록 하겠다.
도 2a는 본 개시의 기술적 사상에 의한 실시예에 따른 메모리 장치를 구성하는 라인 교환 회로를 설명하기 위한 도면이다.
도 1 및 도 2a를 참조하면, 본 개시의 기술적 사상에 따른 메모리 장치(10)의 라인 교환 회로(300)는 내부 데이터 라인들(GIO_MB0-GIO_MB7)을 외부 데이터 라인들(GIO_0-GIO_7)로 연결시킬 수 있다. 컨트롤러(500)로부터 제1 논리 레벨을 갖는 구동 신호(SS)가 수신된 경우, 라인 교환 회로(300)는 내부 데이터 라인들(GIO_MB0-GIO_MB7) 각각을 외부 데이터 라인들(GIO_0-GIO_7)에 연결시킬 수 있다. 따라서, 제1 내지 제8 메모리 셀 블록들(111-118)에 기입되어 있던 데이터들(DQ0-DQ7)은 각각 제1 내지 제8 외부 데이터 라인(GIO_0-GIO_7)으로 전달되고 검출될 수 있다.
컨트롤러(500)로부터 제2 논리 레벨을 갖는 구동 신호(SS)가 전송되면, 상기 라인 교환 회로(300)는 상기 구동 신호(SS)에 응답하여, 내부 데이터 라인들(GIO_MB0-GIO_MB7) 과 외부 데이터 라인들(GIO_0-GIO_7)간의 연결을 스왑시킬 수 있다. 일 실시예로, 상기 라인 교환 회로(300)는 제1 내부 데이터 라인(GIO_MB0)은 제2 외부 데이터 라인(GIO_1)에 연결시키고, 제2 내부 데이터 라인(GIO_MB1)은 제1 외부 데이터 라인(GIO_0)에 연결시킬 수 있다. 즉, 인접한 내부 데이터 라인들끼리, 각각 연결되어 있던 외부 데이터 라인들을 서로 교환시킬 수 있다. 이러한 경우에는, 제1 메모리 셀 블록(111)에 기입되어 있던 데이터(DQ0)는 제2 외부 데이터 라인(GIO_1)으로 검출되고, 제2 메모리 셀 블록(112)에 기입되어 있던 데이터(DQ1)는 제1 외부 데이터 라인(GIO_0)으로 검출될 수 있다. 다만, 이는 예시적인 것이며, 인접하지 않는 내부 데이터 라인들 끼리, 상기 내부 데이터 라인들과 각각 연결되어 있던 외부 데이터 라인들을 서로 교환시킬 수도 있다. 또한, 모든 내부 데이터 라인들(GIO_MB0-GIO_MB7)과 외부 데이터 라인들(GIO_0-GIO_7)간의 연결을 스왑시킬 수 있음은 물론, 불량 셀을 포함하는 것으로 의심되는 메모리 셀 블락과 연결된 내부 데이터 라인과 외부 데이터 라인에 대해서만 스왑시킬 수도 있다.
도 2b는 본 개시의 기술적 사상에 의한 실시예에 따른 메모리 장치를 구성하는 라인 교환 회로가 구현될 수 있는 예시적인 논리 회로를 나타낸 도면이다.
도 1 및 도 2b를 참조하면, 라인 교환 회로(300)는 예시적으로 복수 개의 낸드 게이트들을 포함하도록 구성될 수 있다. 다만, 이는 예시적인 것이며 이에 한정되는 것은 아니다.
컨트롤러(500)로부터 전송되는 구동 신호(SS)에 따라, 라인 교환 회로(300)와 연결된 제1 내부 데이터 라인(GIO_MB0) 및 제2 내부 데이터 라인(GIO_MB1)을 통하여 각각 입력된 제1 및 제2 데이터들(DQ0, DQ1)이 출력되는 제1 외부 데이터 라인(GIO_0) 및 제2 외부 데이터 라인(GIO_1)이 달라질 수 있다.
SS 제1 외부 데이터 라인(GIO_0) 제2 외부 데이터 라인(GIO_1)
L DQ0 DQ1
H DQ1 DQ0
표 1에서와 같이, 컨트롤러(500)로부터 전송되는 구동 신호(SS)가 제1 논리 레벨(L)을 갖는 경우에는, 제1 외부 데이터 라인(GIO_0)으로는 제1 데이터(DQ0), 제2 외부 데이터 라인(GIO_1)으로는 제2 데이터(DQ1)가 출력될 수 있다. 상기 컨트롤러(500)로부터 전송되는 구동 신호(SS)가 제2 논리 레벨(H)을 갖는 경우에는, 제1 외부 데이터 라인(GIO_0)으로는 제2 데이터(DQ1), 제2 외부 데이터 라인(GIO_1)으로는 제1 데이터(DQ0)가 출력될 수 있다. 상기 제1 논리 레벨(L)은 상기 제2 논리 레벨(H)보다 낮은 값을 가질 수 있으나, 이에 한정되는 것은 아니다.
도 2b에서는, 제1 외부 데이터 라인(GIO_0) 및 제2 외부 데이터 라인(GIO_1)만이 구동 신호(SS)에 따라 스왑되는 논리 회로가 도시되었으나, 내부 데이터 라인들(GIO_MB0-GIO_MB7) 및 외부 데이터 라인들(GIO_0-GIO_7)간의 모든 연결에 상기 논리 회로가 복수로 사용될 수 있으며, 논리 회로들에 모두 동일한 구동 신호(SS)가 인가되는 경우에는 동시에 외부 데이터 라인들(GIO_0-GIO_7)이 스왑될 수 있다. 반면, 복수의 논리 회로들에 구동 신호가 개별적으로 인가될 수도 있으며, 이러한 경우에는 내부 데이터 라인들(GIO_MB0-GIO_MB7) 및 외부 데이터 라인들(GIO_0-GIO_7)간의 연결이 부분적으로 스왑될 수도 있다.
도 3은 본 개시의 기술적 사상에 의한 실시예에 따른 테스트 부를 설명하는 블록도이다. 도 4는 본 개시의 기술적 사상에 의한 실시예들에 따른 메모리 장치에서 에러가 발생한 메모리 셀 어레이를 검출하는 단계를 나타내는 순서도이다.
도 1, 도 3 및 도 4를 참조하면, 본 개시의 기술적 사상에 의한 실시예에 따른 테스트 부(400)는 테스트 회로(410), 불량 셀 테이블 메모리(420) 및 비교부(430)를 포함할 수 있다.
컨트롤러(500)로부터 테스트 신호(TS)가 인가되면, 테스트 회로(410)는 상기 외부 데이터 라인들(GIO_0-GIO_7)로부터 전달 받는 각각 데이터들(DQ0-DQ7)을 바탕으로, 제1 내지 제8 메모리 블록들(111-118)에 기입된 데이터의 에러 발생 여부를 판단할 수 있다. 예를 들어, 상기 데이터의 에러 발생을 감지하는 방법은 특정 데이터를 상기 복수의 메모리 셀들에 반복적으로 라이트하고, 반복적으로 리드한 결과를 상기 특정 데이터와 비교하는 방법일 수 있다. 상기 테스트 회로(410)는 상기 비교한 결과를 기초로 불량 셀과 정상 셀을 판정할 수 있다.
라인 교환 회로(300)에 컨트롤러(500)로부터 제1 논리 레벨을 갖는 구동 신호(SS)가 전송된 경우, 테스트 회로(410)는 각각의 외부 데이터 라인들(GIO_0-GIO_7)로부터 전달 받은 상기 데이터들(DQ0-DQ7)의 에러 발생 여부를 판단하는 제1 테스트를 수행할 수 있다(S110). 상기 테스트 회로(410)는 제1 테스트 결과를 불량 셀 테이블 메모리(420)에 전송하고, 불량 셀 테이블 메모리(420)는 상기 제1 테스트 결과를 테이블에 저장할 수 있다(S120).
상기 제1 테스트가 진행된 이 후, 컨트롤러(500)는 라인 교환 회로(300)에 제2 논리 레벨을 갖는 구동 신호(SS)를 전송할 수 있다. 상기 라인 교환 회로(300)는 상기 구동 신호(SS)에 응답하여, 내부 데이터 라인들(GIO_MB0-GIO_MB7)과 외부 데이터 라인들(GIO_0-GIO_7)간의 연결을 서로 교환할 수 있다(S130).
상기 테스트 회로(410)는 교환된 각각의 외부 데이터 라인들(GIO_0-GIO_7)로부터 전달 받은 데이터들(DQ0-DQ7)의 에러 발생 여부를 판단하는 제2 테스트를 수행할 수 있다(S140). 상기 테스트 회로(410)는 상기 제2 테스트가 각각 수행된 후, 제2 테스트 결과를 각각 불량 셀 테이블 메모리(420)에 전송하고 상기 불량 셀 테이블 메모리(420)는 상기 제2 테스트 결과를 테이블에 저장할 수 있다(S150).
상기 불량 셀 테이블 메모리(420)는 상기 제1 테스트 및 상기 제2 테스트가 모두 수행된 후에, 저장되어 있던 상기 제1 테스트 결과 및 상기 제2 테스트 결과를 비교부(430)에 전송할 수 있다. 상기 비교부(430)는 상기 불량 셀 테이블 메모리(420)로부터 수신된 상기 제1 테스트 결과 및 상기 제2 테스트 결과를 서로 비교할 수 있다.
SS 제1 외부 데이터 라인(GIO_0) 제2 외부 데이터 라인(GIO_1)
제1 테스트 결과 O X
제2 테스트의 제1 결과 X O
제2 테스트의 제2 결과 O X
상기 표 2에서 X는 외부 데이터 라인으로부터 전송받은 데이터에 에러가 발생된 경우를 의미하며, O는 에러가 발생되지 않은 경우를 의미한다. 표 2에서와 같이, 제1 테스트 결과에서 제2 외부 데이터 라인(GIO_1)으로 전송된 제2 데이터(DQ1)에서 에러가 검출된 것으로 가정하도록 하겠다. 제2 테스트의 제1 결과에서는 제2 외부 데이터 라인(GIO_1)과 교환된 제1 외부 데이터 라인(GIO_0)으로 전송된 데이터에서 에러가 검출될 수 있다. 즉, 제1 테스트의 제2 외부 데이터 라인(GIO_1)에서 검출되었던 에러와 제2 테스트의 제1 외부 데이터 라인(GIO_0)에서 검출 되었던 에러가 서로 동일할 수 있다. 이러한 경우, 제2 데이터(DQ1)에서 에러가 발생한 것으로 볼 수 있으므로, 제2 데이터(DQ1)가 기입되어 있던 제2 메모리 셀 블록(112)이 불량 셀을 포함하고 있는 것으로 판단할 수 있다.
반면, 제2 테스트의 제2 결과에서는 제2 외부 데이터 라인(GIO_1)으로 전송된 데이터에서 그대로 에러가 검출될 수 있다. 즉, 제2 테스트의 제1 외부 데이터 라인(GIO_0)에서, 제1 테스트에서 모니터링 되었던 에러가 검출되지 않을 수 있다. 또는, 제1 테스트의 제2 외부 데이터 라인(GIO_1)에서 검출되었던 에러와는 다른 결과가 도출될 수 있다. 이러한 경우에는 제1 및 제2 메모리 셀 블록들(111, 112)이 불량 셀을 포함하지 않는 것으로 판단할 수 있으며, 제1 및 제2 메모리 셀 블록들(111, 112)이 아닌 메모리 장치(10)의 다른 구성 요소의 불량으로 판단할 수 있다.
즉, 제1 테스트 결과와 제2 테스트 결과를 서로 비교하여, 불량 셀을 포함하는 메모리 셀 블락의 위치를 검출할 수 있다(S160). 제1 테스트 결과와 제2 테스트 결과를 서로 비교하여, 표 2의 제2 테스트의 제1 결과와 같이 제2 메모리 셀 블록(112)이 불량 셀을 포함하고 있는 것으로 판단되면, 상기 비교부(430)는 리페어 부(200)에 리페어 신호(RS)를 인가할 수 있다. 리페어 부(200)에 의하여, 상기 제2 메모리 셀 블록(112)대신에 리던던시 리페어 용 메모리 셀 블록(119)이 교체되어 사용될 수 있다(S170).
도 5는 본 개시의 기술적 사상에 의한 실시예들에 따른 메모리 장치를 설명하는 제2 예의 블록도이다. 도 5에서 도 2에서와 동일한 참조 부호는 동일 부재를 의미하며, 여기서는 설명의 간략화를 위하여 중복되는 구성의 상세한 설명은 생략한다.
도 5를 참조하면, 본 개시의 일 실시예에 따른 메모리 장치(20)는 노멀 셀 어레이(NCA) 및 리던던시 셀 어레이(RCA)를 포함할 수 있다. 또한, 라인 교환 회로(320) 및 리페어 부(200)를 포함할 수 있다.
노멀 셀 어레이(NCA)는 복수의 제1 내지 제8 메모리 셀 블록들(121-128)을 포함할 수 있고, 리던던시 셀 어레이(RCA)는 적어도 하나의 메모리 셀 블록(129)을 포함할 수 있다. 리던던시 리페어 용 메모리 셀 블록(129)은 상기 제1 내지 제8 메모리 셀 블록들(111-118)에서 발생하는 불량 셀을 구제하기 위한 데이터 블록 리페어용일 수 있다.
상기 제1 내지 제8 메모리 셀 블록들(121-128) 각각은 행들 및 열들로 배열되는 복수의 제1 내지 제8 메모리 셀들을 포함하고, 상기 리던던시 리페어 용 메모리 셀 블록(129)도 행들 및 열들로 배열되는 복수의 메모리 셀들을 포함한다. 일 실시예에서, 제1 내지 제8 메모리 셀 블록들(121-128) 열들은 2개의 비트라인으로 구성될 수 있다. 워드라인들과 비트라인들의 교차점에 연결되는 메모리 셀들은 동적 메모리 셀 또는 저항성 메모리 셀들로 구성될 수 있다.
메모리 장치(20)에서 비트라인들은 액세스할 수 있는 칼럼 로케이션의 최대 수를 나타내는 버스트 길이를 지원하기 위하여 버스트 길이에 해당하는 비트라인들이 동시에 액세스될 수 있다. 내부 데이터 라인들(GIO_MB0_BL0, GIO_MB0_BL1, GIO_MB1_BL0, GIO_MB1_BL1, GIO_MB2_BL0, GIO_MB2_BL1, GIO_MB3_BL0, GIO_MB3_BL1, GIO_MB4_BL0, GIO_MB4_BL1, GIO_MB5_BL0, GIO_MB5_BL1, GIO_MB6_BL0, GIO_MB6_BL1, GIO_MB7_BL0, GIO_MB7_BL1) 및 외부 데이터 라인들(GIO_0_BL0, GIO_0_BL1, GIO_1_BL0, GIO_1_BL1, GIO_2_BL0, GIO_2_BL1, GIO_MB3_BL0, GIO_3_BL1, GIO_4_BL0, GIO_4_BL1, GIO_5_BL0, GIO_5_BL1, GIO_6_BL0, GIO_6_BL1, GIO_7_BL0, GIO_7_BL1)들은 각각 버스트 길이에 상응하는 라인 수를 가질 수 있다. 따라서, 도 5에 따른 반도체 메모리 장치(20)는 예시적으로 버스트 길이가 2로 설정될 수 있다.
라인 교환 회로(320)는 제1 내지 제8 내부 데이터 라인(GIO_MB0_BL0, GIO_MB0_BL1, GIO_MB1_BL0, GIO_MB1_BL1, GIO_MB2_BL0, GIO_MB2_BL1, GIO_MB3_BL0, GIO_MB3_BL1, GIO_MB4_BL0, GIO_MB4_BL1, GIO_MB5_BL0, GIO_MB5_BL1, GIO_MB6_BL0, GIO_MB6_BL1, GIO_MB7_BL0, GIO_MB7_BL1)을 제1 내지 제8 외부 데이터 라인(GIO_0_BL0, GIO_0_BL1, GIO_1_BL0, GIO_1_BL1, GIO_2_BL0, GIO_2_BL1, GIO_MB3_BL0, GIO_3_BL1, GIO_4_BL0, GIO_4_BL1, GIO_5_BL0, GIO_5_BL1, GIO_6_BL0, GIO_6_BL1, GIO_7_BL0, GIO_7_BL1)으로 연결시키는 역할을 할 수 있다. 상기 라인 교환 회로(320)에 대한 설명은 도 6에 대한 설명에서 후술하도록 하겠다.
상기 메모리 장치(20)는 도 5에 도시된 바와 같이 테스트 부(400)를 더 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 테스트 부(400)는 상기 메모리 장치(20)의 외부에서, 외부 데이터 라인들(GIO_0_BL0, GIO_0_BL1, GIO_1_BL0, GIO_1_BL1, GIO_2_BL0, GIO_2_BL1, GIO_MB3_BL0, GIO_3_BL1, GIO_4_BL0, GIO_4_BL1, GIO_5_BL0, GIO_5_BL1, GIO_6_BL0, GIO_6_BL1, GIO_7_BL0, GIO_7_BL1)로 출력되는 데이터들에 발생된 에러를 검출할 수 있다.
테스트 부(400)는 상기 외부 데이터 라인들(GIO_0_BL0, GIO_0_BL1, GIO_1_BL0, GIO_1_BL1, GIO_2_BL0, GIO_2_BL1, GIO_MB3_BL0, GIO_3_BL1, GIO_4_BL0, GIO_4_BL1, GIO_5_BL0, GIO_5_BL1, GIO_6_BL0, GIO_6_BL1, GIO_7_BL0, GIO_7_BL1)을 통하여 상기 라인 교환 회로(320)와 연결될 수 있다. 테스트 모드가 실행되면, 컨트롤러(500)는 상기 테스트 부(400)에 테스트 신호(TS)를 인가하고, 테스트 부(400)는 상기 외부 데이터 라인들(GIO_0_BL0, GIO_0_BL1, GIO_1_BL0, GIO_1_BL1, GIO_2_BL0, GIO_2_BL1, GIO_MB3_BL0, GIO_3_BL1, GIO_4_BL0, GIO_4_BL1, GIO_5_BL0, GIO_5_BL1, GIO_6_BL0, GIO_6_BL1, GIO_7_BL0, GIO_7_BL1)로부터 전달 받는 각각의 제1 내지 제8 데이터들(DQ0-DQ7)을 바탕으로, 제1 내지 제8 메모리 블록들(121-128)에 기입된 데이터의 불량 여부를 판단할 수 있다. 테스트 결과에 따라, 추가적인 테스트가 필요한 경우에는, 상기 테스트 부(400)는 컨트롤러(500)에 테스트 결과 신호(TR)를 전송할 수 있다. 상기 컨트롤러(500)는 상기 전송된 테스트 결과 신호(TR)에 응답하여 추가적인 테스트가 수행될 수 있도록 상기 라인 교환 회로(320)를 구동시킬 수 있다.
테스트 모드를 실행하기 위하여 상기 컨트롤러(500)는 상기 테스트 부(400) 및 상기 라인 교환 회로(300)를 구동하기 위한 각각의 구동 신호(TS, SS)를 인가할 수 있다. 또한, 상기 컨트롤러(500)는 상기 테스트 부(400)에서 진행된 테스트 결과를 수신할 수 있다.
테스트 부(400)에서 테스트를 진행하여 제1 내지 제8 메모리 블록들(121-128)에 기입된 데이터의 불량 여부를 판단한 결과, 상기 제1 내지 제8 메모리 블록들(121-128) 중에 에러가 발생된 불량 셀이 포함된 경우에는, 상기 테스트 부(400)는 리페어 부(200)에 리페어 신호(RS)를 인가할 수 있다. 상기 리페어 부(200)는 상기 리페어 신호(RS)에 응답하여, 불량 셀 블록 대신에 불량 셀 리던던시 리페어 용 메모리 셀 블록(129)에 데이터를 기입할 수 있다.
도 1의 메모리 장치(10) 및 도 5의 메모리 장치(20)는 각각 버스트 길이가 1과 2인 경우를 설명하였으나, 이에 한정되는 것은 아니다. 버스트 길이는 2보다 큰 값을 가질 수 있으며, 본 개시의 기술적 사상이 적용될 수 있다.
도 6은 본 개시의 기술적 사상에 의한 실시예에 따른 메모리 장치를 구성하는 라인 교환 회로의 일부분을 설명하기 위한 도면이다.
도 5 및 도 6을 참조하면, 컨트롤러(500)로부터 제1 논리 레벨의 구동 신호(SS)가 전송되면, 라인 교환 회로(320)는 내부 데이터 라인들(GIO_MB0_BL0, GIO_MB0_BL1, GIO_MB1_BL0, GIO_MB1_BL1, GIO_MB20_BL0, GIO_MB2_BL1, GIO_MB3_BL0, GIO_MB3_BL1, GIO_MB4_BL0, GIO_MB4_BL1, GIO_MB5_BL0, GIO_MB5_BL1, GIO_MB6_BL0, GIO_MB6_BL1, GIO_MB7_BL0, GIO_MB7_BL1)을 각각 외부 데이터 라인들(GIO_0_BL0, GIO_0_BL1, GIO_1_BL0, GIO_1_BL1, GIO_2_BL0, GIO_2_BL1, GIO_MB3_BL0, GIO_3_BL1, GIO_4_BL0, GIO_4_BL1, GIO_5_BL0, GIO_5_BL1, GIO_6_BL0, GIO_6_BL1, GIO_7_BL0, GIO_7_BL1)에 연결시킬 수 있다. 따라서, 제1 내지 제8 메모리 셀 블록들(MB0-MB7)에 기입되어 있던 데이터들(DQ0-DQ7)은 각각 제1 내지 제8 외부 데이터 라인(GIO_0_BL0, GIO_0_BL1, GIO_1_BL0, GIO_1_BL1, GIO_2_BL0, GIO_2_BL1, GIO_MB3_BL0, GIO_3_BL1, GIO_4_BL0, GIO_4_BL1, GIO_5_BL0, GIO_5_BL1, GIO_6_BL0, GIO_6_BL1, GIO_7_BL0, GIO_7_BL1)으로 전달되고 검출될 수 있다.
컨트롤러(500)로부터 제1 논리 레벨과는 다른 제2 논리 레벨의 구동 신호(SS)가 전송되면, 상기 라인 교환 회로(320)는 상기 구동 신호(SS)에 응답하여, 내부 데이터 라인들(GIO_MB0_BL0, GIO_MB0_BL1, GIO_MB1_BL0, GIO_MB1_BL1, GIO_MB20_BL0, GIO_MB2_BL1, GIO_MB3_BL0, GIO_MB3_BL1, GIO_MB4_BL0, GIO_MB4_BL1, GIO_MB5_BL0, GIO_MB5_BL1, GIO_MB6_BL0, GIO_MB6_BL1, GIO_MB7_BL0, GIO_MB7_BL1)과 외부 데이터 라인들(GIO_0_BL0, GIO_0_BL1, GIO_1_BL0, GIO_1_BL1, GIO_2_BL0, GIO_2_BL1, GIO_MB3_BL0, GIO_3_BL1, GIO_4_BL0, GIO_4_BL1, GIO_5_BL0, GIO_5_BL1, GIO_6_BL0, GIO_6_BL1, GIO_7_BL0, GIO_7_BL1)간의 연결을 스왑시킬 수 있다.
일 실시예로, 상기 라인 교환 회로(320)는, 제1 메모리 셀 블록(121)의 데이터(DQ0)를 전달하는 제1 내부 데이터 라인(GIO_MB0_BL0, GIO_MB0_BL1)은 제2 외부 데이터 라인(GIO_1_BL0, GIO_1_BL1)에 연결시키고, 제2 메모리 셀 블록(122)의 데이터(DQ1)를 전달하는 제2 내부 데이터 라인(GIO_MB1_BL0, GIO_MB1_BL1)은 제1 외부 데이터 라인(GIO_0_BL0, GIO_0_BL1)에 연결시킬 수 있다. 이러한 경우에는, 제1 메모리 셀 블록(121)에 기입되어 있던 데이터(DQ0)는 제2 외부 데이터 라인(GIO_1_BL0, GIO_1_BL1)으로 검출되고, 제2 메모리 셀 블록(122)에 기입되어 있던 데이터(DQ1)는 제1 외부 데이터 라인(GIO_0_BL0, GIO_0_BL1)으로 검출될 수 있다. 다만, 이는 예시적인 것이며, 인접하지 않는 메모리 셀 블록의 데이터를 전달하는 내부 데이터 라인들끼리, 상기 내부 데이터 라인들과 각각 연결되어 있던 외부 데이터 라인들을 서로 스왑시킬 수도 있다.
도 1 내지 도 6에서는 동일한 메모리 뱅크 내에서의 외부 데이터 라인 간의 교환에 대해서만 설명하였으나, 이에 한정되는 것은 아니며, 상이한 메모리 뱅크에 포함된 외부 데이터 라인 간의 교환도 가능할 것이다. 상이한 메모리 뱅크 간의 데이터 라인 교환을 통해 불량 셀을 포함하는 메모리 뱅크의 위치를 검출할 수 있다.
도 7a는 본 개시의 기술적 사상에 의한 실시예들에 따른 중앙 처리 장치를 설명하는 블록도이다. 도 7b는 본 개시의 기술적 사상에 의한 실시예들에 따른 중앙 처리 장치를 설명하는 단면도이다.
도 7a 및 도 7b를 참조하면, 본 개시의 기술적 사상에 의한 실시예들에 따른 중앙 처리 장치(1000)는 프로세싱 기능을 수행하는 제1 칩(800) 및 상기 제1 칩(800)과 연결되고, 상기 프로세싱 기능을 지원하는 제2 칩(900)을 포함할 수 있다.
구체적으로, 중앙 처리 장치(1000)는 로직 반도체 패키지(600) 상에 적층된 인터포저 기판(700), 상기 인터포저 기판(700) 상에 실장된 제1 칩(800) 및 상기 인터포저 기판(700) 상에 적층되는 복수의 칩들을 포함하는 제2 칩(900)을 포함할 수 있다. 상기 제1 칩(800)은 상기 제2 칩(900)과 상기 인터포저 기판(700) 내에 형성된 배선들(709)에 의해 전기적으로 연결될 수 있다. 이 때, 적층되는 복수의 칩들은 메모리 칩들(예를 들어, DRAM)일 수 있다. 따라서, 상기 제2 칩(900)은 메모리 반도체 패키지(예를 들어, HBM(high bandwidth memory)구조의 반도체 패키지)일 수 있다. 다만, 이에 한정 되는 것은 아니다. 상기 제2 칩(900)에 대한 자세한 설명은 도 8에 대한 설명에서 후술하도록 하겠다.
상기 인터포저 기판(700)은 상기 인터포저 기판(700)을 관통하는 관통 비아(701)를 포함할 수 있다. 상기 관통 비아(701)는 상기 제2 칩(900)의 단자와 접촉되어 상기 인터포저 기판(700)과 상기 제2 칩(900)을 전기적으로 연결할 수 있다. 상기 인터포저 기판(700)의 하면에 인터포저 패드(703)와 상기 인터포저 패드(703)에 부착된 외부 단자(705)가 배치될 수 있다. 상기 외부 단자(705)를 노출시키고 상기 인터포저 패드(703)를 덮도록 패시베이션막이 형성될 수 있다.
로직 반도체 패키지(600)는 로직 칩을 포함할 수 있다. 상기 관통 비아(701)는 상기 제2 칩(900)과 상기 로직 칩을 전기적으로 연결할 수 있다. 따라서, 상기 제2 칩(900)은 상기 관통 비아(701)를 통해 상기 로직 반도체 패키지(600)의 상기 로직 칩과 연결될 수 있다. 로직 반도체 패키지(600)의 하면에는 외부 단자(607)가 형성되어, 로직 반도체 패키지(600)는 상기 외부 단자(607)를 통하여 다른 소자들과 전기적으로 연결될 수 있다.
도 8은 본 개시의 기술적 사상에 의한 실시예들에 따른 중앙 처리 장치를 구성하는 복수의 메모리 칩을 설명하는 도면이다.
도 7a, 도 7b 및 도 8을 참조하면, 복수의 메모리 칩으로 구성된 제2 칩(900)은 스택된 다수개의 제1 내지 제4 메모리 레이어들(910, 920, 930, 940)을 포함할 수 있다. 제1 내지 제4 메모리 레이어들(910, 920, 930, 940)은 채널들이라 불리는 다수개의 독립된 인터페이스들을 구성할 수 있다. 상기 제1 내지 제4 메모리 레이어(910, 920, 930, 940) 각각은 2개의 내부 채널들(911-912, 921-922, 931-932, 941-942)로 구성될 수 있다. 각각의 제1 내지 제8 내부 채널들(911, 912, 921, 922, 931, 932, 941, 942)은 독립된 메모리 뱅크들을 포함하고, 독립적으로 클럭킹된다(independently clocked).
도 8에 도시된 일 실시예에서, 제2 칩(900)은 4개의 메모리 레이어들(910, 920, 930, 940)이 스택되어 8개 내부 채널들로 구성되는 예를 제공한다. 실시예에 따라, 제2 칩(900)에는 2개 내지 8개 메모리 레이어들이 스택될 수 있다. 제1 내지 제4 메모리 레이어(910, 920, 930, 940) 각각은 1 또는 4개의 내부 채널들로 구성될 수 있다. 제1 내지 제4 메모리 레이어(910, 920, 930, 940)는 각각 복수의 메모리 칩들을 포함할 수 있다
상기 제2 칩(900)은 스택된 제1 내지 제4 메모리 레이어들(910, 920, 930, 940)의 하단부에 메모리 버퍼(902)를 더 포함할 수 있다. 따라서, 상기 메모리 버퍼(902)는 도 7b의 중앙 처리 장치(1000)의 인터포저 기판(700)상에 적층될 수 있다.
상기 메모리 버퍼(902)는 외부의 메모리 컨트롤러(예를 들어, 도 7a의 제1 칩(800))로부터 커맨드, 어드레스, 클럭 및 데이터를 수신하고, 수신된 커맨드, 어드레스, 클럭 및 데이터를 메모리 레이어들(910, 920, 930, 940)에 제공하는 신호 분배 기능을 제공할 수 있다. 상기 메모리 버퍼(902)는 커맨드, 어드레스, 클럭 및 데이터를 모두 버퍼링하므로, 메모리 콘트롤러는 상기 메모리 버퍼(902)의 로드(load)만을 구동함으로써 상기 제1 내지 제4 메모리 레이어들(910, 920, 930, 940)과 인터페이스할 수 있다.
상기 메모리 버퍼(902)와 상기 제1 내지 제4 메모리 레이어들(910, 920, 930, 940)은 관통 실리콘 비아(TSV, 901)를 통해 전기적으로 연결되어, 신호를 서로 송수신할 수 있다. 상기 메모리 버퍼(902)는 상기 제2 칩(900)의 외면에 형성된 도전 수단을 통해 외부의 메모리 컨트롤러와 통신할 수 있다.
상기 메모리 버퍼(902)는 채널 교환 회로(300A) 및 테스트 부(400A)를 포함할 수 있다. 다만, 이는 예시적인 것으로 상기 메모리 버퍼(902)에 상기 테스트 부(400A)가 형성되지 않고, 상기 제2 칩(900)의 외부에서 상기 제2 칩(900) 내부의 메모리 레이어들(910, 920, 930, 940)의 불량 여부에 대한 테스트를 수행하도록 구성될 수 있다. 이러한 경우, 상기 제1 내지 제8 외부 채널들(ch0-ch7)은 도 7b의 인터포저 기판(700)에 형성될 수 있다. 예를 들어, 상기 제1 내지 제8 외부 채널들은 도 7b의 상기 인터포저 기판(700) 내에 형성된 배선들(709)에 형성될 수 있다. 상기 채널 교환 회로(300A) 및 테스트 부(400A)는 각각 도 1 내지 도 4의 라인 교환 회로(300) 및 테스트 부(400) 또는 도 5 및 도 6의 라인 교환 회로(320), 테스트 부(400)와 동일한 기능을 수행할 수 있다.
채널 교환 회로(300A)는 제1 내지 제8 내부 채널들(911, 912, 921, 922, 931, 932, 941, 942)을 제1 내지 제8 외부 채널들(ch0-ch7)로 연결시키는 역할을 할 수 있다. 상기 채널 교환 회로(300A)에 제1 논리 레벨의 구동 신호가 인가된 경우에, 채널 교환 회로(300A)는 제1 내지 제8 내부 채널(911, 912, 921, 922, 931, 932, 941, 942)을 각각 제1 내지 제8 외부 채널들(ch0-ch7)에 연결시킬 수 있다. 상기 채널 교환 회로(300A)에 제1 논리 레벨과 다른 제2 논리 레벨을 갖는 구동 신호가 전송되면, 상기 채널 교환 회로(300A)는 상기 구동 신호에 응답하여, 상기 제1 내지 제8 내부 채널들(911, 912, 921, 922, 931, 932, 941, 942)과 상기 제1 내지 제8 외부 채널들(ch0-ch7)간의 연결을 스왑시킬 수 있다.
일 실시예로, 제1 내부 채널(911)은 제3 외부 채널(ch2)에 연결시키고, 제3 내부 채널(921)은 제1 외부 채널(ch0)에 연결시킬 수 있다. 즉, 인접하게 적층된 제1 메모리 레이어(910) 및 제2 메모리 레이어(920)에 형성된 내부 채널들끼리, 각각 연결되어 있던 외부 채널들을 서로 교환시킬 수 있다. 다만, 이는 예시적인 것이며, 인접하게 적층되지 않은 메모리 레이어에 형성된 내부 채널들이 각각 연결되어 있던 외부 채널들끼리 서로 교환시킬 수 있다. 또한, 각각의 메모리 레이어들이 복수의 내부 채널과 연결되는 경우에는, 동일한 메모리 레이어에 형성된 내부 채널들끼리, 각각 연결되어 있던 외부 채널들을 서로 교환시킬 수 있다.
테스트 부(400A)는 테스트 회로, 불량 채널 테이블 메모리 및 비교부를 포함할 수 있다. 즉, 도 8의 상기 테스트 부(400A)는 도 3의 테스트 부(400)와 동일한 구성을 가질 수 있다. 상기 테스트 부(400A)는 상기 외부 채널들(ch0-ch7)을 통하여 상기 라인 교환 회로(300A)와 연결될 수 있다.
테스트 모드가 실행되면, 상기 테스트 부(400A)에 테스트 신호가 인가되고, 테스트 회로는 상기 외부 채널들(ch0-ch7)로부터 전달 받는 각각의 제1 내지 제8 데이터들을 바탕으로, 상기 제1 내지 제8 내부 채널들(911, 912, 921, 922, 931, 932, 941, 942)의 불량 여부를 판단할 수 있다. 테스트를 수행한 결과, 에러가 검출된 경우에는 추가적인 테스트가 수행될 수 있고, 채널 교환 회로(300A)에 구동 신호가 전송될 수 있다.
구체적으로, 채널 교환 회로(300A)에 제1 논리 레벨의 구동 신호가 전송되면, 상기 외부 채널들(ch0-ch7)로부터 전달 받은 각각의 제1 내지 제8 데이터들을 바탕으로, 상기 제1 내지 제8 내부 채널들(911, 912, 921, 922, 931, 932, 941, 942) 의 불량 여부를 판단하는 제1 테스트가 수행될 수 있다. 상기 제1 테스트가 진행된 이 후, 상기 채널 교환 회로(300A)에 제2 논리 레벨의 구동 신호가 전송되고, 상기 외부 채널들(ch0-ch7) 중 적어도 일부는 서로 스왑될 수 있다.
스왑된 이후에, 상기 외부 채널들(ch0-ch7)로부터 전달 받은 각각의 제1 내지 제8 데이터들을 바탕으로, 상기 제1 내지 제8 내부 채널들(911, 912, 921, 922, 931, 932, 941, 942)의 불량 여부를 판단하는 제2 테스트가 수행될 수 있다. 상기 테스트 회로(410A)는 상기 제1 테스트 및 상기 제2 테스트가 각각 수행된 후 제1 테스트 결과 및 제2 테스트 결과를 각각 순차적으로 테이블에 저장할 수 있다. 상기 제1 테스트 및 상기 제2 테스트가 모두 수행된 후에, 저장되어 있던 상기 제1 테스트 결과 및 상기 제2 테스트 결과를 서로 비교할 수 있다.
일 실시예로, 제1 테스트에서는 제3 외부 채널(ch2)로부터 전송받은 데이터에 에러가 발생한 것으로 결과가 도출되었다고 가정하겠다. 제1 테스트 이후에 외부 채널들이 서로 스왑되어, 상기 채널 교환 회로(300A)에 의하여 제1 내부 채널(911)은 제3 외부 채널(ch2)에 연결되고, 제3 내부 채널(921)은 제1 외부 채널(ch0)에 연결될 수 있다. 그 이 후에 제2 테스트가 수행될 수 있다.
제1 테스트의 제3 외부 채널(ch2)에서 검된던 에러와 제2 테스트의 제1 외부 채널(ch0)에서 검출된 에러가 서로 동일한 경우에는, 제3 내부 채널(921)이 불량이라고 판단할 수 있다. 반면, 제1 테스트의 제3 외부 채널(ch2)에서 검출된 에러와 제2 테스트의 제1 외부 채널(ch0)에서 검출되는 결과가 서로 상이한 경우에는, 상기 제3 내부 채널(921)이외의 구성 요소로 인하여 발생된 에러라고 판단할 수 있다.
따라서, 제1 테스트 결과와 제2 테스트 결과를 서로 비교하여, 제1 테스트에서 외부 채널에서 검출되었던 에러와, 제2 테스트에서 외부 채널에서 모니터링 되었던 에러가 서로 동일한 경우에는, 제2 칩(900)이 불량의 내부 채널을 포함하고 있는 것으로 판단하고, 상기 불량의 내부 채널 대신에 여분의 내부 채널로 교체하여 구제할 수 있다.
각각의 채널(911, 912, 921, 922, 931, 932, 941, 942)는 독립된 커맨드와 데이터 인터페이스를 구성할 수 있다. 각각의 채널(911, 912, 921, 922, 931, 932, 941, 942)는 서로 독립적이므로, 하나의 채널에 대한 설명은 나머지 채널들에도 동일하게 적용될 수 있다.
일 실시예에 있어서, 제2 칩(900)의 복수의 메모리 레이어들(910, 920, 930, 940)은 각각 도 1의 메모리 장치(10) 또는 도 5의 메모리 장치(20)를 포함할 수 있다. 따라서, 본 발명의 기술적 사상에 따른 일 실시예의 중앙 처리 장치(1000)는 도 1의 라인 교환 회로(300) 또는 도 5의 라인 교환 회로(320)와 채널 교환 회로(300A)를 모두 포함할 수 있다. 이러한 경우, 중앙 처리 장치(1000)에서 발생된 에러의 정확한 위치를 검출하기 위하여, 채널 교환 회로(300A)를 구동시켜 테스트를 진행하는 단계 및 도 1의 라인 교환 회로(300) 또는 도 5의 라인 교환 회로(320)를 구동시켜 테스트를 진행하는 단계가 모두 수행될 수 있다.
다만, 이에 한정되는 것은 아니며, 상기 복수의 메모리 레이어들(910, 920, 930, 940)는 도 1의 메모리 장치(10) 또는 도 5의 메모리 장치(20)를 포함하지 않을 수도 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형 및 변경이 가능하다.
1101 120: 메모리 장치 200: 리페어 부
300: 라인 교환 회로 400: 테스트 부
410: 테스트 회로 420: 불량 셀 테이블 메모리
430: 비교부
111-118: 제1 내지 제8 메모리 셀 블록들
119: 리던던시 리페어 용 메모리 셀 블록
GIO_MB0-GIO_MB7: 내부 데이터 라인들
GIO_0-GIO_7: 외부 데이터 라인들

Claims (10)

  1. 제1 내부 데이터 라인과 연결되는 제1 메모리 셀 어레이;
    제2 내부 데이터 라인과 연결되는 제2 메모리 셀 어레이; 및
    상기 제1 내부 데이터 라인 및 상기 제2 내부 데이터 라인을, 외부로부터 수신된 구동 신호를 기초로, 제1 외부 데이터 라인 및 제2 외부 데이터 라인과 연결시키는 라인 교환 회로를 포함하고,
    상기 라인 교환 회로는,
    상기 구동 신호가 제1 논리 레벨을 갖는 경우, 상기 제1 내부 데이터 라인 및 상기 제2 내부 데이터 라인을 각각 제1 외부 데이터 라인 및 제2 외부 데이터 라인과 연결시키고,
    상기 구동 신호가 제1 논리 레벨과 다른 제2 논리 레벨을 갖는 경우, 상기 제1 내부 데이터 라인이 상기 제2 외부 데이터 라인과 연결되고 상기 제2 내부 데이터 라인이 상기 제1 외부 데이터 라인과 연결되도록 상기 제1 외부 데이터 라인 및 상기 제2 외부 데이터 라인을 서로 스왑시키는 것을 특징으로 하는 메모리 장치.
  2. 제1 항에 있어서,
    상기 라인 교환 회로는 컨트롤러에서 제공되는 상기 구동 신호에 응답하여 구동되고,
    상기 구동 신호는, 상기 제1 외부 데이터 라인 및 상기 제2 외부 데이터 라인으로 출력되는 데이터에서 에러가 검출된 경우 상기 제1 논리 레벨에서 상기 제2 논리 레벨로 변경되는 것을 특징으로 하는 메모리 장치.
  3. 제1 항에 있어서,
    상기 제1 외부 데이터 라인 및 상기 제2 외부 데이터 라인으로 출력되는 데이터에 발생되는 에러를 검출하는 테스트 부를 더 포함하고,
    상기 테스트 부는,
    상기 구동 신호가 제1 논리 레벨을 갖는 경우, 상기 제1 및 제2 외부 데이터 라인들로 출력되는 데이터에 발생된 에러를 검출하는 제1 테스트, 및
    스왑된 상기 제1 및 제2 외부 데이터 라인들로 출력되는 데이터에 발생된 에러를 검출하는 제2 테스트를 수행하고,
    제1 테스트 결과 및 제2 테스트 결과를 저장하고, 서로 비교하는 것을 특징으로 하는 메모리 장치.
  4. 제3 항에 있어서,
    상기 테스트 부는,
    상기 제1 테스트를 수행할 때 상기 제2 외부 데이터 라인에서 검출된 에러가, 상기 제2 테스트를 수행할 때 상기 제1 외부 데이터 라인에서 검출된 에러와 서로 동일한 경우에는 상기 제2 메모리 셀 어레이의 불량임을 판단하는 것을 특징으로 하는 메모리 장치.
  5. 제4 항에 있어서,
    리던던시 리페어 용 메모리 셀 어레이를 더 포함하고,
    상기 제2 메모리 셀 어레이의 불량을 상기 리던던시 리페어 용 메모리 셀 어레이를 이용하여 구제하는(repair) 것을 특징으로 하는 메모리 장치.
  6. 중앙 처리 장치(CPU)에 있어서,
    프로세싱 기능을 수행하는 제1 칩;
    상기 제1 칩과 연결되고, 상기 프로세싱 기능을 지원하는 제2 칩; 및
    상기 제2 칩으로부터 출력되는 데이터에 발생되는 에러를 검출하는 테스트 부; 를 포함하고,
    상기 제2 칩은
    제1 내부 채널과 연결되는 제1 메모리 레이어;
    제2 내부 채널과 연결되는 제2 메모리 레이어; 및
    상기 제1 및 상기 제2 내부 채널 각각을 상기 중앙 처리 장치의 외부로 제1 및 제2 외부 채널을 통하여 출력하는 메모리 버퍼를 구비하고,
    상기 메모리 버퍼는, 상기 제1 내부 채널 및 상기 제2 내부 채널을, 외부로부터 수신된 구동 신호를 기초로, 제1 외부 채널 및 제2 외부 채널과 연결시키는 채널 교환 회로를 구비하고,
    상기 채널 교환 회로는,
    상기 구동 신호가 제1 논리 레벨을 갖는 경우, 상기 제1 내부 채널 및 상기 제2 내부 채널을 각각 제1 외부 채널 및 제2 외부 채널과 연결시키고,
    상기 구동 신호가 제1 논리 레벨과 다른 제2 논리 레벨을 갖는 경우, 상기 제1 내부 채널이 상기 제2 외부 채널과 연결되고, 상기 제2 내부 채널이 상기 제1 외부 채널과 연결되도록 상기 제1 외부 채널 및 상기 제2 외부 채널을 서로 스왑시키는 것을 특징으로 하는 메모리 장치.
  7. 제6 항에 있어서,
    상기 테스트 부는,
    상기 구동 신호가 상기 제1 논리 레벨을 갖는 경우, 출력되는 데이터에 발생된 에러를 검출하는 제1 테스트, 및
    상기 구동 신호가 상기 제2 논리 레벨을 갖는 경우, 출력되는 데이터에 발생된 에러를 검출하는 제2 테스트를 수행하고,
    상기 제1 테스트의 결과 및 상기 제2 테스트의 결과를 저장하고, 서로 비교하는 것을 특징으로 하는 메모리 장치.
  8. 제7 항에 있어서,
    여분의 내부 채널과 연결되는 여분의 메모리 레이어를 더 포함하고,
    상기 제1 테스트를 수행할 때 상기 제2 외부 채널에서 검출된 에러가, 상기 제2 테스트를 수행할 때 상기 제1 외부 채널에서 검출된 에러와 서로 동일한 경우, 상기 제2 내부 채널 대신에 상기 여분의 채널로 교체하여 구제하는 것을 특징으로 하는 중앙 처리 장치.
  9. 제6 항에 있어서,
    상기 제1 메모리 레이어, 상기 제2 메모리 레이어 및 상기 메모리 버퍼는 관통 실리콘 비아(Through Silicon Via, TSV)를 통하여 전기적으로 연결되는 것을 특징으로 하는 중앙 처리 장치.
  10. 제6 항에 있어서,
    상기 메모리 버퍼 및 상기 제1 칩은 인터포저 기판 상에 배치되고,
    상기 메모리 버퍼는 상기 인터포저 기판 내에 형성된 배선들에 의해 상기 제1 칩과 전기적으로 연결되는 것을 특징으로 하는 중앙 처리 장치.
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