KR101027673B1 - 메모리 장치의 테스트 모드 제어장치 - Google Patents

메모리 장치의 테스트 모드 제어장치 Download PDF

Info

Publication number
KR101027673B1
KR101027673B1 KR1020040082600A KR20040082600A KR101027673B1 KR 101027673 B1 KR101027673 B1 KR 101027673B1 KR 1020040082600 A KR1020040082600 A KR 1020040082600A KR 20040082600 A KR20040082600 A KR 20040082600A KR 101027673 B1 KR101027673 B1 KR 101027673B1
Authority
KR
South Korea
Prior art keywords
signal
control
output
pull
memory device
Prior art date
Application number
KR1020040082600A
Other languages
English (en)
Other versions
KR20060033469A (ko
Inventor
이경하
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040082600A priority Critical patent/KR101027673B1/ko
Publication of KR20060033469A publication Critical patent/KR20060033469A/ko
Application granted granted Critical
Publication of KR101027673B1 publication Critical patent/KR101027673B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

본 발명은 메모리 장치가 모든 타이밍 구간에서 정상으로 동작할 수 있도록 한 메모리 장치의 테스트 모드 제어장치에 관한 것이다. 본 발명에 따라, 메모리 장치의 테스트 모드 제어장치가 제공되며: 이 제어장치는, 칩 선택신호 및 어드레스 제어신호를 수신하는 제 1 및 제 2 제어수단; 상기 제 1 제어수단의 출력신호를 수신하는 풀다운수단; 상기 제 2 제어수단의 출력신호를 수신하는 풀업수단; 상기 풀다운 및 풀업수단의 출력신호를 홀딩하는 래치수단; 상기 래치수단의 출력신호와 인에이블신호를 수신하여 제 1 제어신호를 출력하는 제 1 출력수단; 및 상기 인에이블신호와 상기 제 1 제어신호의 반전신호를 수신하여 제 2 제어신호를 출력하는 제 2 출력수단;을 구비한다.

Description

메모리 장치의 테스트 모드 제어장치{Device for controlling test mode of memory device}
도 1은 메모리 장치의 테스트 모드장치를 도시한 블럭도.
도 2는 종래의 메모리 장치의 테스트 모드 제어장치를 도시한 회로도.
도 3은 종래의 메모리 장치의 테스트 모드 제어장치의 동작 파형도.
도 4는 본 발명에 따른 메모리 장치의 테스트 모드 제어장치를 도시한 회로도.
도 5는 본 발명에 따른 메모리 장치의 테스트 모드 제어장치의 동작 파형도.
* 도면의 주요 부분에 대한 부호의 설명 *
11: 제어블럭 12: 디코더
13: 드라이버 21: 입력부
22,46: 제 1 출력수단 23,47: 제 2 출력수단
41: 제 1 제어수단 42: 제 2 제어수단
42a: 오아수단 43,47b: 풀다운수단
44,47a: 풀업수단 45,47c: 래치수단
본 발명은 메모리 장치의 테스트 모드 제어장치에 관한 것으로, 보다 상세하게는, 메모리 장치가 모든 타이밍 구간에서 정상으로 동작할 수 있도록 한 메모리 장치의 테스트 모드 제어장치에 관한 것이다.
일반적으로 메모리 장치의 특성 및 설계를 검증하기 위해 메모리 장치를 테스트 모드로 전환하여 메모리 장치를 테스트하게 된다. 또한, 메모리 장치의 테스트를 위한 별도의 패드 없이 메모리 장치의 정상동작 모드시 사용하는 패드를 통해 메모리 장치의 정상동작 모드 이외의 타이밍 구간에서 메모리 장치를 테스트하게 된다.
이하, 도면을 참조하여 메모리 장치의 테스트 모드 동작을 설명하기로 한다.
도 1은 메모리 장치의 테스트 모드장치를 도시한 블럭도이다.
도시한 바와 같이, 메모리 장치의 테스트 모드장치는 제어블럭(11), 디코더 (12), 및 드라이버(13)를 구비한다. 상기 제어블럭(11)은, 메모리 장치를 테스트 모드로 전환시키는 인에이블신호(TMEN), 메모리 장치가 정상동작 모드시 칩을 선택하도록 하는 칩 선택신호(CSB), 및 메모리 장치의 정상동작 모드시 어드레스가 메모리 장치에 인가되도록 하는 어드레스 제어신호(ADB)를 수신한다. 인에이블신호 (TMEN)가 인에이블되어 메모리 장치가 테스트 모드로 전환될 경우, 상기 제어블럭 (11)은, 칩 선택신호(CSB)가 디실렉트(deselect)된 상태에서 어드레스 제어신호 (ADB)가 디스에이블되면 제어신호(TMIB,TMPB)를 인에이블하여 드라이버(13)에 전달한다. 상기 디코더(12)는, 메모리 장치의 테스트 모드 어드레스 신호(TMAD1, TMAD2,…)를 수신하여 출력신호(TMDEC1,TMDEC2,…)를 드라이버(13)에 전달한다. 이러한 출력신호(TMDEC1,TMDEC2,…)와 제어신호(TMIB,TMPB)에 의해 드라이버(13)는 메모리 장치의 테스트 모드 신호(TM1,TM2,…)를 출력하며, 테스트 모드 신호(TM1, TM2,…)에 의해 메모리 장치는 테스트 모드 동작을 수행한다.
도 2는, 도 1에 도시한 메모리 장치의 테스트 모드장치에 있어서, 종래 메모리 장치의 테스트 모드장치 제어블럭(11)을 나타낸 회로도이다.
도시한 바와 같이, 종래의 제어블럭(11)은, 상기 칩 선택신호(CSB)와 어드레스 제어신호(ADB)를 수신하는 입력부(21), 상기 인에이블신호(TMEN)와 입력부(21)의 출력신호를 수신하여 제 1 제어신호(TMPB)를 출력하는 제 1 출력수단(22), 및 인에이블신호(TMEN)와 반전된 제 1 제어신호(TMPB)를 수신하여 제 2 제어신호 (TMIB)를 출력하는 제 2 출력수단(23)을 구비한다.
이와 같은 종래 메모리 장치의 테스트 모드 제어장치에 있어서, 도 3에 도시한 바와 같이, 칩 선택신호(CSB)가 하이레벨로 디실렉트된 상태에서 어드레스 제어신호(ADB)가 로우레벨로 인에이블된(t1) 다음, 칩 선택신호(CSB)가 로우레벨로 실렉트된(t2) 이후, 어드레스 제어신호(ADB)가 디스에이블될(t3) 경우, 제 1 및 제 2 제어신호(TMIB,TMPB)가 인에이블되어 메모리 장치는 테스트 모드 동작을 수행한다. 이러한 타이밍 구간은 메모리 장치의 테스트 모드 구간이 아닌 정상동작 모드 구간이며, 그 결과, 메모리 장치가 오동작하는 타이밍 구간이 발생하는 문제가 있다.
따라서, 본 발명은 상기한 바와 같은 선행 기술에 따른 메모리 장치의 테스 트 모드 제어장치에 내재되었던 문제점을 해결하기 위해 창작된 것으로, 본 발명의 목적은, 메모리 장치를 모든 타이밍 구간에서 정상적으로 동작하도록 한 메모리 장치의 테스트 모드 제어장치를 제공함에 있다.
이와 같은 목적을 달성하기 위하여, 본 발명의 일면에 따라, 메모리 장치의 테스트 모드 제어장치가 제공되며: 이 제어장치는, 칩 선택신호 및 어드레스 제어신호를 수신하는 제 1 및 제 2 제어수단; 상기 제 1 제어수단의 출력신호를 수신하는 풀다운수단; 상기 제 2 제어수단의 출력신호를 수신하는 풀업수단; 상기 풀다운 및 풀업수단의 출력신호를 홀딩하는 래치수단; 상기 래치수단의 출력신호와 인에이블신호를 수신하여 제 1 제어신호를 출력하는 제 1 출력수단; 및 상기 인에이블신호와 상기 제 1 제어신호의 반전신호를 수신하여 제 2 제어신호를 출력하는 제 2 출력수단;을 구비하는 것을 특징으로 한다.
본 발명의 다른 일면에 따라, 상기 제 1 제어수단은, 상기 칩 선택신호와 상기 어드레스 신호를 반전하여 수신하는 낸드 게이트; 상기 낸드 게이트의 출력신호를 수신하여 제 1 펄스신호를 출력하는 제 1 펄스 발생기; 및 상기 제 1 펄스신호와 상기 칩 선택신호의 반전신호를 수신하여 출력신호를 상기 풀다운수단에 전달하는 노아 게이트;를 구비하며, 상기 칩 선택신호가 디실렉트된 상태에서 상기 어드레스 신호가 디스에이블될 경우, 상기 래치수단을 셋시킨다.
본 발명의 다른 일면에 따라, 상기 제 2 제어수단은, 상기 칩 선택신호와 상기 어드레스 신호를 수신하는 낸드 게이트; 상기 낸드 게이트의 출력신호를 수신하 여 제 2 펄스신호를 출력하는 제 2 펄스 발생기; 및 상기 제 2 펄스신호와 상기 칩 선택신호의 반전신호를 수신하여 출력신호를 상기 풀업수단에 전달하는 오아수단;을 구비하며, 상기 칩 선택신호가 디실렉트된 상태에서 상기 어드레스 신호가 인에이블될 경우, 상기 래치수단을 리셋시킨다.
본 발명의 또 다른 일면에 따라, 상기 제 1 및 제 2 출력수단은, 상기 인에이블신호가 인에이블된 상태에서 상기 래치수단이 셋될 경우, 상기 제 1 및 제 2 제어신호를 인에이블한다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상술하기로 한다.
도 4는 본 발명에 따른 메모리 장치의 테스트 모드 제어장치를 도시한 회로도이다.
도시한 바와 같이, 본 발명의 테스트 모드 제어장치는, 제 1 및 제 2 제어수단(41,42), 풀다운수단(43), 풀업수단(44), 래치수단(45), 및 제 1 및 제 2 출력수단(46,47)을 구비한다.
상기 제 1 제어수단(41)은 인버터(IN1,IN2), 낸드 게이트(ND1), 펄스 발생기 (pulse1) 및 노아 게이트(NR1)를 포함한다. 상기 낸드 게이트(ND1)는, 칩 선택신호(CSB)와 인버터(IN1)에 의해 어드레스 제어신호(ADB)가 반전된 신호를 수신하여 출력신호를 펄스 발생기(pulse1)에 전달한다. 여기서, 상기 칩 선택신호(CSB)는 메모리 장치가 정상동작 모드시 칩을 선택하도록 하는 신호이며, 어드레스 제어신 호(ADB)는 메모리 장치의 정상동작 모드시 어드레스가 메모리 장치에 인가되도록 하는 신호이다. 펄스 발생기(pulse1)는, 상기 낸드 게이트(ND1)의 출력신호가 하이레벨일 경우에만 인에이블되며, 인에이블시에는 로우레벨의 펄스신호를 노아 게이트(NR1)에 인가한다. 로우레벨의 펄스신호와 인버터(IN2)에 의해 칩 선택신호 (CSB)가 반전된 신호를 수신한 노아 게이트(NR1)는, 출력신호(C1)를 상기 풀다운수단(43)에 구비된 NMOS 트랜지스터(N1)의 게이트 단자에 전달한다.
상기 제 2 제어수단(42)은 낸드 게이트(ND2), 펄스 발생기(pulse2), 오아수단(42a)을 구비한다. 상기 낸드 게이트(ND2)는 칩 선택신호(CSB) 및 어드레스 제어신호(ADB)를 수신하여 출력신호를 펄스 발생기(pulse2)에 전달한다. 펄스 발생기(pulse2)는, 상기 낸드 게이트(ND2)의 출력신호가 하이레벨일 경우에만 인에이블되며, 인에이블시에는 로우레벨의 펄스신호를 오아수단(42a)에 인가한다. 오아수단(42a)은 노아 게이트(NR2)와 인버터(IN3)를 구비한다. 상기 오아수단(42a)은 로우레벨의 펄스신호와 상기 제 1 제어수단(41)의 인버터(IN2)에 의해 칩 선택신호 (CSB)가 반전된 신호를 수신한다. 이러한 오아수단(42a)의 출력신호(C2)는 상기 풀업수단(44)에 구비된 PMOS 트랜지스터(P1)의 게이트 단자에 인가된다.
상기 풀업수단(44)과 풀다운수단(43)은, 전원전압(VDD)과 접지단자 사이에 직렬로 연결된 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)에 의해 형성되며, 출력신호를 상기 래치수단(45)에 전달한다. 래치수단(45)은 2개의 인버터(IN4,IN5)를 포함하며, 상기 풀업수단(44)과 풀다운(43)의 출력신호를 반전하여 홀딩한다. 래치수단(45)의 출력신호는 인버터(IN6,IN7)를 거쳐 제 1 출력수단(46)에 인가된다.
상기 제 1 출력수단(46)은 낸드 게이트(ND3), 펄스 발생기(pulse3), 인버터 (IN8,IN9)를 구비한다. 낸드 게이트(ND3)는 상기 래치수단(45)의 출력신호(CSADB)와 메모리 장치의 테스트 모드 인에이블신호(TMEN)를 수신하여 출력신호를 펄스 발생기(pulse3)에 전달한다. 펄스 발생기(pulse3)는, 상기 낸드 게이트(ND3)의 출력신호가 하이레벨일 경우에만 인에이블되며, 인에이블시 로우레벨의 펄스신호를 출력한다. 펄스 발생기(pulse3)의 출력신호는 인버터(IN8,IN9)를 거쳐 제 1 제어신호(TMPB)로 출력된다.
상기 제 2 출력수단(47)은 풀업수단(47a), 풀다운수단(47b), PMOS 트랜지스터(P3), 래치수단(47c), 및 인버터(IN12)를 포함한다. 상기 풀업수단(47a)과 풀다운수단(47b)은, 전원전압(VDD)과 접지단자 사이에 직렬로 연결된 PMOS 트랜지스터 (P2)와 NMOS 트랜지스터(N2)에 의해 형성된다. 상기 풀업수단(47a)에 구비된 PMOS 트랜지스터(P2)의 게이트 단자에는 인에이블신호(TMEN)가 인가되며, 풀다운수단 (47b)에 구비된 NMOS 트랜지스터(N2)의 게이트 단자에는 상기 제 1 제어신호(TMPB)가 반전되어 인가된다. 이러한 풀업수단(47a)과 풀다운수단(47b)의 출력신호는 래치수단(47c)에 전달된다. 래치수단(47c)은 2개의 인버터(IN10,IN11)를 구비하며, 풀업수단(47a)과 풀다운수단(47b)의 출력신호를 반전하여 홀딩한다. 상기 래치수단(47b)의 출력신호는 인버터(IN12)에 의해 반전되어 제 2 제어신호(TMIB)로 출력된다. 상기 PMOS 트랜지스터(P3)는, 전원전압(VDD)과 풀업수단(47a) 및 풀다운수단(47b)의 출력단자 사이에 연결되며 파워 업신호(PWUP)에 의해 턴온/턴오프 된다.
이하, 도 5를 참조하여 본 발명에 따른 메모리 장치의 테스트 모드 제어장치 의 동작을 상술하기로 한다.
도 5는 본 발명에 따른 메모리 장치의 테스트 모드 제어장치의 동작을 도시한 파형도이다.
도시한 바와 같이, 제 1 및 제 2 제어수단(41,42)의 낸드 게이트(ND1,ND2), 인버터(IN1,IN2) 및 노아 게이트(NR1,NR2)에 칩 선택신호(CSB)와 어드레스 제어신호(ADB)가 인가된다. 이 때, 칩 선택신호(CSB)가 로우레벨로 실렉트되고, 어드레스 제어신호(ADB)가 하이레벨로 인에이블될(t1) 경우, 즉 메모리 장치가 정상동작 모드일 경우, 제 1 및 제 2 제어수단(41,42)의 펄스 발생기(pulse1,pulse2)는 디스에이블되므로 상기 제 1 및 제 2 제어수단(41,42)은 디스에이블되며, 그 결과, 제 1 및 제 2 출력수단(46,47)의 제 1 및 제 2 제어신호(TMPB,TMIB)는 하이레벨로 디스에이블된다.
이 후, 칩 선택신호(CSB)가 로우레벨로 실렉트된 상태에서 어드레스 제어신호(ADB)가 로우레벨로 디스에이블될(t2) 경우, 제 1 및 제 2 제어수단(41,42)의 펄스 발생기(pulse1,pulse2)가 디스에이블되어 제 1 및 제 2 제어수단(41,42)도 디스에이블된다. 그에 의해, 풀다운수단(43) 및 풀업수단(44)은 상기 제 1 및 제 2 제어수단(41,42)의 출력신호(C1,C2)에 의해 턴오프되며, 그 결과, 제 1 및 제 2 출력수단(46,47)의 제 1 및 제 2 제어신호(TMPB,TMIB)는 하이레벨로 디스에이블된다.
다음, 칩 선택신호(CSB)가 하이레벨로 디실렉트된 상태에서 어드레스 제어신호(ADB)가 하이레벨로 인에이블될(t3) 경우, 제 1 제어수단(41)의 펄스 발생기 (pulse1)는 디스에이블되고, 제 2 제어수단(42)의 펄스 발생기(pulse2)는 인에이블된다. 그에 따라, 제 1 제어수단(41)은 디스에블되고 제 2 제어수단(42)은 인에이블되며, 상기 제 2 제어수단(42)은 로우레벨의 출력신호(C2)를 풀업수단(44)에 전달한다. 상기 출력신호(C2)에 의해 풀업수단(44)의 PMOS 트랜지스터(P1)는 턴온되며, 그 결과 래치수단(45)은 리셋된다. 즉, 출력신호(C2)에 의해 래치수단(45)이 리셋되므로 래치수단(45)의 출력신호(CSADB)는 로우레벨이 되며, 따라서, 제 1 및 제 2 출력수단(46,47)의 제 1 및 제 2 제어신호(TMPB,TMIB)는 하이레벨로 디스에이블된다.
그리고 나서, 칩 선택신호(CSB)가 로우레벨로 실렉트된 상태에서 어드레스 제어신호(ADB)가 로우레벨로 디스에이블될(t4) 경우, 제 1 및 제 2 제어수단(41, 42)의 펄스 발생기(pulse1,pulse2)가 디스에이블되어 제 1 및 제 2 제어수단(41,42)도 디스에이블된다. 그에 의해, 풀다운수단(43) 및 풀업수단(44)은 상기 제 1 및 제 2 제어수단 (41,42)의 출력신호(C1,C2)에 의해 턴오프되며, 그 결과, 제 1 및 제 2 출력수단 (46,47)의 제 1 및 제 2 제어신호(TMPB,TMIB)는 하이레벨로 디스에이블된다.
이 후, 칩 선택신호(CSB)가 하이레벨로 디실렉트된 상태에서 어드레스 제어신호(ADB)가 로우레벨로 디스에이블될(t5) 경우, 제 1 제어수단(41)의 펄스 발생기 (pulse1)는 인에이블되고, 제 2 제어수단(42)의 펄스 발생기(pulse2)는 디스에이블된다. 그에 따라, 제 2 제어수단(42)은 디스에이블되고 제 1 제어수단(41)은 인에이블되며, 상기 제 1 제어수단(41)은 하이레벨의 출력신호(C1)를 풀다운수단(43)에 전달한다. 상기 출력신호(C1)에 의해 풀다운수단(43)의 NMOS 트랜지스터(N1)는 턴온되며, 그 결과 래치수단(45)은 셋된다. 즉, 출력신호(C1)에 의해 래치수단(45)이 셋되므로 래치수단(45)의 출력신호(CSADB)는 하이레벨이 되며, 제 1 및 제 2 출력수단(46,47)의 제 1 및 제 2 제어신호(TMPB,TMIB)는 로우레벨로 인에이블된다. 따라서, 메모리 장치를 테스트하게 된다.
다음, 칩 선택신호(CSB)가 하이레벨로 디실렉트된 상태에서 어드레스 제어신호(ADB)가 하이레벨로 인에이블될(t6) 경우, 제 1 제어수단(41)의 펄스 발생기 (pulse1)는 디스에이블되고, 제 2 제어수단(42)의 펄스 발생기(pulse2)는 인에이블된다. 그에 따라, 제 1 제어수단(41)은 디스에블되고 제 2 제어수단(42)은 인에이블되며, 상기 제 2 제어수단(42)은 로우레벨의 출력신호(C2)를 풀업수단(44)에 전달한다. 상기 출력신호(C2)에 의해 풀업수단(44)의 PMOS 트랜지스터(P1)는 턴온되며, 그 결과 래치수단(45)은 리셋된다. 즉, 출력신호(C2)에 의해 래치수단(45)이 리셋되므로 래치수단(45)의 출력신호(CSADB)는 로우레벨이 되며, 제 1 및 제 2 출력수단(46,47)의 제 1 및 제 2 제어신호(TMPB,TMIB)는 하이레벨로 디스에이블된다. 따라서, 메모리 장치는 다음 테스트 모드를 준비하게 된다.
이와 같은 본 발명에 따른 메모리 장치의 테스트 모드 제어장치에 있어서, 테스트 모드 구간인 칩 선택신호(CSB)가 디셀렉트된 상태에서 어드레스 제어신호 (ADB)가 디스에이블될 경우에만 제어신호(TMPB,TMIB)를 인에이블시킴으로써, 메모리 장치의 정상동작 모드 구간에서 테스트 모드 동작의 수행을 방지할 수 있다.
본 발명은 상기한 바와 같은 구성에 따라, 메모리 장치의 정상동작 모드 구간에서 테스트 모드 동작이 수행되는 것을 방지함으로써 메모리 장치를 모든 타이 밍 구간에서 정상적으로 동작시킬 수 있다.
본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.

Claims (4)

  1. 메모리 장치의 테스트 모드 제어장치에 있어서,
    칩 선택신호 및 어드레스 제어신호를 수신하는 제 1 및 제 2 제어수단;
    상기 제 1 제어수단의 출력신호를 수신하는 풀다운수단;
    상기 제 2 제어수단의 출력신호를 수신하는 풀업수단;
    상기 풀다운 및 풀업수단의 출력신호를 홀딩하는 래치수단;
    상기 래치수단의 출력신호와 인에이블신호를 수신하여 제 1 제어신호를 출력하는 제 1 출력수단; 및
    상기 인에이블신호와 상기 제 1 제어신호의 반전신호를 수신하여 제 2 제어신호를 출력하는 제 2 출력수단;을 포함하되,
    상기 메모리 장치의 테스트 모드 제어 장치는 테스트 모드를 알리는 상기 칩 선택신호가 디셀렉트된 상태에서 상기 어드레스 제어신호가 디스에이블되면, 상기 제1 및 제2 제어신호를 동시에 인에이블시키는 것을 특징으로 하는 메모리 장치의 테스트 모드 제어장치.
  2. 제 1 항에 있어서,
    상기 제 1 제어수단은,
    상기 칩 선택신호와 상기 어드레스 신호를 반전하여 수신하는 낸드 게이트;
    상기 낸드 게이트의 출력신호를 수신하여 제 1 펄스신호를 출력하는 제 1 펄스 발생기; 및
    상기 제 1 펄스신호와 상기 칩 선택신호의 반전신호를 수신하여 출력신호를 상기 풀다운수단에 전달하는 노아 게이트;를 구비하며,
    상기 칩 선택신호가 디실렉트된 상태에서 상기 어드레스 신호가 디스에이블될 경우, 상기 래치수단을 리셋시키는 것을 특징으로 하는 메모리 장치의 테스트 모드 제어장치.
  3. 제 2 항에 있어서,
    상기 제 2 제어수단은,
    상기 칩 선택신호와 상기 어드레스 신호를 수신하는 낸드 게이트;
    상기 낸드 게이트의 출력신호를 수신하여 제 2 펄스신호를 출력하는 제 2 펄스 발생기; 및
    상기 제 2 펄스신호와 상기 칩 선택신호의 반전신호를 수신하여 출력신호를 상기 풀업수단에 전달하는 오아수단;을 구비하며,
    상기 칩 선택신호가 디실렉트된 상태에서 상기 어드레스 신호가 인에이블될 경우, 상기 래치수단을 리셋시키는 것을 특징으로 하는 메모리 장치의 테스트 모드 제어장치.
  4. 제 3 항에 있어서,
    상기 제 1 및 제 2 출력수단은, 상기 인에이블신호가 인에이블된 상태에서 상기 래치수단이 셋될 경우, 상기 제 1 및 제 2 제어신호를 인에이블하는 것을 특징으로 하는 메모리 장치의 테스트 모드 제어장치.
KR1020040082600A 2004-10-15 2004-10-15 메모리 장치의 테스트 모드 제어장치 KR101027673B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040082600A KR101027673B1 (ko) 2004-10-15 2004-10-15 메모리 장치의 테스트 모드 제어장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040082600A KR101027673B1 (ko) 2004-10-15 2004-10-15 메모리 장치의 테스트 모드 제어장치

Publications (2)

Publication Number Publication Date
KR20060033469A KR20060033469A (ko) 2006-04-19
KR101027673B1 true KR101027673B1 (ko) 2011-04-13

Family

ID=37142591

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040082600A KR101027673B1 (ko) 2004-10-15 2004-10-15 메모리 장치의 테스트 모드 제어장치

Country Status (1)

Country Link
KR (1) KR101027673B1 (ko)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101623729B1 (ko) 2014-12-15 2016-05-25 (주)에이디테크놀로지 저전력 고속 처리가 가능한 플립플랍 회로
US9773544B2 (en) 2015-09-09 2017-09-26 Samsung Electronics Co., Ltd. Memory device with switchable sense amplifier
US10453504B2 (en) 2016-09-26 2019-10-22 Samsung Electronics Co., Ltd. Memory device and divided clock correction method thereof
US10460769B2 (en) 2016-08-22 2019-10-29 Samsung Electronics Co., Ltd. Memory device including error detection circuit
US10671319B2 (en) 2017-11-03 2020-06-02 Samsung Electronics Co., Ltd. Memory device configured to store and output address in response to internal command
US10908212B2 (en) 2018-03-05 2021-02-02 Samsung Electronics Co., Ltd. Semiconductor memory device including a shift register

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980022530A (ko) * 1996-09-23 1998-07-06 김광호 테스트 기능을 갖는 반도체 메모리장치
KR20030020124A (ko) * 2001-09-03 2003-03-08 주식회사 하이닉스반도체 출력 드라이버 회로

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980022530A (ko) * 1996-09-23 1998-07-06 김광호 테스트 기능을 갖는 반도체 메모리장치
KR20030020124A (ko) * 2001-09-03 2003-03-08 주식회사 하이닉스반도체 출력 드라이버 회로

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101623729B1 (ko) 2014-12-15 2016-05-25 (주)에이디테크놀로지 저전력 고속 처리가 가능한 플립플랍 회로
US9773544B2 (en) 2015-09-09 2017-09-26 Samsung Electronics Co., Ltd. Memory device with switchable sense amplifier
US10460769B2 (en) 2016-08-22 2019-10-29 Samsung Electronics Co., Ltd. Memory device including error detection circuit
US10453504B2 (en) 2016-09-26 2019-10-22 Samsung Electronics Co., Ltd. Memory device and divided clock correction method thereof
US11056158B2 (en) 2016-09-26 2021-07-06 Samsung Electronics Co., Ltd. Memory device and divided clock correction method thereof
US10671319B2 (en) 2017-11-03 2020-06-02 Samsung Electronics Co., Ltd. Memory device configured to store and output address in response to internal command
US10908212B2 (en) 2018-03-05 2021-02-02 Samsung Electronics Co., Ltd. Semiconductor memory device including a shift register

Also Published As

Publication number Publication date
KR20060033469A (ko) 2006-04-19

Similar Documents

Publication Publication Date Title
KR101847183B1 (ko) 워드라인 구동 회로
JP2801877B2 (ja) 半導体メモリのバーンインテスト回路
KR100907000B1 (ko) 리던던시 회로
KR101027673B1 (ko) 메모리 장치의 테스트 모드 제어장치
KR101062756B1 (ko) 테스트 모드 신호 생성 장치
US9368237B2 (en) Semiconductor integrated circuit capable of controlling test modes without stopping test
US7091768B2 (en) Circuit for controlling internal supply voltage driver
KR20100124504A (ko) 반도체 장치의 퓨즈회로 및 퓨즈상태 모니터링 방법
JP3715393B2 (ja) 半導体メモリ装置
US20100244882A1 (en) Burn-In Test Method and System
US20120204070A1 (en) Semiconductor memory apparatus and method of testing the same
KR101086494B1 (ko) 반도체 장치의 퓨즈회로 및 퓨즈상태 모니터링 방법
US5901098A (en) Ground noise isolation circuit for semiconductor memory device and method thereof
KR0139889B1 (ko) 플래쉬 메모리 장치
KR940002272B1 (ko) 리던던시 기능을 가지는 반도체 메모리 장치
US9257202B2 (en) Semiconductor devices
KR100995655B1 (ko) 메모리 장치의 동작 모드 제어장치
US6240030B1 (en) Integrated circuit devices having mode selection circuits that generate a mode signal based on the magnitude of a mode control signal when a power supply signal transitions from a first state to a second state
TW201528277A (zh) 用於篩選具有干擾故障之記憶體單元之方法及裝置
KR102060022B1 (ko) 반도체 장치
KR100399958B1 (ko) 반도체 메모리 장치의 모드별 테스트 장치
US8149639B2 (en) Test apparatus of semiconductor integrated circuit and method using the same
KR20170071828A (ko) 반도체 장치 및 이를 포함하는 테스트 시스템
KR0172395B1 (ko) 반도체 메모리 장치의 웨이퍼 번-인 테스트 회로
KR940008212B1 (ko) 리던던트 셀의 테스트 수단이 내장된 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee