KR19980022530A - 테스트 기능을 갖는 반도체 메모리장치 - Google Patents
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Abstract
본 발명은 테스트 가능을 갖는 메모리장치에 관한 것으로서, 특히, 제 1 인터페이스 신호의 하강엣지에서 인에이블되어 입력되는 제 2 인터페이스 신호를 래치하고, 상기 제 2 인터페이스 신호와 동일한 신호를 출력하는 제 1 래치수단; 상기 제 1 인터페이스 신호의 하강엣지에서 인에이블되어 입력되는 제 3 인터페이스 신호를 래치하고, 상기 제 3 인터페이스 신호와 동일한 신호를 출력하는 제 2 래치수단; 상기 제 1 래치수단의 출력신호와 상기 제 2 래치수단의 출력신호를 논리연산하여 제 1 테스트 신호를 출력하는 제 1 테스트신호 발생수단; 상기 제 1 래치수단의 출력신호와 상기 제 2 래치수단의 출력신호를 논리연산하여 제 2 테스트 신호를 출력하는 제 2 테스트신호 발생수단; 및 상기 제 1 래치수단의 출력신호와 상기 제 2 래치수단의 출력신호를 논리연산하여 제 3 테스트 신호를 출력하는 제 3 테스트신호 발생수단을 구비하는 것을 특징으로 한다.
따라서, 본 발명에서는 테스트 패드에 의한 인터페이스 신호를 간단한 회로를 이용하여 패드패키지 상태의 리드프레임되어 있는 핀에서 발생시킴으로써, 패키지 상태에서의 직접액세스 모드 테스트를 웨이퍼상에서와 동일하게 시행할 수 있을뿐 아니라, 래이아웃 측면에서도 테스트 패드만큼의 칩사이즈를 줄일수 있는 효과가 있다.
Description
본 발명은 테스트 기능을 갖는 반도체 메모리장치에 관한 것으로서, 특히, 테스트 패드로 발생하던 코어 인터페이스 신호를 간단한 회로를 이용하여 패키지 상태에서 리드 프레임되어 있는 핀에서 발생시키므로써, 패키지 단계에서 직접액세스 모드 테스트를 웨이퍼상에서와 동일하게 수행할 수 있는 테스트 기능을 갖는 반도체 메모리장치에 관한 것이다.
일반적으로, 고주파 반도체 메모리장치인 램버스 디램은 크게 디램부분과 인터페이스부문으로 구성되어 있으며 인터페이스의 동작에 의해 발생된 코어 인터페이스 신호가 디램부분을 제어함으로써, 전체적인 고주파 동작이 수행된다.
그리고, 램버스 디램을 테스트하기 위한 테스트모드에는 디램부분을 테스트하기 위한 직접액세스 모드 테스트(Direct Access Mode Test)와 인터페이스 부분을 테스트하기 위한 슬로우 모드 테스트(Slow Mode Test)가 있다.
도 1 은 종래의 코어 인터페이스 신호에 대한 직접액세스 모드에서의 핀할당을 나타낸 도면이다.
도면에서 직접액세스 모드는 코어 인터페이스 신호(Core intrface signal)들 즉, BRINT, COLCYC, WRITE, WE, ADRx, xBLKSEL, RWDnv, ADR[8] RESTORE, WPBLATCH 및 BWPBEN을 외부 패드로에서 직접 제어함으로써, 순수하게 디램코어 동작에 대한 테스트를 할 수 있도록 되어 있다. 이는 디램코어 동작을 가능하게 하는 코어 인터페이스 신호들을 외부 패드에서 직접 발생하게 함으로써, 인터페이스 동작없이 디램부분을 테스트할 수 있음을 의미한다.
도면에서 노멀모드 하부의 테스트 패드들은 직접 액세스 모드 테스트를 위해 만들어진 패드로 웨이퍼상에서 메모리 장치를 테스트하기 위하여 테스트 신호의 입력부로 사용되는데, 상기 테스트 패드는 패키지 단계에서 외부로 핀을 연결하지 않으므로 실제적인 램버스 디램 패키지의 32핀 중에는 해당되지 않는다. 그러므로 패키지 상태에서는 테스트할 수 없고, 웨이퍼상에서만 직접액세스 모드 테스트가 가능하게 된다.
본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여 테스트 패드로 발생하던 코어 인터페이스 신호를 간단한 회로를 이용하여 패키지 상태에서 리드 프레임되어 있는 핀에서 발생시킴으로써, 패키지 단계에서 직접액세스 모드 테스트를 웨이퍼상에서와 동일하게 수행할 수 있는 테스트 기능을 갖는 반도체 메모리장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명의 제 1 장치는 제 1 인터페이스 신호의 하강에지에서 인에이블되어 입력되는 제 2 인터페이스 신호를 래치하고, 상기 제 2 인터페이스 신호와 동일한 신호를 출력하는 제 1 래치수단; 상기 제 1 인터페이스 신호의 하강엣지에서 인에이블되어 입력되는 제 3 인터페이스 신호를 래치하고, 상기 제 3 인터페이스 신호와 동일한 신호를 출력하는 제 2 래치수단; 상기 제 1 래치수단의 출력신호와 상기 제 2 래치수단의 출력신호를 논리연산하여 제 1 테스트 신호를 출력하는 제 1 테스트신호 발생수단; 상기 제 1 래치수단의 출력신호와 상기 제 2 래치수단의 출력신호를 논리연산하여 제 2 테스트 신호를 출력하는 제 2 테스트신호 발생수단; 및 상기 제 1 래치수단의 출력신호와 상기 제 2 래치수단의 출력신호를 논리연산하여 제 3 테스트 신호를 출력하는 제 3 테스트신호 발생수단을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위하여 본 발명의 제 2 장치는 제 1 노멀모드신호와 직접액세스 모드신호를 부정논리곱 연산하는 부정논리곱수단; 상기 직접액세스 모드신호를 반전하는 인버팅수단; 상기 인버팅수단에서 출력되는 선택신호에 의해서 상기 제 1 노멀모드신호와 상기 논리곱수단의 출력신호를 선택적으로 출력하는 선택수단; 전원전압과 출력단 사이에 연결되어 상기 논리곱수단의 출력신호에 의해 구동되어 전원전압으로 풀업시킨 출력신호를 발생하는 풀업수단; 출력단자와 접지 사이에 연결되어 상기 선택수단의 출력신호에 의해 구동되어 접지전압으로 풀다운 시킨 출력신호를 풀다운수단; 및 상기 직접액세스 모드신호에 인에이블되어 상기 출력단의 출력신호를 버퍼링하여 신호를 출력하는 버퍼링수단을 구비하는 것을 특징으로 한다.
도 1 은 종래의 코어 인터페이스 신호에 대하여 직접액세스 모드에서의 핀할당을 나타낸 도면.
도 2 는 본 발명에 의한 테스트 신호 발생회로를 설명하기 위한 회로도.
도 3 은 본 발명에 의한 도 2 의 래치부를 나타낸 상세 회로도.
도 4 는 본 발명에 의한 또 다른 테스트 신호 발생회로를 설명하기 위한 회로도.
도 5 는 도 4 에서 본 발명에 의한 선택부의 상세 회로도.
도 6 은 도 4 에서 본 발명에 의한 버퍼링부의 상세 회로도.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하면 다음과 같다.
도 2 는 본 발명에 의한 테스트 신호 발생 회로도로서, 도면에 도시된 바와 같이 제 1 인터페이스 신호(BRINT)의 하강에지에서 인에이블되어 입력되는 제 2 인터페이스 신호(COLCYC)를 래치하고, 제 2 인터페이스 신호(COLCYC)와 동일한 신호를 출력하는 제 1 래치부(10)와, 제 1 인터페이스 신호의 하강엣지에서 인에이블되어 제 3 인터페이스 신호(WRITE)를 래치하고, 제 3 인터페이스 신호(WRITE)와 동일한 신호를 출력하는 제 2 래치부(20)와, 제 1 래치부(10)의 출력신호와 제 2 래치부(20)의 출력신호를 논리연산하여 제 1 테스트 신호(TestRESTORE)를 출력하는 제 1 테스트신호 발생부(40)와, 제 1 래치부(10)의 출력신호와 제 2 래치부(20)의 출력신호를 논리연산하여 제 2 테스트 신호(TestBWPBEN)를 출력하는 제 2 테스트신호 발생부(60)와, 제 1 래치부(10)의 출력신호와 제 2 래치부(20)의 출력신호를 논리연산하여 제 3 테스트 신호(TestWPBLATCH)를 출력하는 제 3 테스트신호 발생부(80)로 구성된다.
상기 제 1 테스트신호 발생부(40)는 제 2 래치부(20)의 출력신호를 반전하고, 반전된 신호를 제 1 래치부(10)의 출력신호와 인버트오아 연산하고, 인버트오아 연산된 출력을 이단 반전하여 제 1 테스트신호(TestRESTORE)를 출력한다.
상기 제 2 테스트신호 발생부(60)는 제 1 래치부(10)의 출력신호와, 제 2 래치부(20)의 출력신호를 인버트오아 연산하고, 인버트오아 연산된 출력을 이단 반전하여 제 2 테스트신호(TestBWPBEN)를 출력한다.
상기 제 3 테스트신호 발생부(80)는 제 1 래치부(10)의 출력신호를 반전하고, 상기 반전된 신호를 제 2 래치부(20)의 출력신호와 인버트오아 연산하고, 상기 인버트오아 연산된 출력을 이단 반전하여 제 3 테스트신호(TestWPBLATCH)를 출력한다.
상기 제 1 래치부(10)와 제 2 래치부(20) 각각은 도 3 에 도시된 바와 같이 입력신호(D) 즉, 제 2 인터페이스신호(COLCYC)와 제 3 인터페이스신호(WRITE)를 반전하는 인버터(I8)와, 인에이블신호(EnB) 즉, 제 1 인터페이스신호(BRINT)를 반전하는 제 2 인버터(I9)와, 상기 인에이블신호(EnB)와 제 2 인버터(I9)를 통한 반전신호에 응답하여 입력신호(D) 즉, 제 2 인터페이스신호(COLCYC) 또는 제 3 인터페이스신호(WRITE)를 제 1 인버터(I8)를 통해 반전하여 다음단으로 전송하는 전송게이트(T1)와, 전송게이트(T1)를 통해 전송된 신호를 래치하는 제 3 , 제 4 인버터(I10,I11)와, 전송게이트(T1)를 통해 전송되온 신호를 반전출력하는 제 5 인버터(I12)로 구성된다.
도 4 는 본 발명에 의한 또 다른 테스트신호 발생 회로도이다.
도면에 도시된 바와 같이 제 1 노멀모드신호(SIN)와 직접액세스 모드신호(DAmodeB)를 부정논리곱 연산하는 낸드게이트(NG1)와, 직접액세스 모드신호(DAmodeB)를 반전하는 인버터(I13)와, 인버터(I13)에서 출력되는 선택신호(SelB)에 의해서 낸드게이트(NG1)의 출력과 직접액세스 모드신호(DAmodeB)를 선택적으로 출력하는 선택부(10)과 전압원(VDD)과 출력노드(N1) 사이에 연결되어 낸드게이트(NG1)의 출력신호에 의해 구동되어 전원전압으로 풀업시키는 풀업부(20)와 출력노드(N1)와 접지 사이에 연결되어 선택부(10)의 출력신호에 의해 구동되어 접지전압으로 풀다운 시키는 풀다운부(40)와, 직접액세스 모드신호(DAmodeB)에 인에이블되어 출력노드(N1)의 출력신호를 차단하고, 외부 핀입력(Sout)를 버퍼링하여 테스트신호(TestRESTORE)를 출력하는 버퍼링부(60)로 구성된다.
상기 선택부(10)는 도 5 에 도시된 바와 같이 입력되는 선택신호(SelB)를 반전하는 인버터(I14)와, 상기 선택신호(SelB)와 상기 인버터(I14)의 출력신호에 응답하여 입력되는 제 1 신호(A)와 제 2 신호(B)를 선택적으로 출력하는 제 1 전송게이트(T2)와, 제 2 전송게이트(T3)로 구성된다. 여기에서, 제 1 신호(A)는 도 4 에서 낸드게이트(NG1)의 출력신호, 제 2 신호(B)는 직접액세스 모드신호(DAmodeB)를 의미한다.
상기 버퍼링부(60)는 도 6 에 도시된 바와 같이 인에이블신호를 반전하는 제 1 인버터(I15)와, 전압원(VDD)과 제 1 노드(N2) 사이에 직렬연결되고, 데스트 모드시 입력신호(in) 즉, 신호(Sout) 에 의해 구동되는 제 1 피모스 트랜지스터(MP1)와 인에이블신호(EnB) 즉, 직접액세스 모드신호(DAmodeB)에 의해 구동되는 제 2 피모스 트랜지스터(MP2)와, 제 1 노드(N2)와, 접지사이에 직렬연결되고, 제 1 인버터(I14)의 출력신호에 의해 구동되는 제 1 엔모스트랜지스터(MN1)와, 입력신호(in)에 의해 구동되는 제 2 엔모스트랜지스터(MN2)와, 노드(N2)의 출력을 래치하는 인버터(I16,I17)와, 인버터(I15)의 출력과 인버터(I16)의 출력을 부정 논리곱 연산하는 낸드게이트(NG2)와, 낸드게이트(NG2)의 출력을 반전 출력하는 인버터(I18)로 구성된다.
상기와 같이 구성된 회로의 동작을 설명하면 다음과 같다.
도 2 에서, 제 1 인터페이스 신호(BRINT)가 로우로 활성화되었을 때, 제 2 인터페이스신호(COLCYC)가 하이이고, 제 3 인터페이스신호(WRITE)가 로우이면 제 1 논리연산부(40)는 하이의 제 1 테스트신호(TestRESTORE)를 출력하고, 제 2 인터페이스신호(COLCYC)가 로우이고, 제 3 인터페이스신호(WRITE)가 하이이면 제 2 논리연산부(60)는 하이의 제 2 테스트 신호(TestBWPBEN)를 출력하고, 제 2 인터페이스신호(COLCYC)가 하이이고, 제 3 인터페이스신호(WRITE)가 하이이면 제 3 논리연산부(18)는 하이의 제 3 테스트신호를 출력하고, 제 2 인터페이스신호(COLCYC)와 제 3 인터페이스신호(WRITE)가 모두 로우이면 테스트신호 발생회로는 노멀 리드/라이트 동작을 하게된다.
도 4 의 테스트신호 발생회로는 입력되는 직접액세스 모드신호(DAmodeB)가 논리레벨 하이인 경우에 버퍼링부(60)가 디스에이블되고, 제 1 노멀모드신호(SIN)의 입력에 따른 노멀동작을 수행한다. 도 5 를 참조하여, 선택신호(SelB)는 인버터(I13)에 의해서 상기 직접액세스 모드신호(DAmodeB)를 반전한 신호로서, 인버터(I14)에 의해 반전되고, 그 반전신호는 전송게이트(T2)를 턴온시켜서 낸드게이트(NG1)의 출력(A)을 선택하여 출력하도록 한다.
따라서, 제 1 노멀모드신호(SIN)가 하이이면 풀업부(20)의 피모스 트랜지스터가 턴온되고, 외부 핀인 Sout으로 하이의 출력이 발생된다. 반면에 제 1 노멀모드신호(SIN)가 로우이면 풀다운부(40)의 엔모스 트랜지스터를 풀다운시켜서 출력으로 로우가 발생된다.
다음으로, 직접액세스 모드신호(DAmodeB)가 논리레벨 로우인 경우에는 버퍼링부(60)가 인에이블되고, 풀업부(20)와 풀다운부(40)는 하이 임피던스 상태로 버퍼링부(60)으로부터 차단된다. 이와 같은 상태에서, 테스트 모드시 한가한 상태에 있는 외부 핀(Sout)으로 테스트신호를 입력하여 버퍼링부(60)에 래치한 후 제 4 테스트 신호(TestRESTORE)를 발생한다.
따라서, 상술한 바와 같이 본 발명에서는 테스트 패드로 발생하던 인터페이스 신호를 간단한 회로를 이용하여 패드 패키지 상태에서 리드 프레임되어 있는 핀에서 발생시킴으로써, 패키지 상태에서의 직접액세스 모드 테스트를 웨이퍼상에서와 동일하게 시행할 수 있을 뿐 아니라, 래이아웃 측면에서도 테스트 패드만큼의 칩사이즈를 줄일 수 있는 효과가 있다.
Claims (2)
- 제 1 인터페이스 신호의 하강에지에서 인에이블되어 입력되는 제 2 인터페이스 신호를 래치하고, 상기 제 2 인터페이스 신호와 동일한 신호를 출력하는 제 1 래치수단; 상기 제 1 인터페이스 신호의 하강엣지에서 인에이블되어 입력되는 제 3 인터페이스 신호를 래치하고, 상기 제 3 인터페이스 신호와 동일한 신호를 출력하는 제 2 래치수단; 상기 제 1 래치수단의 출력신호와 상기 제 2 래치수단의 출력신호를 논리연산하여 제 1 테스트 신호를 출력하는 제 1 테스트신호 발생수단; 상기 제 1 래치수단의 출력신호와 상기 제 2 래치수단의 출력신호를 논리연산하여 제 2 테스트 신호를 출력하는 제 2 테스트신호 발생수단; 및 상기 제 1 래치수단의 출력신호와 상기 제 2 래치수단의 출력신호를 논리연산하여 제 3 테스트 신호를 출력하는 제 3 테스트신호 발생수단을 구비하는 것을 특징으로 테스트 기능을 갖는 반도체 메모리장치.
- 제 1 노멀모드신호와 직접액세스 모드신호를 부정논리곱 연산하는 부정논리곱수단; 상기 직접액세스 모드신호를 반전하는 인버팅수단; 상기 인버팅수단에서 출력되는 선택신호에 의해서 상기 제 1 노멀모드신호와 상기 논리곱수단의 출력신호를 선택적으로 출력하는 선택수단; 전원전압과 출력단 사이에 연결되어 상기 논리곱수단의 출력신호에 의해 구동되어 전원전압으로 풀업시킨 출력신호를 발생하는 풀업수단; 출력단자와 접지 사이에 연결되어 상기 선택수단의 출력신호에 의해 구동되어 접지전압으로 풀다운 시킨 출력신호를 풀다운수단; 및 상기 직접액세스 모드신호에 인에이블되어 상기 출력단의 출력신호를 버퍼링하여 신호를 출력하는 버퍼링수단을 구비하는 것을 특징으로 하는 테스트 기능을 갖는 반도체 메모리장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960041708A KR19980022530A (ko) | 1996-09-23 | 1996-09-23 | 테스트 기능을 갖는 반도체 메모리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960041708A KR19980022530A (ko) | 1996-09-23 | 1996-09-23 | 테스트 기능을 갖는 반도체 메모리장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19980022530A true KR19980022530A (ko) | 1998-07-06 |
Family
ID=66521409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960041708A KR19980022530A (ko) | 1996-09-23 | 1996-09-23 | 테스트 기능을 갖는 반도체 메모리장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19980022530A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100506044B1 (ko) * | 1998-06-29 | 2005-10-24 | 주식회사 하이닉스반도체 | 어구성 선택회로 |
| KR101027673B1 (ko) * | 2004-10-15 | 2011-04-13 | 주식회사 하이닉스반도체 | 메모리 장치의 테스트 모드 제어장치 |
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1996
- 1996-09-23 KR KR1019960041708A patent/KR19980022530A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100506044B1 (ko) * | 1998-06-29 | 2005-10-24 | 주식회사 하이닉스반도체 | 어구성 선택회로 |
| KR101027673B1 (ko) * | 2004-10-15 | 2011-04-13 | 주식회사 하이닉스반도체 | 메모리 장치의 테스트 모드 제어장치 |
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Legal Events
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|---|---|---|---|
| WITN | Withdrawal due to no request for examination |