KR100399958B1 - 반도체 메모리 장치의 모드별 테스트 장치 - Google Patents

반도체 메모리 장치의 모드별 테스트 장치 Download PDF

Info

Publication number
KR100399958B1
KR100399958B1 KR10-2001-0060462A KR20010060462A KR100399958B1 KR 100399958 B1 KR100399958 B1 KR 100399958B1 KR 20010060462 A KR20010060462 A KR 20010060462A KR 100399958 B1 KR100399958 B1 KR 100399958B1
Authority
KR
South Korea
Prior art keywords
signal
test mode
inverter
specific
output
Prior art date
Application number
KR10-2001-0060462A
Other languages
English (en)
Other versions
KR20030027317A (ko
Inventor
박재석
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2001-0060462A priority Critical patent/KR100399958B1/ko
Publication of KR20030027317A publication Critical patent/KR20030027317A/ko
Application granted granted Critical
Publication of KR100399958B1 publication Critical patent/KR100399958B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

본 발명의 반도체 메모리 장치의 모드별 테스트 장치는 다수개의 테스트 모드가 진입하는 경우에 원하는 특정 테스트 모드만을 개별적으로 엑시트할 수 있도록 하기 위하여, 모드레지스터세팅 신호와 제1 어드레스 신호를 입력받아 반도체 메모리 장치를 테스트 모드로 진입하라는 테스트모드진입명령신호를 생성하는 테스트모드진입신호발생수단; 상기 테스트모드진입명령신호와 특정 테스트 모드를 선택하기 위한 특정 어드레스 신호 및 반도체 메모리 장치에 전원의 공급을 알리는 전원공급확인신호를 입력으로 하여 래치된 특정어드레스신호를 생성하는 특정테스트모드선택용 어드레스래치수단; 프리차지 명령신호, 테스트 모드의 진행여부를 나타내는 테스트모드진행확인신호 및 제2 어드레스 신호의 입력을 받아 반도체 메모리 장치의 테스트 모드를 전부 끝내기 위한 테스트모드엑시트신호를 출력하는 테스트모드엑시트신호발생수단; 상기 테스트모드엑시트신호, 상기 테스트모드진입명령신호 및 상기 전원공급확인신호를 입력으로 하여 테스트모드진행확인신호를 출력하는 테스트모드제어수단; 상기 모드레지스터세팅 신호, 상기 제1 어드레스 신호, 특정테스트모드진행확인신호, 상기 전원공급확인신호 및 상기 테스트모드엑시트신호의 입력을 받아 특정 테스트 모드만을 엑시트시키는 특정테스트모드엑시트신호를 출력하는 특정 테스트 모드 엑시트 신호 발생수단; 및 상기 래치된 특정어드레스신호, 상기 테스트모드진행확인신호 및 상기 특정테스트모드엑시트신호를 입력으로 하여 특정 테스트 모드의 진행여부를 나타내는 특정테스트모드진행확인신호를 출력하는특정테스트모드제어수단을 포함하는 것을 특징으로 한다.

Description

반도체 메모리 장치의 모드별 테스트 장치{Test Device for Semiconductor Memory Device}
본 발명은 반도체 메모리 장치를 모드별로 테스트하는 반도체 메모리 장치의 모드별 테스트 장치에 관한 것이다.
반도체 메모리 장치는 테스트 목적에 따라 다양한 테스트 모드들이 설정된다. 그러한 테스트 모드들은 독립적으로 적용될 수도 있고, 다수의 테스트 모드들이 조합하여 적용될 수도 있다. 그러나, 반도체 메모리 장치의 테스트 비용을 저감을 위해서는 테스트 모드들을 조합하여 적용함으로써 테스트 시간을 감소시킬 필요가 있다.
도 1은 종래기술에 따른 반도체 메모리 장치의 모드별 테스트 장치 블럭선도이다.
종래 반도체 메모리 장치의 모드별 테스트 장치 블럭선도는 모드레지스터세팅 신호(MRS)와 제1 어드레스 신호(add_7)를 입력받아 반도체 메모리 장치를 테스트 모드로 진입하라는 테스트모드진입명령신호(tmregset)를 생성하는 테스트모드진입신호발생부(100)와, 상기 테스트모드진입명령신호(tmregset)와 특정 테스트 모드에 대응되는 특정 어드레스(add_x)신호 및 반도체 메모리 장치에 전원의 공급을 알리는 전원공급확인신호(pwrup)를 입력으로 하여 래치된 특정어드레스신호(tmreg_x)를 생성하는 특정 테스트 모드 선택용 어드레스 래치부(200)와, 프리차지(PCG) 명령신호와 테스트 모드의 진행여부를 나타내는 테스트모드진행확인신호(testmode), 제2 어드레스 신호(add_10)의 입력을 받아 반도체 메모리 장치의 테스트 모드를 전부 끝내는 테스트모드엑시트신호(tmexit)를 출력하는 테스트모드엑시트신호발생부(300)와, 테스트모드엑시트신호(tmexit)와 테스트모드진입명령신호(tmregset) 및 전원공급확인신호(pwrup)를 입력으로 하여 테스트모드진행확인신호(testmode)를 출력하는 테스트모드제어부(400) 그리고 래치된 특정어드레스신호(tmreg_x)와 테스트모드진행확인신호(testmode)를 입력으로 하여 특정 테스트 모드의 진행여부를 나타내는 특정테스트모드진행확인신호(tm_x)를 출력하는 특정테스트모드제어부(500)로 구성된다.
도 2는 도 1의 테스트 모드 진입 신호 발생부(100)의 상세 회로도이다.
테스트 모드의 진입을 위해서는 양의 펄스신호인 모드레지스터세팅 신호(MRS)와 'H'상태의 제1 어드레스(add_7) 신호가 입력되므로 낸드 게이트(101)의 출력은 음의 펄스신호가 되고, 이 신호가 인버터(103)를 거쳐 양의 펄스신호인 테스트모드진입명령신호(tmregset)가 된다.
도 3은 도 1의 특정 테스트 모드 선택용 어드레스 래치부(200)의 상세 회로도이다.
초기에는 전원공급확인신호(pwrup)가 'L'상태이므로 이를 입력으로 하는 인버터(205)의 출력은 'H'상태가 되고, NMOS 트랜지스터(207)가 턴온되어 인버터 래치(209)의 출력은 'H'상태가 되고, 인버터 래치(209) 후단의 인버터(211)를 거쳐 래치된 특정어드레스신호(tmreg_x)는 'L'상태로 유지되며, 일정 시간후에 전원공급확인신호(pwrup)가 'H'상태로 전이하면 인버터(205)의 출력은 'L'상태로 바뀌어 NMOS 트랜지스터(207)는 턴오프되고, 인버터 래치(209)의 출력은 계속 'H'상태를 유지하며, 인버터 래치(209) 후단의 인버터(211)를 거친 래치된 특정어드레스신호(tmreg_x)는 계속 'L'상태를 유지한다.
이 때 특정 테스트 모드에 대응되는 특정 어드레스 신호(add_x)가 'H'상태로 전이하면, 테스트모드진입명령신호(tmregset)가 트랜스미션게이트(203)를 열어 특정 어드레스 신호(add_x)의 'H'상태를 통과시켜 인버터 래치(209)의 출력은 'L'상태로 전이되고, 인버터(211)를 거쳐 래치된 특정어드레스신호(tmreg_x)는 'H'상태로 전이된다.
도 4는 도 1의 테스트 모드 엑시트 신호 발생부(300)의 상세 회로도이다.
테스트 모드를 빠져나가도록 하기 위해서 양의 펄스신호인 프리차지명령신호(PCG)와 제2 어드레스 신호(add_10)가 'H'상태로 전이된다. 이 때 테스트모드진행확인신호(testmode)는 진입된 상태이므로 'H'상태를 유지한다. 따라서 인버터(311)의 입력 노드가 프리차지명령신호 펄스폭 만큼의 음의 펄스가 되며 이 펄스가 인버터(311)를 거쳐 테스트모드엑시트신호(tmexit)는 양의 펄스신호가된다. 여기서 인버터(311)의 출력을 입력으로 받는 PMOS 트랜지스터(309)는 테스트모드엑시트신호(tmexit)를 양의 펄스 전후에 안정적으로 'L'상태로 유지하기 위한 것이다.
도 5는 도 1의 테스트 모드 제어부(400)의 상세 회로도이다.
초기에는 전원공급확인신호(pwrup)가 'L'상태이므로 도 3에서와 같이 테스트모드진행확인신호(testmode)는 'L'상태를 유지하다가 테스트 모드 진입시 양의 펄스 신호인 테스트모드진입명령신호(tmregset)가 들어오면 인버터(401)의 출력은 음의 펄스 신호가 되고, PMOS 트랜지스터(403)를 펄스폭 만큼 턴온시켜 인터버 래치(411)의 출력을 'L'상태로 전이시키고, 다시 끝단의 인버터(413)를 거친 테스트모드진행확인신호(testmode)는 반도체 메모리장치를 테스트하는 동안 'H'상태를 유지한다.
반도체 메모리 장치의 모든 테스트가 끝나면 양의 펄스 신호인 테스트모드엑시트신호(tmexit)가 들어와 엔모스트랜지스터(405)를 턴온시켜 인버터 래치(411)의 출력을 'H'상태로 전이시키고, 끝단의 인버터(413)를 거친 테스트모드진행확인신호(testmode)는 다음 테스트전까지 'L'상태를 유지한다.
도 6은 도 1의 특정 테스트 모드 제어부(500)의 상세 회로도이다.
특정 모드로 테스트하는 경우, 테스트모드진행확인신호(testmode)는 'H'상태를 유지하고, 특정 테스트 모드에 대응되는 특정 어드레스(add_x) 신호가 'H'상태로 전이하면 래치된 특정어드레스신호(tmreg_x)가 'H'상태로 전이된다. 이들을 입력으로 하는 낸드 게이트(501-1)의 출력은 'L'상태로 전이하고, 다시 인버터(503)를 거쳐 특정테스트모드진행확인신호(tm_x)는 'H'상태로 전이하여 특정 테스트 모드를 수행하게 된다.
테스트 모드를 빠져나가는 경우, 테스트모드진행확인신호(testmode)가 'L'상태로 전이하므로 낸드게이트(501-1)의 출력은 'H'상태로 전이하고, 다시 인버터(503)를 거쳐 특정테스트모드진행확인신호(tm_x)는 'L'상태로 전이되어 특정 테스트 모드에서 빠져 나오게 된다.
결국 특정 테스트 모드는 래치된 특정어드레스신호(tmreg_x)로 구분하고, 테스트모드진행확인신호(testmode)는 모든 특정 테스트 모드 제어부를 공통으로 쓰이게 되어 테스트 모드의 진입시에는 래치된 특정어드레스신호(tmreg_x)의 값들에 따라 여러 테스트 모드가 각각 또는 조합하여 사용될 수 있으나 엑시트 시에는 모두 엑시트가 된다.
위와 같은 테스트 모드 방식은 다수의 테스트 모드를 동시에 또는 연이어 진입시킬 수는 있으나 다음 테스트를 위하여 특정 테스트 모드를 엑시트하면 다른 테스트 모드까지도 전부 엑시트하는 문제가 있다. 이는 테스트 모드간의 전환을 원할하게 할 수 없게 만드는 경우가 생기고 결국 테스트를 하는 시간이 증가되어 테스트 비용을 증가시키게 된다.
상기의 문제점을 해결하기 위하여 본 발명은 다수개의 테스트 모드가 진입하는 경우에 원하는 특정 테스트 모드만을 개별적으로 엑시트할 수 있는 반도체 메모리 장치의 모드별 테스트 장치를 제공함에 목적이 있다.
도 1은 종래기술에 따른 반도체 메모리 장치의 모드별 테스트 장치 블럭선도,
도 2는 도 1의 테스트 모드 진입 신호 발생부의 상세 회로도,
도 3은 도 1의 특정 테스트 모드 선택용 어드레스 래치부의 상세 회로도,
도 4는 도 1의 테스트 모드 엑시트 신호 발생부의 상세 회로도,
도 5는 도 1의 테스트 모드 제어부의 상세 회로도,
도 6은 도 1의 특정 테스트 모드 제어부의 상세 회로도,
도 7은 본 발명에 따른 반도체 메모리 장치의 모드별 테스트 장치 블럭 선도,
도 8은 도 7의 특정 테스트 모드 엑시트 신호 발생부의 상세 회로도,
도 9는 도 7의 특정 테스트 모드 제어부의 상세 회로도.
<도면의 주요 부분에 대한 부호의 설명>
100: 테스트모드진입신호발생부
200: 특정테스트모드선택용 어드레스래치부
300: 테스트모드엑시트신호발생부
400: 테스트모드제어부
500: 특정테스트모드제어부
600: 특정테스트모드엑시트신호발생부
상기의 목적을 달성하기 위하여 본 발명의 반도체 메모리 장치의 모드별 테스트 장치는 모드레지스터세팅 신호와 제1 어드레스 신호를 입력받아 반도체 메모리 장치를 테스트 모드로 진입하라는 테스트모드진입명령신호를 생성하는 테스트모드진입신호발생수단; 상기 테스트모드진입명령신호와 특정 테스트 모드를 선택하기 위한 특정 어드레스 신호 및 반도체 메모리 장치에 전원의 공급을 알리는 전원공급확인신호를 입력으로 하여 래치된 특정어드레스신호를 생성하는 특정테스트모드선택용 어드레스래치수단; 프리차지 명령신호, 테스트 모드의 진행여부를 나타내는 테스트모드진행확인신호 및 제2 어드레스 신호의 입력을 받아 반도체 메모리 장치의 테스트 모드를 전부 끝내기 위한 테스트모드엑시트신호를 출력하는 테스트모드엑시트신호발생수단; 상기 테스트모드엑시트신호, 상기 테스트모드진입명령신호 및 상기 전원공급확인신호를 입력으로 하여 테스트모드진행확인신호를 출력하는 테스트모드제어수단; 상기 모드레지스터세팅 신호, 상기 제1 어드레스 신호, 특정테스트모드진행확인신호, 상기 전원공급확인신호 및 상기 테스트모드엑시트신호의 입력을 받아 특정 테스트 모드만을 엑시트시키는 특정테스트모드엑시트신호를 출력하는 특정 테스트 모드 엑시트 신호 발생수단; 및 상기 래치된 특정어드레스신호, 상기 테스트모드진행확인신호 및 상기 특정테스트모드엑시트신호를 입력으로 하여 특정 테스트 모드의 진행여부를 나타내는 특정테스트모드진행확인신호를 출력하는 특정테스트모드제어수단을 포함하는 것을 특징으로 한다.
바람직하게는, 본 발명의 상기 테스트 모드 진입 신호 발생 수단은, 상기 모드 레지스터 셋팅 신호와 상기 제1 어드레스 신호를 입력받는 낸드 게이트; 및 상기 낸드 게이트의 출력을 반전하여 테스트 모드 진입 신호를 출력하는 인버터를 포함하는 것을 특징으로 한다.
바람직하게는, 본 발명의 상기 특정테스트모드선택용 어드레스래치수단은, 상기 테스트 모드 진입 신호를 반전하여 출력하는 제1 인버터; 상기 특정 어드레스 신호를 입력받아 전달하기 위하여 상기 제1 인버터의 입력신호 및 출력신호를 게이트제어용 신호로 입력받는 트랜스미션게이트; 상기 전원공급확인신호를 반전하여 출력하는 제2 인버터; 상기 제2 인버터의 출력을 입력받고, 소오스는 그라운드에, 드레인은 상기 트랜스미션게이트의 출력과 연결된 NMOS 트랜지스터; 상기 트랜스미션게이트의 출력을 반전하여 출력하는 인버터 래치; 및 상기 인버터 래치의 출력을 반전하여 래치된 특정 어드레스스를 출력하는 제3 인버터를 포함하는 것을 특징으로 한다.
바람직하게는, 본 발명의 상기 테스트 모드 엑시트 신호 발생 수단은, 상기 프리차지 명령신호를 입력받고 소오스가 외부전압에 연결된 제1 PMOS트랜지스터; 상기 테스트모드진행확인신호를 입력받고 드레인이 상기 제1 PMOS트랜지스터의 드레인에 연결된 제1 NMOS트랜지스터; 상기 프리차지 명령신호를 입력받고 드레인이 상기 제1 NMOS트랜지스터의 소오스에 연결된 제2 NMOS트랜지스터; 상기 제2 어드레스 신호를 입력받고 소오스는 그라운드에, 드레인은 상기 제2 NMOS트랜지스터의소오스에 연결된 제3 NMOS 트랜지스터; 상기 제1 PMOS트랜지스터의 드레인을 반전하여 상기 테스트모드엑시트신호를 출력하는 인버터; 및 싱기 인버터의 출력을 입력받고 소오스는 외부전압에, 드레인은 상기 인버터의 입력에 연결된 제2 PMOS 트랜지스터를 포함하는 것을 특징으로 한다.
바람직하게는, 본 발명의 상기 테스트 모드 제어 수단은, 상기 테스트 모드 진입 신호를 반전시켜 출력하는 제1 인버터; 상기 제1 인버터의 출력을 입력받고, 소오스가 외부전압에 연결된 제1 NMOS트랜지스터; 상기 테스트 모드 엑시트 신호를 입력받고, 소오스는 그라운드에, 드레인은 상기 제1 PMOS트랜지스터의 드레인에 연결된 제1 NMOS트랜지스터; 상기 전원공급확인신호를 반전하여 출력하는 제2 인버터; 상기 제2 인버터의 출력을 입력받고, 소오스는 그라운드에 드레인은 상기 제1 PMOS트랜지스터의 드레인과 연결된 제2 NMOS트랜지스터; 상기 제1 PMOS트랜지스터의 드레인을 반전하여 출력하는 인버터 래치; 및 상기 인버터 래치의 출력을 반전하여 상기 테스트모드진행확인신호를 출력하는 제3 인버터를 포함하는 것을 특징으로 한다.
바람직하게는, 본 발명의 상기 특정테스트모드엑시트신호발생수단은, 상기 제1 어드레스 신호를 반전시켜 출력하는 제1 인버터; 상기 특정 테스트 모드 진행 확인 신호를 반전시켜 출력하는 제2 인버터; 상기 특정 어드레스 신호를 반전시켜 출력하는 제3 인버터; 상기 모드 레지스터 셋팅 신호와 상기 제1 인버터의 출력을 입력으로 하는 낸드 게이트; 상기 낸드 게이트의 출력을 입력받고, 소오스는 외부전압에 연결된 제1 PMOS트랜지스터; 상기 제2 인버터의 출력을 입력받고, 소오스는상기 제1 PMOS트랜지스터의 드레인에 연결된 제2 PMOS트랜지스터; 상기 제3 인버터의 출력을 입력받고, 소오스는 상기 제2 PMOS트랜지스터의 드레인에 연결된 제3 PMOS 트랜지스터; 상기 테스트 모드 엑시트 신호를 입력받고, 소오스는 그라운드에, 드레인은 상기 제3 PMOS트랜지스터에 연결된 제1 NMOS트랜지스터; 상기 전원공급확인신호를 반전하여 출력하는 제4 인버터; 상기 제4 인버터의 출력을 입력받고, 소오스는 그라운드에, 드레인은 상기 제3 PMOS트랜지스터의 드레인과 연결된 제2 NMOS트랜지스터; 및 상기 제3 PMOS트랜지스터의 드레인을 반전하여 상기 특정테스트모드엑시트신호를 출력하는 인버터 래치를 포함하는 것을 특징으로 한다.
바람직하게는, 본 발명의 상기 특정테스트모드제어수단은, 상기 래치된 특정어드레스신호, 상기 테스트모드진행확인신호 및 상기 특정테스트모드엑시트신호를 입력으로 하는 낸드게이트; 및 상기 낸드게이트의 출력을 반전시켜 상기 특정테스트모드진행확인신호를 출력하는 인버터를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.
도 7은 본 발명에 따른 반도체 메모리 장치의 모드별 테스트 장치 블럭 선도이다.
본 발명은 모드레지스터세팅 신호(MRS)와 제1 어드레스 신호(add_7)를 입력받아 반도체 메모리 장치를 테스트 모드로 진입하라는 테스트모드진입명령신호(tmregset)를 생성하는 테스트모드진입신호발생부(100)와,상기 테스트모드진입명령신호(tmregset)와 특정 테스트 모드에 대응되는 특정 어드레스 신호(add_x) 및 반도체 메모리 장치에 전원의 공급을 알리는 전원공급확인신호(pwrup)를 입력으로 하여 래치된 특정어드레스신호(tmreg_x)를 생성하는 특정 테스트 모드 선택용 어드레스 래치부(200)와, 프리차지 명령신호(PCG)와 테스트 모드의 진행여부를 나타내는 테스트모드진행확인신호(testmode), 제2 어드레스 신호(add_10)의 입력을 받아 반도체 메모리 장치의 테스트 모드를 전부 끝내는 테스트모드엑시트신호(tmexit)를 출력하는 테스트모드엑시트신호발생부(300)와, 테스트모드엑시트신호(tmexit)와 테스트모드진입명령신호(tmregset) 및 상기 전원공급확인신호(pwrup)를 입력으로 하여 테스트모드진행확인신호(testmode)를 출력하는 테스트모드제어부(400)와, 그리고 모드레지스터세팅 신호(MRS), 제1 어드레스 신호(add_7), 특정테스트모드진행확인신호(tm_x), 전원공급확인신호(pwrup) 및 테스트모드엑시트신호(tmexit)의 입력을 받아 특정 테스트 모드만을 엑시트시키는 특정테스트모드엑시트신호(dis_tm_x)를 출력하는 특정 테스트 모드 엑시트 신호 발생부(600) 그리고 래치된 특정어드레스신호(tmreg_x), 테스트모드진행확인신호(testmode) 및 특정테스트모드엑시트신호(dis_tm_x)를 입력으로 하여 특정 테스트 모드의 진행여부를 나타내는 특정테스트모드진행확인신호(tm_x)를 출력하는 특정테스트모드제어부(500)로 이루어진다.
도 8은 도 7의 특정 테스트 모드 엑시트 신호 발생부(600)의 상세 회로도이다.
초기에는 전원공급확인신호(pwrup)가 'L'상태이므로 인버터(609)의 출력은 'H'상태가 되고, NMOS 트랜지스터(619)가 턴온되어 인버터 래치(621)의 출력인 특정테스트모드엑시트신호(dis_tm_x)는 'H'상태를 유지한다. 이후 전원공급확인신호(pwrup)가 'H'상태로 전이되면 인버터(609)의 출력은 'L'상태로 전이되고, NMOS 트랜지스터(619)는 턴오프된다.
반도체 메모리 장치의 테스트 모드 진입시에는 제1 어드레스 신호(add_7)가 'H'상태이므로 인버터(601)의 출력은 'L'상태로 되고, 낸드게이트(603)의 출력은 'H'상태가 되어 PMOS 트랜지스터(611)는 턴오프 상태에 있다. 한편, 테스트모드엑시트신호(tmexit)도 'L'상태를 유지하므로 NMOS 트랜지스터(617)도 턴오프 상태에 있다. 따라서 특정테스트모드엑시트신호(dis_tm_x)는 초기 전원공급확인신호(pwrup)에 의해 세팅된 'H'상태를 계속 유지하게 된다.
모든 테스트 모드를 엑시트하고자 한다면 도 4에서처럼 테스트모드엑시트신호(tmexit)를 이용하면 된다. 한편, 특정 테스트 모드만을 엑시트하고자 한다면 양의 펄스 신호인 모드레지스터세팅 명령신호(MRS)와 제1 어드레스 신호(add_7)를 'L'상태로, 엑시트하고자 하는 특정 엑시트 모드에 대응하는 특정 어드레스 신호(add_x)를 'H'상태로 하면 된다.
즉, 먼저 제1 어드레스 신호(add_7)가 'L'상태이므로 인버터(601)의 출력은 'H'상태이고, 낸드게이트(603)의 출력은 음의 펄스 신호가 되어 PMOS 트랜지스터(611)를 모드레지스터세팅신호(MRS)의 펄스폭만큼 턴온시킨다.
이 때, 특정테스트모드진행확인신호(tm_x)는 'H'상태를 유지하고,인버터(605)의 출력은 'L'상태가 되어 PMOS 트랜지스터는 턴온되어 있다. 또한, 특정 어드레스 신호(add_x)도 'H'상태이므로 PMOS 트랜지스터(615) 역시 턴온되어 있다. 결국 인버터 래치(621)의 입력노드는 'H'상태이고, 인버터 래치(621)의 출력인 특정테스트모드엑시트신호(dis_tm_x)는 'L'상태를 유지한다.
모든 테스트 과정이 끝나 모든 테스트 모드를 빠져나가고자 양의 펄스신호인 테스트모드엑시트신호(tmexit)가 들어오면 NMOS 트랜지스터(617)가 펄스폭만큼 턴온되어 인버터 래치(621) 입력노드를 'L'상태로 전이시키고, 인버터 래치의 출력인 특정테스트모드엑시트신호(dis_tm_x)는 'L'상태로 유지된다.
도 9는 도 7의 특정 테스트 모드 제어부(500)의 상세 회로도이다.
여기에서는 도 6과는 달리 특정테스트모드엑시트신호(dis_tm_x)를 한 입력으로 2 입력 낸드 게이트 대신 3 입력 낸드 게이트(501-2)를 사용한다.
테스트 모드 진입시에는 특정테스트모드엑시트신호(dis_tm_x)는 'H'상태를 유지하므로 도 6과 마찬가지로 특정테스트모드진행확인신호(tm_x)는 'H'상태를 유지한다.
테스트 모드 엑시트시에는 테스트모드진행확인신호(testmode)를 이용하여 모든 특정테스트모드진행확인신호(tm_x)를 디스에이블('L'상태)시키는 방법 외에 특정 테스트 모드에 대응하는 특정테스트모드엑시트신호(dis_tm_x)를 이용하여 빠져 나갈 수 있다. 즉, 테스트모드진행확인신호(testmde)는 'H'상태를 유지하나 특정테스트모드엑시트신호(dis_tm_x)만이 'L'상태가 되어 낸드 게이트(501-2)의 출력을 'H'상태로 전이시키고, 인버터(503)를 거쳐 특정테스트모드진행확인신호(tm_x)가'L'상태가 되도록 할 수 있다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.
상기와 같은 구성에 따라 본 발명은 다수개의 테스트 모드가 진입하는 경우에 원하는 특정 테스트 모드만을 개별적으로 엑시트할 수 있게 함으로써 반도체 메오리 장치를 테스트하는 데에 걸리는 시간을 감소시킬 수 있다.

Claims (7)

  1. 모드레지스터세팅 신호와 제1 어드레스 신호를 입력받아 반도체 메모리 장치를 테스트 모드로 진입하라는 테스트모드진입명령신호를 생성하는 테스트모드진입신호발생수단;
    상기 테스트모드진입명령신호와 특정 테스트 모드를 선택하기 위한 특정 어드레스 신호 및 반도체 메모리 장치에 전원의 공급을 알리는 전원공급확인신호를 입력으로 하여 래치된 특정어드레스신호를 생성하는 특정테스트모드선택용 어드레스래치수단;
    프리차지 명령신호, 테스트 모드의 진행여부를 나타내는 테스트모드진행확인신호 및 제2 어드레스 신호의 입력을 받아 반도체 메모리 장치의 테스트 모드를 전부 끝내기 위한 테스트모드엑시트신호를 출력하는 테스트모드엑시트신호발생수단;
    상기 테스트모드엑시트신호, 상기 테스트모드진입명령신호 및 상기 전원공급확인신호를 입력으로 하여 테스트모드진행확인신호를 출력하는 테스트모드제어수단;
    상기 모드레지스터세팅 신호, 상기 제1 어드레스 신호, 특정테스트모드진행확인신호, 상기 전원공급확인신호 및 상기 테스트모드엑시트신호의 입력을 받아 특정 테스트 모드만을 엑시트시키는 특정테스트모드엑시트신호를 출력하는 특정 테스트 모드 엑시트 신호 발생수단; 및
    상기 래치된 특정어드레스신호, 상기 테스트모드진행확인신호 및 상기 특정테스트모드엑시트신호를 입력으로 하여 특정 테스트 모드의 진행여부를 나타내는 특정테스트모드진행확인신호를 출력하는 특정테스트모드제어수단
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 모드별 테스트 장치.
  2. 제1항에 있어서, 상기 테스트 모드 진입 신호 발생 수단은,
    상기 모드 레지스터 셋팅 신호와 상기 제1 어드레스 신호를 입력받는 낸드 게이트; 및
    상기 낸드 게이트의 출력을 반전하여 테스트 모드 진입 신호를 출력하는 인버터
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 모드별 테스트 장치.
  3. 제1항에 있어서, 상기 특정테스트모드선택용 어드레스래치수단은,
    상기 테스트 모드 진입 신호를 반전하여 출력하는 제1 인버터;
    상기 특정 어드레스 신호를 입력받아 전달하기 위하여 상기 제1 인버터의 입력신호 및 출력신호를 게이트제어용 신호로 입력받는 트랜스미션게이트;
    상기 전원공급확인신호를 반전하여 출력하는 제2 인버터;
    상기 제2 인버터의 출력을 입력받고, 소오스는 그라운드에, 드레인은 상기 트랜스미션게이트의 출력과 연결된 NMOS 트랜지스터;
    상기 트랜스미션게이트의 출력을 반전하여 출력하는 인버터 래치; 및
    상기 인버터 래치의 출력을 반전하여 래치된 특정 어드레스스를 출력하는 제3 인버터
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 모드별 테스트 장치.
  4. 제1항에 있어서, 상기 테스트 모드 엑시트 신호 발생 수단은,
    상기 프리차지 명령신호를 입력받고 소오스가 외부전압에 연결된 제1 PMOS트랜지스터;
    상기 테스트모드진행확인신호를 입력받고 드레인이 상기 제1 PMOS트랜지스터의 드레인에 연결된 제1 NMOS트랜지스터;
    상기 프리차지 명령신호를 입력받고 드레인이 상기 제1 NMOS트랜지스터의 소오스에 연결된 제2 NMOS트랜지스터;
    상기 제2 어드레스 신호를 입력받고 소오스는 그라운드에, 드레인은 상기 제2 NMOS트랜지스터의 소오스에 연결된 제3 NMOS 트랜지스터;
    상기 제1 PMOS트랜지스터의 드레인을 반전하여 상기 테스트모드엑시트신호를 출력하는 인버터; 및
    싱기 인버터의 출력을 입력받고 소오스는 외부전압에, 드레인은 상기 인버터의 입력에 연결된 제2 PMOS 트랜지스터
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 모드별 테스트 장치.
  5. 제1항에 있어서, 상기 테스트 모드 제어 수단은,
    상기 테스트 모드 진입 신호를 반전시켜 출력하는 제1 인버터;
    상기 제1 인버터의 출력을 입력받고, 소오스가 외부전압에 연결된 제1 NMOS트랜지스터;
    상기 테스트 모드 엑시트 신호를 입력받고, 소오스는 그라운드에, 드레인은 상기 제1 PMOS트랜지스터의 드레인에 연결된 제1 NMOS트랜지스터;
    상기 전원공급확인신호를 반전하여 출력하는 제2 인버터;
    상기 제2 인버터의 출력을 입력받고, 소오스는 그라운드에 드레인은 상기 제1 PMOS트랜지스터의 드레인과 연결된 제2 NMOS트랜지스터;
    상기 제1 PMOS트랜지스터의 드레인을 반전하여 출력하는 인버터 래치; 및
    상기 인버터 래치의 출력을 반전하여 상기 테스트모드진행확인신호를 출력하는 제3 인버터
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 모드별 테스트 장치.
  6. 제1항에 있어서, 상기 특정테스트모드엑시트신호발생수단은,
    상기 제1 어드레스 신호를 반전시켜 출력하는 제1 인버터;
    상기 특정 테스트 모드 진행 확인 신호를 반전시켜 출력하는 제2 인버터;
    상기 특정 어드레스 신호를 반전시켜 출력하는 제3 인버터;
    상기 모드 레지스터 셋팅 신호와 상기 제1 인버터의 출력을 입력으로 하는 낸드 게이트;
    상기 낸드 게이트의 출력을 입력받고, 소오스는 외부전압에 연결된 제1 PMOS트랜지스터;
    상기 제2 인버터의 출력을 입력받고, 소오스는 상기 제1 PMOS트랜지스터의 드레인에 연결된 제2 PMOS트랜지스터;
    상기 제3 인버터의 출력을 입력받고, 소오스는 상기 제2 PMOS트랜지스터의 드레인에 연결된 제3 PMOS 트랜지스터;
    상기 테스트 모드 엑시트 신호를 입력받고, 소오스는 그라운드에, 드레인은 상기 제3 PMOS트랜지스터에 연결된 제1 NMOS트랜지스터;
    상기 전원공급확인신호를 반전하여 출력하는 제4 인버터;
    상기 제4 인버터의 출력을 입력받고, 소오스는 그라운드에, 드레인은 상기 제3 PMOS트랜지스터의 드레인과 연결된 제2 NMOS트랜지스터; 및
    상기 제3 PMOS트랜지스터의 드레인을 반전하여 상기 특정테스트모드엑시트신호를 출력하는 인버터 래치
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 모드별 테스트 장치.
  7. 제1항에 있어서, 상기 특정테스트모드제어수단은,
    상기 래치된 특정어드레스신호, 상기 테스트모드진행확인신호 및 상기 특정테스트모드엑시트신호를 입력으로 하는 낸드게이트; 및
    상기 낸드게이트의 출력을 반전시켜 상기 특정테스트모드진행확인신호를 출력하는 인버터
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 모드별 테스트 장치.
KR10-2001-0060462A 2001-09-28 2001-09-28 반도체 메모리 장치의 모드별 테스트 장치 KR100399958B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2001-0060462A KR100399958B1 (ko) 2001-09-28 2001-09-28 반도체 메모리 장치의 모드별 테스트 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0060462A KR100399958B1 (ko) 2001-09-28 2001-09-28 반도체 메모리 장치의 모드별 테스트 장치

Publications (2)

Publication Number Publication Date
KR20030027317A KR20030027317A (ko) 2003-04-07
KR100399958B1 true KR100399958B1 (ko) 2003-09-29

Family

ID=29562799

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0060462A KR100399958B1 (ko) 2001-09-28 2001-09-28 반도체 메모리 장치의 모드별 테스트 장치

Country Status (1)

Country Link
KR (1) KR100399958B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100555572B1 (ko) 2004-09-10 2006-03-03 삼성전자주식회사 메모리 장치의 테스트 모드 신호 발생 회로 및 테스트모드 세팅 방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100746227B1 (ko) 2006-01-24 2007-08-03 삼성전자주식회사 반도체 메모리 장치
KR100951572B1 (ko) 2007-12-26 2010-04-09 주식회사 하이닉스반도체 테스트 진입 회로와 테스트 진입 신호 생성 방법
KR101190687B1 (ko) 2010-11-17 2012-10-12 에스케이하이닉스 주식회사 반도체 장치의 테스트 모드 제어 회로 및 그 제어 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100555572B1 (ko) 2004-09-10 2006-03-03 삼성전자주식회사 메모리 장치의 테스트 모드 신호 발생 회로 및 테스트모드 세팅 방법

Also Published As

Publication number Publication date
KR20030027317A (ko) 2003-04-07

Similar Documents

Publication Publication Date Title
KR100314369B1 (ko) 반도체 장치
US7843256B2 (en) Internal voltage generator
KR100413242B1 (ko) 웨이퍼 번인 테스트 모드 회로
KR100920843B1 (ko) 반도체 메모리 장치의 오토리프레쉬 동작 제어회로
KR100414734B1 (ko) 반도체 메모리 장치
KR100656463B1 (ko) 파워-업 회로 및 이를 포함하는 반도체 메모리 장치
KR100399958B1 (ko) 반도체 메모리 장치의 모드별 테스트 장치
JP3648070B2 (ja) 集積回路メモリ装置の動作制御回路及び動作制御方法
KR100492775B1 (ko) 반도체 메모리 장치의 테스트 모드 회로
KR100380344B1 (ko) 패키지 번인 테스트가 가능한 반도체 장치 및 패키지 번인테스트방법
US5793687A (en) Micro ROM testing system using micro ROM timing circuitry for testing operations
US5818767A (en) Wire control circuit and method
KR100671752B1 (ko) 반도체 메모리 장치의 웨이퍼 번인 테스트 전류 생성 방법및 이를 이용한 반도체 장치.
KR100728569B1 (ko) 반도체 메모리 장치의 데이터 출력 회로
KR100718039B1 (ko) 반도체 메모리 장치의 테스트 모드 제어 회로
KR100974209B1 (ko) 메모리 장치의 셀프 리프레쉬 주기 제어장치
KR19980027922A (ko) 다수개의 테스트 모드 설정 방법 및 그에 따른 장치
KR100455368B1 (ko) 버스트카운터및그캐리발생방법
KR100271653B1 (ko) 입력버퍼회로
KR20020002883A (ko) 반도체 메모리 소자의 레저봐 커패시턴스 조절 장치
KR100784889B1 (ko) 프로빙 패드 제어 장치 및 방법
KR100204798B1 (ko) 모드 레지스터
KR100943862B1 (ko) 반도체 소자
KR100548559B1 (ko) 내부전압 발생기
KR19980037629A (ko) 플래쉬 메모리 소자의 소거회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100825

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee