KR100951572B1 - 테스트 진입 회로와 테스트 진입 신호 생성 방법 - Google Patents

테스트 진입 회로와 테스트 진입 신호 생성 방법 Download PDF

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Abstract

본 발명은 패드를 통해 입력되는 테스트신호에 응답하여 제1 테스트모드에 대응하는 제1 모드 소오스신호를 생성하는 제1 소오스신호 생성수단과, 상기 테스트신호의 활성화 천이를 계수하여 제2 테스트모드에 대응하는 제2 모드 소오스신호를 생성하는 제2 소오스신호 생성수단, 및 상기 제1 및 제2 모드 소오스신호에 응답하여 상기 제1 및 제2 테스트모드로 진입하기 위한 제1 및 제2 테스트모드 진입신호를 생성하는 진입신호 생성수단을 구비하는 테스트 진입 회로를 제공한다.
웨이퍼 번-인 테스트 모드, 웨이퍼 노말 테스트 모드, 활성화 천이

Description

테스트 진입 회로와 테스트 진입 신호 생성 방법{TEST ENTRY CIRCUIT AND TEST ENTRY SIGNAL GENERATION METHOD}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 웨이퍼 상태에서 여러 가지 테스트 모드를 수행하기 위하여, 각 테스트 모드에 대응하는 테스트 진입 신호를 생성하는 테스트 진입 회로 및 테스트 진입 신호를 생성하는 방법에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 소자는 소자 내의 불안정한 회로를 걸러내기 위한 여러 가지 테스트 모드를 가지고 있다. 이러한, 테스트 모드에는 웨이퍼 상태에서 테스트를 수행하는 웨이퍼 테스트 모드와 웨이퍼 테스트를 마친 후 패키지 상태에서 테스트를 수행하는 패키지 테스트 모드가 있다.
웨이퍼 테스트 모드에는 목적에 따라 웨이퍼 번-인 테스트 모드(wafer burn-in test mode)와 웨이퍼 노말 테스트 모드(wafer nomal test mode)로 구분될 수 있 다.
우선, 웨이퍼 번-인 테스트 모드는 공정 등의 제조 과정에서 발생 된 결함을 가지고 있는 반도체 소자를 걸러내기(screening) 위한 것으로, 반도체 소자를 높은 온도에서 높은 구동 전압으로 동작하게끔 스트레스를 인가하여 반도체 소자 내에 잠재된 불안정한 요소를 노출시키는 테스트 모드이다. 이러한 웨이퍼 번-인 테스트 모드를 통해 불필요한 패키지(package) 비용 및 F/T 수율(yield)을 향상시킬 수 있다.
이어서, 웨이퍼 노말 테스트 모드는 반도체 소자의 기능이나 성능이 설계 특성과 일치하는지 여부를 확인하기 위한 것으로, 테스트 장비의 프로빙 핀(probing pin)을 전기적으로 연결하여 각 패드에 원하는 전압을 인가하거나 추출하는 테스트 모드이다. 이러한 노말 테스트 모드를 통해 원하는 동작을 수행해 봄으로써, 제품의 완성도를 높이고 개발기간을 단축시킬 수 있다. 또한, 노말 테스트 모드는 최소한의 프로빙 핀으로 테스트를 가능하게 하기 위한 목적도 가지고 있다. 예를 들어, 노말 테스트 모드시 사용하는 제1 및 제2 패드에 논리'하이(high)'가 인가된다고 가정하면, 칩 내부적으로 제1 및 제2 패드를 연결하고 하나의 프로빙 핀을 이용하여 제1 및 제2 패드에 논리'하이'를 인가함으로써, 하나의 반도체 소자에 할당되는 프로빙 핀의 개수를 줄여 줄 수 있다.
도 1은 종래 기술에 따른 테스트 진입 회로를 설명하기 위한 회로도이다.
도 1을 참조하면, 테스트 진입 회로는 제1 패드(110)와, 번-인 테스트 진입신호 생성부(130)와, 제2 패드(150)와, 노말 테스트 진입신호 생성부(170), 및 파 워 업 신호 생성부(190)를 구비한다.
번-인 테스트 진입신호 생성부(130)는 제1 패드(110)를 통해 인가된 번-인 테스트신호(WBI)를 입력받아 번-인 테스트 진입신호(WBI_EN)를 생성한다. 노말 테스트 진입신호 생성부(170)는 제2 패드(150)를 통해 인가된 노말 테스트신호(WNM)를 입력받아 노말 테스트 진입신호(WNM_EN)를 생성한다.
여기서, 번-인 테스트신호(WBI)는 번-인 테스트 모드시 활성화되는 신호이고, 노말 테스트신호(WNM)는 노말 테스트 모드시 활성화되는 신호이다.
한편, 파워 업 신호 생성부(190)는 외부전원전압(VDD)의 전압레벨을 검출하여 파워 업 신호(PWRUPb)를 생성한다. 여기서, 파워 업 신호(PWRUPb)는 초기 외부전원전압(VDD)의 전압레벨이 점점 높아짐에 따라 그에 대응하여 점점 높아지고, 그 전압레벨이 원하는 타겟 레벨 이상이면 논리'로우(low)'를 유지하는 신호이다. 번-인 테스트 진입신호 생성부(130)와 노말 테스트 진입신호 생성부(170)는 이러한 파워 업 신호(PWRUPb)에 응답하여 초기화된다.
도 2는 도 1의 번-인 테스트 진입신호 생성부(130)를 설명하기 위한 회로도이다.
도 2를 참조하면, 번-인 테스트 진입신호 생성부(130)는 번-인 테스트신호(WBI)에 응답하여 번-인 테스트 진입신호(WBI_EN)를 생성하는 제1 출력부(210)와, 제1 출력부(210)의 입력단을 파워 업 신호(PWRUPb)에 응답하여 초기화시키는 제1 초기화부(230)를 구비한다.
최초 외부전원전압(VDD)의 전압레벨이 점점 높아짐에 따라 제1 초기화 부(230)가 동작하여 제1 출력부(210)의 입력단은 논리'로우'로 초기화되고, 번-인 테스트 진입신호(WBI_EN)는 논리'로우'가 된다. 이후, 파워 업 신호(PWRUPb)가 논리'로우'가 되어 제1 초기화부(230)의 초기화 동작은 멈추게 된다. 그리고, 번-인 테스트 모드에 진입하기 위하여 번-인 테스트 신호(WBI)가 논리'하이'가 되면, 제1 출력부(210)는 논리'하이'의 번-인 테스트 진입신호(WBI_EN)를 출력한다. 반도체 소자는 번-인 테스트 진입신호(WBI_EN)에 응답하여 번-인 테스트 모드에 진입하게 된다.
도 3은 도 1의 노말 테스트 진입신호 생성부(170)를 설명하기 위한 회로도이다.
도 3을 참조하면, 노말 테스트 진입신호 생성부(170)는 노말 테스트신호(WNM)에 응답하여 노말 테스트 진입신호(WNM_EN)를 생성하는 제2 출력부(310)와, 제2 출력부(310)의 입력단을 파워 업 신호(PWRUPb)에 응답하여 초기화시키는 제2 초기화부(330)를 구비한다.
노말 테스트 진입신호 생성부(170)는 번-인 테스트 진입신호 생성부(130)와 마찬가지로, 파워 업 신호(PWRUPb)에 응답하여 제2 초기화부(330)가 동작하여 제2 출력부(310)의 입력단을 초기화시켜 논리'로우'의 노말 테스트 진입신호(WNM_EN)를 출력하고, 이후, 노말 테스트 모드에 진입하기 위하여 노말 테스트 신호(WNM)가 논리'하이'가 되면, 논리'하이'의 노말 테스트 진입신호(WNM_EN)를 출력한다. 반도체 소자는 노말 테스트 진입신호(WNM_EN)에 응답하여 노말 테스트 모드에 진입하게 된다.
다시 도 1을 살펴보면, 제1 패드(110)는 번-인 테스트신호(WBI)가 인가되는 전용 패드이고, 제2 패드(150)는 번-인 테스트신호(WBI)가 인가되는 전용 패드이다. 패드(pad)는 다른 회로에 비해 비교적 큰 면적을 차지하고 있으며, 종래와 같은 구성에서 반듯이 있어야 하는 제1 및 제2 패드(110, 150)는 설계자로 하여금 회로 설계시 큰 부담이 아닐 수 없다.
한편, 요즈음 반도체 소자는 소형화, 고속화, 및 저전력화로 발전하고 있는 상황에서 비교적 큰 면적을 차지하고 있는 패드를 하나라도 줄이기 위한 노력이 진행되고 있다. 이하, 본 명세서에서는 최소한의 패드를 사용하여 원하는 테스트 모드에 대응하는 테스트 진입신호를 생성하는 회로 및 테스트 진입신호 생성방법을 제시하고자 한다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 최소한의 패드를 사용하여 원하는 테스트 모드에 대응하는 테스트 진입신호를 생성할 수 있는 테스트 진입회로를 제공하는데 그 목적이 있다.
또한, 본 발명은 하나의 패드에 인가되는 테스트 신호의 입력 형태에 따라 서로 다른 테스트 진입신호를 생성할 수 있는 테스트 진입신호 생성 방법을 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 테스트 진입 회로는, 패드를 통해 입력되는 테스트신호에 응답하여 제1 테스트모드에 대응하는 제1 모드 소오스신호를 생성하는 제1 소오스신호 생성수단; 상기 테스트신호의 활성화 천이를 계수하여 제2 테스트모드에 대응하는 제2 모드 소오스신호를 생성하는 제2 소오스신호 생성수단; 및 상기 제1 및 제2 모드 소오스신호에 응답하여 상기 제1 및 제2 테스트모드로 진입하기 위한 제1 및 제2 테스트모드 진입신호를 생성하는 진입신호 생성수단을 구비할 수 있다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 테스트 진입 회로는, 외부전원전압에 응답하여 파워업신호를 생성하는 파워업신호 생성수단; 패드를 통해 입력되는 테스트신호에 응답하여 제1 테스트모드에 대응하는 제1 모드 소 오스신호를 생성하는 제1 소오스신호 생성수단; 상기 파워업신호를 입력받고 상기 테스트신호의 활성화 천이를 계수하여 제2 테스트모드에 대응하는 제2 모드 소오스신호를 생성하는 제2 소오스신호 생성수단; 및 상기 제1 및 제2 모드 소오스신호에 응답하여 상기 제1 및 제2 테스트모드로 진입하기 위한 제1 및 제2 테스트모드 진입신호를 생성하는 진입신호 생성수단을 구비할 수 있다.
상기 목적을 달성하기 위한 본 발명의 또 다른 일 측면에 따른 테스트 진입 신호 생성 방법은, 테스트신호의 레벨에 응답하여 제1 테스트모드에 대응하는 제1 모드 소오스신호를 생성하는 단계; 상기 테스트신호의 토글링 동작 이후 다음 활성화 천이에 응답하여 제2 테스트모드에 대응하는 제2 모드 소오스신호를 생성하는 단계; 및 상기 제1 및 제2 모드 소오스신호에 응답하여 상기 제1 및 제2 테스트모드로 진입하기 위한 제1 및 제2 테스트모드 진입신호를 생성하는 단계를 포함한다.
본 발명에서는 패드에 인가되는 테스트 신호와, 동일한 패드를 통해 인가되는 테스트 신호의 토글링(toggling) 개수를 키(key)로 이용하여 원하는 다수의 테스트 진입신호를 생성할 수 있다. 그래서, 종래에 노말 테스트 신호를 인가받는 패드와 번-인 테스트 신호를 인가받는 패드가 존재했지만 본 발명에서는 이를 통합함으로써, 종래에 필수적이던 패드 수를 줄여 줄 수 있다.
전술한 본 발명은 패드 개수를 줄일 수 있음으로써, 반도체 소자의 크기를 줄여줄 수 있다. 이어서, 넷다이(netdie)를 증가시킬 수 있으며 이에 따른 대량 생 산 및 원가 절감 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4는 본 발명에 따른 테스트 진입 회로를 설명하기 위한 회로도이다.
도 4를 참조하면, 테스트 진입 회로는 패드(410)와, 번-인 테스트 소오스신호 생성부(430)와, 노말 테스트 소오스신호 생성부(450)와, 테스트 진입 신호 생성부(470), 및 파워 업 신호 생성부(490)를 구비할 수 있다.
번-인 테스트 소오스신호 생성부(430)는 패드(410)를 통해 인가된 테스트신호(TM)에 응답하여 번-인 테스트 소오스신호(WBI_SRC)를 생성한다. 번-인 테스트 소오스신호(WBI_SRC)는 노말 테스트 소오스신호 생성부(450)와, 테스트 진입신호 생성부(470)에 입력될 수 있다.
노말 테스트 소오스신호 생성부(450)는 번-인 테스트 소오스신호(WBI_SRC)의 활성화 천이를 계수하여 그 결과에 따라 노말 테스트 소오스신호(WNM_SRC)를 생성한다.
테스트 진입 신호 생성부(470)는 번-인 테스트 소오스신호(WBI_SRC)와 노말 테스트 소오스신호(WNM_SRC)에 응답하여 번-인 테스트 진입신호(WBI_EN)와 노말 테스트 진입신호(WNM_EN)를 생성한다.
한편, 파워 업 신호 생성부(490)는 외부전원전압(VDD)의 전압레벨을 검출하여 파워 업 신호(PWRUPb)를 생성한다. 여기서, 파워 업 신호(PWRUPb)는 초기 외부전원전압(VDD)의 전압레벨이 점점 높아짐에 따라 그에 대응하여 점점 높아지고, 그 전압레벨이 원하는 타겟 레벨 이상이면 논리'로우'를 유지하는 신호이다. 번-인 테스트 소오스신호 생성부(430)와 노말 테스트 소오스신호 생성부(450)는 이러한 파워 업 신호(PWRUPb)에 응답하여 초기화된다.
도 5는 도 4의 번-인 테스트 소오스신호 생성부(430)를 설명하기 위한 회로도이다.
도 5를 참조하면, 번-인 테스트 소오스신호 생성부(430)는 테스트신호(TM)에 응답하여 번-인 테스트 소오스신호(WBI_SRC)를 생성하는 제1 출력부(432)와, 제1 출력부(432)의 입력단을 파워 업 신호(PWRUPb)에 응답하여 초기화시키는 제1 초기화부(434)를 구비한다.
최초 외부전원전압(VDD)의 전압레벨이 점점 높아짐에 따라 제1 초기화부(434)가 동작하여 제1 출력부(432)의 입력단은 논리'로우'로 초기화되고, 번-인 테스트 소오스신호(WBI_EN)는 논리'로우'가 된다. 이후, 파워 업 신호(PWRUPb)가 논리'로우'가 되어 제1 초기화부(434)의 초기화 동작은 멈추게 된다. 그리고, 번-인 테스트 모드에 진입하기 위하여 테스트신호(TM)가 논리'하이'가 되면, 제1 출력부(432)는 논리'하이'의 번-인 테스트 소오스신호(WBI_SRC)를 출력한다.
도 6은 도 4의 노말 테스트 소오스신호 생성부(450)를 설명하기 위한 회로도이다.
도 6을 참조하면, 노말 테스트 소오스신호 생성부(450)는 제1 내지 제3 쉬프팅부(452, 454, 456)와, 제2 출력부(458)를 구비할 수 있다.
제1 내지 제3 쉬프팅부(452, 454, 456)는 번-인 테스트 소오스신호(WBI_SRC)에 응답하여 입력신호를 순차적으로 쉬프팅하기 위한 것으로, 제1 쉬프팅부(452)는 파워 업 신호(PWRUPb)를 입력받는 제1 인버터(INV1)의 출력신호를 번-인 테스트 소오스신호(WBI_SRC)에 응답하여 제2 쉬프팅부(454)로 출력하고, 제2 쉬프팅부(454)는 제1 쉬프팅부(452)의 출력신호를 번-인 테스트 소오스신호(WBI_SRC)에 응답하여 제3 쉬프팅부(456)로 출력하며, 제3 쉬프팅부(356)는 제2 쉬프팅부(454)의 출력신호를 번-인 테스트 소오스신호(WBI_SRC)에 응답하여 제2 출력부(458)로 출력한다. 또한, 제2 초기화부(459_1, 459_2, 459_3, 459_4, 459_5, 459_6)는 파워 업 신호(PWRUPb)에 응답하여 해당하는 노드를 초기화한다.
여기서, 제1 내지 제3 쉬프팅부(452, 454, 456)는 서로 유사한 구성을 가지고 있기 때문에, 제1 쉬프팅부(452)만 대표로 설명하기로 한다.
제1 쉬프팅부(452)는 번-인 테스트 소오스신호(WBI_SRC)에 응답하여 제1 인버터(INV1)의 출력신호를 래칭하는 제1 래칭부(452_1)와, 번-인 테스트 소오스신호(WBI_SRC)에 응답하여 제1 래칭부(452_1)의 출력신호를 래칭하는 제2 래칭부(452_2)를 구비할 수 있다.
이하, 간단한 동작을 살펴보면, 최초 외부전원전압(VDD)의 전압레벨이 점점 높아짐에 따라 제2 초기화부(459_1, 459_2, 459_3, 459_4, 459_5, 459_6)가 동작하여 해당 노드는 논리'로우' 또는 논리'하이'로 초기화되고, 노말 테스트 소오스신 호(WNM_SRC)는 논리'로우'가 된다.
참고적으로, 제1 내지 제3 쉬프팅부(452, 454, 456)는 번-인 테스트 소오스신호(WBI_SRC)에 응답하여 제어되는데, 번-인 테스트 소오스신호(WBI_SRC)는 테스트신호(TM)에 연동되는 신호로서, 테스트신호(TM)가 논리'하이'가 되면 번-인 테스트 소오스신호(WBI_SRC)는 논리'하이'가 되고 테스트신호(TM)가 논리'로우'가 되면 번-인 테스트 소오스신호(WBI_SRC)는 논리'로우'가 된다.
이후, 파워 업 신호(PWRUPb)가 논리'로우'가 되어 제2 초기화부(459_1, 459_2, 459_3, 459_4, 459_5, 459_6)의 초기화 동작은 멈추게 된다.
제1 쉬프팅부(452)는 번-인 테스트 소오스신호(WBI_SRC)와 제2 인버터(INV2)의 출력신호에 응답하여 제1 인버터(INV1)의 출력신호를 전달하게 되는데, 번-인 테스트 소오스신호(WBI_SRC)가 논리'로우'이면 제1 인버터(INV1)의 출력신호가 제1 래칭부(452_1)에 래칭되고, 번-인 테스트 소오스신호(WBI_SRC)가 논리'하이'이면 제1 래칭부(452_1)의 출력신호가 제2 래칭부(452_2)에 래칭된다.
제2 쉬프팅부(454)와 제3 쉬프팅부(456)도 제1 쉬프팅부(452)와 같은 동작을 하게 된다. 결국, 제1 내지 제3 쉬프팅부(452, 454, 456)는 제1 인버터(INV1)의 논리'하이'인 출력신호를 번-인 테스트 소오스신호(WBI_SRC)에 따라 쉬프팅하고, 제2 출력부(458)는 노말 테스트 소오스신호(WNM_SRC)로서 출력할 수 있다. 다시 설명하면, 번-인 테스트 소오스신호(WBI_SRC)가 논리'로우'에서 논리'하이'로 천이하는 활성화 천이에 응답하여 제1 쉬프팅부(452)는 제1 인버터(INV1)의 출력신호를 제2 쉬프팅부(454)로 전달하고, 제2 쉬프팅부(454)도 번-인 테스트 소오스신 호(WBI_SRC)의 활성화 천이에 응답하여 제2 쉬프팅부(454)의 출력신호를 제3 쉬프팅부(456)로 전달하고, 제3 쉬프팅부(456)도 번-인 테스트 소오스신호(WBI_SRC)의 활성화 천이에 응답하여 제2 쉬프팅부(454)의 출력신호를 제2 출력부(458)로 전달한다. 제2 출력부(458)는 최종적으로 쉬프팅된 제3 쉬프팅부(456)의 출력신호를 노말 테스트 소오스신호(WNM_SRC)로서 출력한다.
제1 내지 제3 쉬프팅부(452, 454, 456)의 쉬프팅 동작은 카운팅 동작과 유사하다. 즉, 번-인 테스트 소오스신호(WBI_SRC)의 활성화 천이를 계수하여 세 번째 활성화 천이가 이루어지는 시점에 노말 테스트 소오스신호(WNM_SRC)를 출력하는 것도 가능할 것이다. 이러한 경우에는 번-인 테스트 소오스신호(WBI_SRC)의 활성화 천를 계수할 수 있는 카운터(counter)를 구비하는 것이 바람직히다.
한편, 회로의 안정적인 동작을 위해 제1 인버터(INV1)에는 파워 업 신호(PWRUPb)가 입력되었다. 하지만, 본 발명에 따르면 외부전원전압(VDD)의 전압 레벨이 안정적인 타겟 레벨 이상이면, 일정한 논리레벨(예컨대, 논리'로우')를 가지는 다른 신호가 입력되는 것도 가능할 것이다.
도 7은 도 4의 테스트 진입신호 생성부(470)를 설명하기 위한 회로도이다.
도 7을 참조하면, 테스트 진입신호 생성부(470)는 번-인 테스트 소오스신호(WBI_SRC)와 노말 테스트 소오스신호(WNM_SRC)에 응답하여 번-인 테스트 진입신호(WBI_EN)를 생성하는 번-인 테스트 진입신호 생성부(472)와, 번-인 테스트 소오스신호(WBI_SRC)와 노말 테스트 소오스신호(WNM_SRC)에 응답하여 노말 테스트 진입신호(WNM_EN)를 생성하는 노말 테스트 진입신호 생성부(474)를 구비할 수 있다.
노말 테스트 소오스신호(WNM_SRC)는 번-인 테스트 소오스신호(WBI_SRC)가 논리'하이'로 세 번 활성화되면 논리'하이'가 되는 신호이기 때문에, 번-인 테스트 진입신호(WBI_EN)는 번-인 테스트 소오스신호(WBI_SRC)에 응답하여 활성화된다. 즉, 번-인 테스트 진입신호(WBI_EN)는 번-인 테스트 소오스신호(WBI_SRC)가 논리'하이'가 되면 논리'하이'로 활성화되고, 반도체 소자는 번-인 테스트 진입신호(WBI_EN)에 응답하여 번-인 테스트 모드에 진입하게 된다.
또한, 노말 테스트 모드에 진입하기 위해서는 노말 테스트 소오스신호(WNM_SRC)를 세 번 활성화시켜 준다. 즉, 노말 테스트 진입신호(WNM_EN)는 번-인 테스트 소오스신호(WBI_SRC)와 노말 테스트 소오스신호(WNM_SRC)가 논리'하이'가 되면 논리'하이'로 활성화되고, 반도체 소자는 노말 테스트 진입신호(WNM_EN)에 응답하여 노말 테스트 모드에 진입하게 된다.
도 8은 본 발명에서 테스트 모드에 따른 각 신호들의 파형을 설명하기 위한 파형도이다.
도 8의 ①는 테스트신호(TM)가 논리'로우'인 노말 모드에서 외부전원전압(VDD)과 테스트신호(TM)의 파형도이고, ②는 노말 모드에서 번-인 테스트 진입신호(WBI_EN)와 노말 테스트 진입신호(WNM_EN)의 파형도이다.
①과 ②에서 볼 수 있듯이, 노말 모드에서는 테스트신호(TM)가 논리'로우' 이기 때문에 번-인 테스트 진입신호(WBI_EN)와 노말 테스트 진입신호(WNM_EN)가 활성화되지 않는다.
이어서, ③은 번-인 테스트 모드에서 외부전원전압(VDD)과 테스트신호(TM)의 파형도이고, ④는 번-인 테스트 모드에서 번-인 테스트 진입신호(WBI_EN)와 노말 테스트 진입신호(WNM_EN)의 파형도이다.
③과 ④에서 볼 수 있듯이, 테스트신호(TM)가 논리'하이'가 되고, 이에 따라 번-인 테스트모드 진입신호(WBI_EN)는 논리'하이'로 활성화되고, 노말 테스트 진입신호(WNM_EN)는 논리'로우'로 비활성화된다. 반도체 소자는 번-인 테스트 모드 진입신호(WBI_EN)에 응답하여 번-인 테스트 모드에 진입할 수 있다.
이어서, ⑤는 노말 테스트 모드에서 외부전원전압(VDD)과 테스트신호(TM)의 파형도이고, ⑥은 노말 테스트 모드에서 번-인 테스트 진입신호(WBI_EN)와 노말 테스트 진입신호(WNM_EN)의 파형도이다.
⑤와 ⑥에서 볼 수 있듯이, 테스트신호(TM)가 두 번 토글링(toggling)하면 이를 키(key)로 사용하여 다음에 활성화 천이하는 테스트신호(TM)에 따라 노말 테스트 진입신호(WNM_EN)는 논리'하이'로 활성화되고, 번-인 테스트 진입신호(WBI_EN)는 논리'로우'로 비활성화된다. 반도체 소자는 노말 테스트 모드 진입신호(WNM_EN)에 응답하여 노말 테스트 모드에 진입할 수 있다. 여기서는 테스트신호(TM)의 세 번째 활성화 천이 시점에 노말 테스트 진입신호(WNM_EN)가 활성화되지만, 구성에 따라 두 번 또는 그 이상의 활성화 천이 시점에 노말 테스트 진입신호(WNM_EN)를 활성화하는 것도 가능할 것이다.
전술한 바와 같이, 본 발명에서는 한 개의 패드(410, 도 4참조)를 사용하고 패드(410)를 통해 입력되는 테스트신호(TM)의 입력 형태에 따라 번-인 테스트 진입신호(WBI_EN)와 노말 테스트 진입신호(WNM_EN)를 생성할 수 있다. 즉, 테스트신호(TM)와 테스트신호(TM)의 토글링 개수를 키로 이용하여 번-인 테스트 진입신호(WBI_EN)와 노말 테스트 진입신호(WNM_EN)를 생성할 수 있다.
또한, 기존(도 1 참조)에는 테스트 모드에 대응하는 두 개의 패드를 구비하였지만, 본 발명에서는 이를 통합하여 한 개의 패드를 구비하기 때문에 반도체 소자의 크기를 줄여 줄 수 있다. 이는 넷다이를 증가시킬 수 있으며 이에 따른 대량 생산 및 원가 절감 효과를 얻을 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
또한, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
또한, 전술한 실시예에서는 웨이퍼 번-인 테스트 모드와 웨이퍼 노말 테스트 모드에 관한 회로 구성 및 동작을 설명하였으나, 본 발명은 여러 가지 테스트 모드를 진입하기 위한 다수의 테스트 진입신호를 생성하는 데에도 적용할 수 있다.
도 1은 종래 기술에 따른 테스트 진입 회로를 설명하기 위한 회로도.
도 2는 도 1의 번-인 테스트 진입신호 생성부(130)를 설명하기 위한 회로도.
도 3은 도 1의 노말 테스트 진입신호 생성부(170)를 설명하기 위한 회로도.
도 4는 본 발명에 따른 테스트 진입 회로를 설명하기 위한 회로도.
도 5는 도 4의 번-인 테스트 소오스신호 생성부(430)를 설명하기 위한 회로도.
도 6은 도 4의 노말 테스트 소오스신호 생성부(450)를 설명하기 위한 회로도.
도 7은 도 4의 테스트 진입신호 생성부(470)를 설명하기 위한 회로도
도 8은 본 발명에서 테스트 모드에 따른 각 신호들의 파형을 설명하기 위한 파형도.
* 도면의 주요 부분에 대한 부호의 설명
410 : 패드 430 : 번-인 테스트 소오스신호 생성부
450 : 노말 테스트 소오스신호 생성부
470 : 테스트 진입신호 생성부
490 : 파워 업 신호 생성부

Claims (26)

  1. 패드를 통해 입력되는 테스트신호에 응답하여 제1 테스트모드에 대응하는 제1 모드 소오스신호를 생성하는 제1 소오스신호 생성수단;
    상기 테스트신호의 활성화 천이를 계수하여 제2 테스트모드에 대응하는 제2 모드 소오스신호를 생성하는 제2 소오스신호 생성수단; 및
    상기 제1 및 제2 모드 소오스신호에 응답하여 상기 제1 및 제2 테스트모드로 진입하기 위한 제1 및 제2 테스트모드 진입신호를 생성하는 진입신호 생성수단을 구비하되,
    상기 패드는 테스트 모드시 테스트 장비의 프로빙 핀(probing pin)이 전기적으로 연결되는 것을 특징으로 하는 테스트 진입 회로.
  2. 제1항에 있어서,
    상기 제2 소오스신호 생성수단은,
    상기 테스트신호에 응답하여 입력신호를 순차적으로 쉬프팅하는 다수의 쉬프팅부와,
    최종적으로 쉬프팅된 신호를 상기 제2 모드 소오스신호로 출력하는 출력부를 구비하는 것을 특징으로 하는 테스트 진입 회로.
  3. 삭제
  4. 제2항에 있어서,
    상기 다수의 쉬프팅부 각각은,
    상기 테스트신호의 제1 에지에 응답하여 해당하는 입력신호를 래칭하는 제1 래칭부와,
    상기 테스트신호의 제2 에지에 응답하여 제1 래칭부의 출력신호를 래칭하는 제2 래칭부를 구비하는 것을 특징으로 하는 테스트 진입 회로.
  5. 제1항에 있어서,
    상기 제1 테스트모드 진입신호는 웨이퍼 번-인 테스트 모드에서 활성화되고, 상기 제2 테스트모드 진입신호는 웨이퍼 노말 테스트 모드에서 활성화되는 것을 특징으로 하는 테스트 진입 회로.
  6. 제1항에 있어서,
    상기 제2 소오스신호 생성수단은,
    상기 테스트신호의 활성화 천이를 계수하는 카운팅부와,
    상기 카운팅부의 출력신호에 응답하여 상기 제2 모드 소오스신호로 출력하는 출력부를 구비하는 것을 특징으로 하는 테스트 진입 회로.
  7. 제1항에 있어서,
    상기 제2 테스트모드 진입신호는 상기 테스트신호가 적어도 두 번 이상 활성화되는 것에 응답하여 활성화되는 것을 특징으로 하는 테스트 진입 회로.
  8. 제2항에 있어서,
    상기 입력신호는 외부전원전압의 전압 레벨이 타겟 레벨 이상이면, 일정한 논리레벨을 가지는 것을 특징으로 하는 테스트 진입 회로.
  9. 외부전원전압에 응답하여 파워업신호를 생성하는 파워업신호 생성수단;
    패드를 통해 입력되는 테스트신호에 응답하여 제1 테스트모드에 대응하는 제1 모드 소오스신호를 생성하는 제1 소오스신호 생성수단;
    상기 파워업신호를 입력받고 상기 테스트신호의 활성화 천이를 계수하여 제2 테스트모드에 대응하는 제2 모드 소오스신호를 생성하는 제2 소오스신호 생성수단; 및
    상기 제1 및 제2 모드 소오스신호에 응답하여 상기 제1 및 제2 테스트모드로 진입하기 위한 제1 및 제2 테스트모드 진입신호를 생성하는 진입신호 생성수단
    을 구비하는 테스트 진입 회로.
  10. 제9항에 있어서,
    상기 테스트신호를 전달하는 라인을 상기 파워업신호에 응답하여 초기화시키는 초기화부를 더 구비하는 것을 특징으로 하는 테스트 진입 회로.
  11. 제9항 또는 제10항에 있어서,
    상기 제2 소오스신호 생성수단은,
    상기 테스트신호에 응답하여 상기 파워업신호를 순차적으로 쉬프팅하는 다수의 쉬프팅부와,
    최종적으로 쉬프팅된 신호를 상기 제2 모드 소오스신호로 출력하는 출력부를 구비하는 것을 특징으로 하는 테스트 진입 회로.
  12. 제9항 또는 제10항에 있어서,
    상기 패드는 테스트 모드시 테스트 장비의 프로빙 핀(probing pin)이 전기적으로 연결되는 것을 특징으로 하는 테스트 진입 회로.
  13. 제11항에 있어서,
    상기 다수의 쉬프팅부 중 어느 하나는,
    상기 테스트신호의 제1 에지에 응답하여 상기 파워업신호를 래칭하는 제1 래칭부와,
    상기 테스트신호의 제2 에지에 응답하여 제1 래칭부의 출력신호를 래칭하는 제2 래칭부를 구비하는 것을 특징으로 하는 테스트 진입 회로.
  14. 제9항 또는 제10항에 있어서,
    상기 제2 소오스신호 생성수단은,
    상기 테스트신호의 활성화 천이를 계수하는 카운팅부와,
    상기 카운팅부의 출력신호에 응답하여 상기 제2 모드 소오스신호로 출력하는 출력부를 구비하는 것을 특징으로 하는 테스트 진입 회로.
  15. 제9항 또는 제10항에 있어서,
    상기 제1 테스트모드 진입신호는 웨이퍼 번-인 테스트 모드에서 활성화되고, 상기 제2 테스트모드 진입신호는 웨이퍼 노말 테스트 모드에서 활성화되는 것을 특징으로 하는 테스트 진입 회로.
  16. 제9항 또는 제10항에 있어서,
    상기 파워업신호는 외부전원전압의 전압 레벨이 타겟 레벨 이상이면, 일정한 논리레벨을 가지는 것을 특징으로 하는 테스트 진입 회로.
  17. 제9항 또는 제10항에 있어서,
    상기 제2 테스트모드 진입신호는 상기 테스트신호가 적어도 두 번 이상 활성화되는 것에 응답하여 활성화되는 것을 특징으로 하는 테스트 진입 회로.
  18. 테스트신호의 레벨에 응답하여 제1 테스트모드에 대응하는 제1 모드 소오스신호를 생성하는 단계;
    상기 테스트신호의 토글링 동작 이후 다음 활성화 천이에 응답하여 제2 테스트모드에 대응하는 제2 모드 소오스신호를 생성하는 단계; 및
    상기 제1 및 제2 모드 소오스신호에 응답하여 상기 제1 및 제2 테스트모드로 진입하기 위한 제1 및 제2 테스트모드 진입신호를 생성하는 단계
    를 포함하는 테스트 진입 신호 생성 방법.
  19. 제18항에 있어서,
    상기 제2 모드 소오스신호를 생성하는 단계는,
    상기 테스트신호에 응답하여 입력신호를 순차적으로 쉬프팅하는 단계와,
    최종적으로 쉬프팅된 신호를 상기 제2 모드 소오스신호로 출력하는 단계를 포함하는 것을 특징으로 하는 테스트 진입 신호 생성 방법.
  20. 제18항에 있어서,
    상기 테스트 신호는 테스트 모드시 테스트 장비의 프로빙 핀(probing pin)이 전기적으로 연결되는 패드를 통해 입력되는 것을 특징으로 하는 테스트 진입 신호 생성 방법.
  21. 제19항에 있어서,
    상기 입력신호는 외부전원전압의 전압 레벨이 타겟 레벨 이상이면, 일정한 논리레벨을 가지는 것을 특징으로 하는 테스트 진입 신호 생성 방법.
  22. 제19항에 있어서,
    상기 쉬프팅하는 단계는,
    상기 테스트신호의 제1 에지에 응답하여 해당하는 입력신호를 래칭하는 단계와,
    상기 테스트신호의 제2 에지에 응답하여 래칭된 신호를 래칭하는 단계를 포함하는 것을 특징으로 하는 테스트 진입 신호 생성 방법.
  23. 제18항에 있어서,
    상기 제2 모드 소오스신호를 생성하는 단계는,
    상기 테스트신호의 활성화 천이를 계수하는 단계와,
    카운팅 결과에 응답하여 상기 제2 모드 소오스신호로 출력하는 단계를 포함하는 것을 특징으로 하는 테스트 진입 신호 생성 방법.
  24. 제18항에 있어서,
    상기 제1 테스트모드 진입신호는 웨이퍼 번-인 테스트 모드에서 활성화되고, 상기 제2 테스트모드 진입신호는 웨이퍼 노말 테스트 모드에서 활성화되는 것을 특징으로 하는 테스트 진입 신호 생성 방법.
  25. 제19항에 있어서,
    외부전원전압의 전압 레벨이 타겟 레벨 이상이면, 일정한 논리레벨을 가지는 파워업신호를 생성하는 단계를 더 포함하는 것을 특징으로 하는 테스트 진입 신호 생성 방법.
  26. 제25항에 있어서,
    상기 입력신호는 상기 파워업신호를 포함하는 것을 특징으로 하는 테스트 진입 신호 생성 방법.
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