KR100574479B1

KR100574479B1 - 램버스 디램의 테스트장치

Info

Publication number: KR100574479B1
Application number: KR1019990023832A
Authority: KR
Inventors: 김기형; 박근우; 윤건상
Original assignee: 주식회사 하이닉스반도체
Priority date: 1999-06-23
Filing date: 1999-06-23
Publication date: 2006-04-27
Also published as: KR20010003519A

Abstract

본 발명은 램버스 디램의 테스트장치에 관한 것으로서, 메모리모듈에 대한 테스트를 제어하고, 입출력라인(I/O)을 통하여 입력되는 직렬데이터를 병렬데이타로 변환시켜 저장하는 데이터변환부(11)를 구비하는 램버스콘트롤러(10); 및 그 램버스콘트롤러(10)의 제어에 의하여 액세스되는 메모리모듈이 장착되는 복수개의 소켓(20),(30),(40);를 포함하여 구성된다. 본 발명은 램버스 디램의 메모리모듈로부터 출력되는 직렬데이타를 데이터변환부(11)에서 병렬데이타로 변경하여 저장함으로써, 고속으로 액세스되는 램버스디램의 데이터를 기존의 측정장비를 사용하여 측정할 수 있도록 한다.

Description

램버스 디램의 테스트장치{Test device for a RAMBLIS DRAM}

도 1은 본 발명에 따른 램버스 디램의 테스트장치의 구성을 보인 블럭도.

도 2는 도 1의 데이터 변환부의 구성을 보인 회로도.

도 3은 본 발명에 따른 테스트장치에 의하여 계측되는 램버스 디램의 데이터를 구성을 보인 표.

*도면의 주요 부분에 대한 부호의 설명*

10:램버스콘트롤러 11:데이터변환부

20,30,40:RIMM소켓 110:제1직/병렬변환부

120:제2직/병렬변환부

A,B,C,D,A',B',C',D':시프트레지스터

본 발명은 램버스(RAMBUS) 디램의 테스트장치에 관한 것으로, 특히 램버스 디램의 메모리모듈로부터 출력되는 직렬데이타를 병렬데이타로 변경하여 저장함으로써, 고속으로 액세스되는 램버스디램의 데이터를 기존의 측정장비를 사용하여 측정할 수 있도록 한 램버스 디램의 테스트장치에 관한 것이다.

일반적으로 반도체메모리는 그 전기적 특성에 따라 DRAM(Dynamic Random Access Memory),SRAM(Static Random Access Memory), Flash Memory, ROM(Read Only Memory) 등으로 구별되고 있는데, 최근에는 고속으로 데이터전송이 가능한 램버스 디램도 개발되었다.

이러한 램버스 디램에서는 시스템클럭의 상승 및 하강시에 각각 8개의 데이터를 입/출력 데이터버스를 통하여 출력하고, 따라서 4클럭동안에는 총 144개의 데이터를 출력하게 된다.

이와 같은 램버스 디램의 정상작동 여부나 불량이 발생했을 경우, 불량의 원인을 분석하기 위해 신호분석기(Logic Analyzer)나, 오실로스코프 등이 현재 사용되고 있다.

그런데 신호분석기나 오실로스코프의 경우, 신호의 샘플링율(rate)이 0.5ns이기 때문에 데이터 엑세스(access)율이 100MHz(10ns)인 일반적인 메모리를 테스트할 경우에는 문제가 없지만, 입/출력 데이터버스를 통하여 8개의 데이터가 고속으로 출력되고, 데이터 엑세스율이 800MHz(1.25ns)인 램버스 디램에 있어서는 0.5ns의 샘플링율로는 테스트가 명확하게 이루어지지 않는 문제점이 있었다,

따라서, 본 발명은 이와 같은 문제점을 해결하기 위해 안출한 것으로서, 램버스 디램의 메모리모듈로부터 출력되는 직렬데이타를 병렬데이타로 변경하여 이를 점검할 수 있도록 함므로써, 고속으로 액세스되는 램버스디램의 데이터를 기존의 측정장비를 사용하여 측정할 수 있도록 한 램버스 디램의 테스트장치를 제공하는데 그 목적이 있다.

이와 같은 목적을 달성하기 위한 본 발명은 메모리모듈에 대한 테스트를 제어하고, 입출력라인을 통하여 입력되는 직렬데이터를 병렬데이타로 변환시켜 저장하는 데이터변환부를 구비하는 램버스콘트롤러; 및 그 램버스콘트롤러의 제어에 의하여 액세스되는 메모리모듈이 장착되는 복수개의 소켓;을 포함하여 구성되는 것을 특징으로 한다.

상기 데이터변환부는 상기 램버스콘트롤러에서 공급되는 시스템클럭의 하강에지에서 동작하는 복수개의 시프트레지스터로 이루어진 제1직/병렬변환부; 및 상기 시스템클럭의 상승강에지에서 동작하는 복수개의 시프트레지스터로 이루어진 제2직/병렬변환부;를 포함하여 구성되고, 상기 시프트레지스터 및 상기 시프트레지스터에는 각각 18개의 데이터를 저장하여, 상기 시스템클럭의 4주기동안 144개의 병렬데이타가 상기 램버스콘트롤러로 전송되도록 한 것을 특징으로 한다.

이하, 본 발명의 실시예를 첨부 도면을 참조하여 설명하면 다음과 같다.

도 1을 참조하면, 본 발명에 따른 램버스 디램의 테스트장치는 메모리에 대한 테스트를 제어하고, 입출력라인(I/O)을 통하여 입력되는 직렬데이터를 병렬데이타로 변환시켜 저장하는 데이터변환부(11)를 구비하는 램버스콘트롤러(10)와, 램버스콘트롤러(10)의 제어에 의하여 액세스되는 메모리모듈이 장착되는 RIMM(RAMBUS Inline Menory Module)소켓(20),(30),(40)으로 구성된다.

여기서, 램버스콘트롤러(10) 및 RIMM소켓(20),(30),(40)은 1.8V의 터미널전 압단자에 연결되도록 한 개의 라인으로 연결되어 있고, 터미널전압이 1.8V인 것은 RSL(RAMBUS Signsl Level)이 1.0V~1.8V이기 때문이며, 1.8V의 하이레벨을 구동하거나 어느 레벨로도 구동하지않는 곳에서는 하이레벨의 상태로 유지하고, 로우레벨로 구도아는 곳에서만 0V로 구동한다.

상기 램버스콘트롤러(10)에 포함된 데이터변환부(11)는 도 2에 도시된 바와 같이, 상기 램버스콘트롤러(10) 내부에서 공급되는 시스템클럭(clock)의 하강에지(falling edge)에서 동작하는 시프트레지스터(A),(B),(C),(D)로 이루어진 제1직/병렬변환부(110)와, 상기 시스템클럭(clock)의 상승강에지(falling edge)에서 동작하는 시프트레지스터(A'),(B'),(C'),(D')로 이루어진 제2직/병렬변환부(120)로 구성된다.

이와 같이 구성되는 본 발명에 따른 램버스 디램의 테스트장치의 동작을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.

현재 RIMM을 사용하는 응용제품에서는 도 1에 도시한 바와 같이 반드시 3개의 RIMM소켓(20),(30),(40)을 사용하게 되어 있고, 메모리모듈이 장착되지 않은 소켓에는 반드시 연결(continuity) PCB가 꽂혀지게 되어 있다. 즉, 3개의 RIMM소켓(20),(30),(40) 중에서 어느 하나라도 비워두게 되면 터미널전압이 연결되지 않거나 램버스콘트롤러(10)와 연결되지 않는 상태가 되어 시스템이 동작하지 않게 된다.

또한, 램버스디램에서는 최대 3개까지의 RIMM만이 동시에 사용가능하고, 각 RIMM에는 4개 디바이스(device), 8개 디바이스, 16개 디바이스가 장착되어 있는 3 가지 종류가 있고, 응용제품에서 사용되어 질 경우에는 한번의 동작시에 한 개의 디바이스만이 동작하도록 되어 있다.

즉, 1개의 디바이스에서는 144개의 데이터가 액세스될 수 있도록 입출력라인(I/O)를 통하여 8개의 데이터가 직렬로 입/출력된다. 그리고 각각의 디바이스는 자기고유의 식별번호(ID)를 가지고 있어, 램버스콘트롤러(10)가 리드(read), 라이트(write), 액티브(active), 그리고 프리챠지(precharge) 등과 같은 동작을 실시할 경우 해당 디바이스의 식별번호를 함께 보내어 선택된 디바이스만이 동작하게 된다.

그리고 입출력라인(I/O)를 통하여 모든 입력신호 및 데이터신호는 800MHz의 데이터패킷 형태로 동작하며, 입력신호의 경우 CFM/CFMN 클럭에 동기되어 동작하며, 리드데이타의 경우 CTM/CTMN 클럭에 동기되어 동작하게 된다. 여기서, 패킷이라함은 하나의 명령 또는 데이터를 8개의 데이터로 조합하여 한번의 동작을 할 수 있게 하는 것이다.

그러므로, 2.25ns마다 1개의 신호가 RIMM소켓(20),(30),(40)에 장착된 메모리모듈로부터 출력되고 1개의 패킷은 10ns로 구성되어 있다. 따라서 현재의 신호분석기를 사용할 경우 샘플링율(500ps)의 한계로 인하여 제대로 샘플링된 논리신호(logic signal)를 볼 수가 없다.

따라서 다음과 같은 방법으로 출력데이타를 나누어 하나의 데이터가 출력되는 주기를 10ns로 늘리게 되면, 현재의 계측장비를 이용하여도 이러한 출력데이터를 관찰할 수 있게 된다.

즉, 램버스콘트롤러(10)에 구비된 데이터변환부(11)는 RAC(RAMBUS AISIC Controller)로서, 도 2에 도시된 바와 같이, 입출력라인(I/O)를 통하여 RIMM소켓(20),(30),(40)으로부터 출력된 직렬데이타를 8개의 데이터(A0),(B0),(C0),(D0), (A'0),(B'0),(C'0),(D'0)를 병렬로 출력하게 된다.

제1직/병렬변환부(110)의 시프트레지스터(A),(B),(C),(D)는 입출력라인(I/O)을 통하여 입력된 직렬데이타를 각 시스템클럭(clock)의 하강에지에서 저장한 후 오른쪽으로 시프트한다.

또한, 제2직/병렬변환부(120)의 시프트레지스터(A'),(B'),(C'),(D')는 입출력라인(I/O)을 통하여 입력된 직렬데이타를 각 시스템클럭(clock)의 상승에지(rising edge)에서 저장한 후 오른쪽으로 시프트한다.

그러므로, 4주기의 시스템클럭(clock)이 인가되면, 예를 들어 시프트레지스터(D)에는 도 3의 데이터(a1),(b1)가 병렬의 데이터(D0)로서 저장되어, 램버스콘트롤러(10) 내부의 데이터버스(DQA0~DQA8),(DQB0~DQB8)에 실리게 된다. 이때, 시프트레지스터(D')에는 도 3의 데이터(a2),(b2)가 병렬의 데이터(D'0)로서 저장되어, 램버스콘트롤러(10) 내부의 데이터버스(DQA0~DQA8),(DQB0~DQB8)에 실리게 된다.

이와 같이 데이터변환부(11)는 4주기의 시스템클럭(clock)동안에 3개의 RIMM소켓(20),(30),(40)으로부터 입력되는 144개의 데이터 패킷(packet)를 144개의 병렬데이터로 변환시켜, 램버스콘트롤러(10)에는 동시에 144개의 데이터가 전송된다.

따라서 4주기의 시스템클럭(clock)이 지난 후에는 도 3과 같이 구성되는 144개의 데이터 전체를 동시에 신호분석기를 통하여 확인할 수 있게 된다. 즉, 1개의 데이터는 10ns에 하나씩 하나의 데이터버스핀으로 출력되어 100MHz의 주파수를 가지므로 현재의 계측기로써 측정이 가능하게 된다.

이상에서 살펴 본 바와 같이, 본 발명은 램버스 디램의 메모리모듈로부터 출력되는 직렬데이타를 데이터변환부(11)에서 병렬데이타로 변경하여 저장함으로써, 고속으로 액세스되는 램버스디램의 데이터를 기존의 측정장비를 사용하여 측정할 수 있도록 한다. 그러므로 본 발명에 의하면, 고속화 되어지는 메모리 디바이스의 동작을 새로운 측정장비의 투자없이 기존 장비를 사용하여 측정가능하도록 함으로써 메모리셀의 결함을 분석할 경우 보다 정확한 결과를 신속하게 얻을 수 있어 개발 및 생산성의 향상에 큰 기여를 할 수 있는 이점이 있다.

Claims

메모리모듈에 대한 테스트를 제어하고, 입출력라인을 통하여 입력되는 직렬데이터를 병렬데이타로 변환시켜 저장하는 데이터변환부를 구비하는 램버스콘트롤러 및;

그 램버스콘트롤러의 제어에 의하여 액세스되는 메모리모듈이 장착되는 복수개의 소켓을 포함하여 구성되되,

상기 데이터변환부는 상기 램버스콘트롤러에서 공급되는 시스템클럭의 하강에지에서 동작하는 복수개의 시프트레지스터로 이루어진 제1직/병렬변환부 및, 상기 시스템클럭의 상승강에지에서 동작하는 복수개의 시프트레지스터로 이루어진 제2직/병렬변환부를 포함하여 구성되는 것을 특징으로 하는 램버스 디램의 테스트장치.
제 1 항에 있어서, 상기 시프트레지스터에는 각각 18개의 데이터를 저장하여, 상기 시스템클럭의 4주기동안 144개의 병렬데이타가 상기 램버스콘트롤러로 전송되도록 한 것을 특징으로 하는 램버스 디램의 테스트장치.