JP2000183739A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2000183739A JP2000183739A JP10359592A JP35959298A JP2000183739A JP 2000183739 A JP2000183739 A JP 2000183739A JP 10359592 A JP10359592 A JP 10359592A JP 35959298 A JP35959298 A JP 35959298A JP 2000183739 A JP2000183739 A JP 2000183739A
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Abstract
(57)【要約】
【課題】 ユーザロジック構成部の入出力端子について
のテストを行う場合に、テストプログラムのチューニン
グを不要にすることである。 【解決手段】 入出力端子を使用するテストモード時に
当該入出力端子のプルアップまたはプルダウン構成によ
る影響を無効にする、ＡＤ変換器へ供給する信号が入力
される入出力端子に一端が接続されたプルアップ抵抗お
よびプルダウン抵抗、プルアップ専用電源端子、プルダ
ウン専用電源端子などのプルアップ・プルダウン無効制
御手段を備える。
のテストを行う場合に、テストプログラムのチューニン
グを不要にすることである。 【解決手段】 入出力端子を使用するテストモード時に
当該入出力端子のプルアップまたはプルダウン構成によ
る影響を無効にする、ＡＤ変換器へ供給する信号が入力
される入出力端子に一端が接続されたプルアップ抵抗お
よびプルダウン抵抗、プルアップ専用電源端子、プルダ
ウン専用電源端子などのプルアップ・プルダウン無効制
御手段を備える。
Description
【０００１】
【発明の属する技術分野】この発明は、プルアップ・プ
ルダウン抵抗付きの端子を有する半導体集積回路に関
し、特にテストプログラムの共通化を図れる半導体集積
回路に関するものである。
ルダウン抵抗付きの端子を有する半導体集積回路に関
し、特にテストプログラムの共通化を図れる半導体集積
回路に関するものである。
【０００２】
【従来の技術】図１３は、プルアップ・プルダウン抵抗
付きの端子を有する従来の半導体集積回路、特にユーザ
が任意に構成できるユーザロジック部（ＡＳＩＣ部）
と、カスタムロジック設計によるマイコン部とを１チッ
プ化した半導体集積回路（以下、ＡＳＩＣ内蔵マイコン
という）の前記ユーザロジック部のプルアップ・プルダ
ウン抵抗付きの端子付近の回路構成を示す回路図であ
る。図１３において、１は入出力端子、２はプルアップ
抵抗、４はプルアップ電源、６はトライステートバッフ
ァ、７はトライステートバッファ制御信号、８はトライ
ステートバッファ出力用データ、９はＡＳＩＣ内蔵マイ
コン、１０はＡＤ変換器である。
付きの端子を有する従来の半導体集積回路、特にユーザ
が任意に構成できるユーザロジック部（ＡＳＩＣ部）
と、カスタムロジック設計によるマイコン部とを１チッ
プ化した半導体集積回路（以下、ＡＳＩＣ内蔵マイコン
という）の前記ユーザロジック部のプルアップ・プルダ
ウン抵抗付きの端子付近の回路構成を示す回路図であ
る。図１３において、１は入出力端子、２はプルアップ
抵抗、４はプルアップ電源、６はトライステートバッフ
ァ、７はトライステートバッファ制御信号、８はトライ
ステートバッファ出力用データ、９はＡＳＩＣ内蔵マイ
コン、１０はＡＤ変換器である。
【０００３】このような従来のＡＳＩＣ内蔵マイコン９
では、入出力端子部はユーザロジックによる構成部であ
るため、前記入出力端子部の端子はユーザにより任意に
プルアップまたはプルダウンされる構成となる。このよ
うなことから、ＡＤ変換器１０に信号を入力する端子に
プルアップ抵抗２とプルアップ電源４によるプルアップ
構成が適用された場合、ＡＤ変換特性は図１４に示すよ
うにプルアップなしのＡＤ変換特性にプルアップ電位上
昇分のオフセットが付加される特性となる。
では、入出力端子部はユーザロジックによる構成部であ
るため、前記入出力端子部の端子はユーザにより任意に
プルアップまたはプルダウンされる構成となる。このよ
うなことから、ＡＤ変換器１０に信号を入力する端子に
プルアップ抵抗２とプルアップ電源４によるプルアップ
構成が適用された場合、ＡＤ変換特性は図１４に示すよ
うにプルアップなしのＡＤ変換特性にプルアップ電位上
昇分のオフセットが付加される特性となる。
【０００４】
【発明が解決しようとする課題】従来の半導体集積回路
は以上のように構成されていたので、テストモード時の
ＡＤ変換期待値はプルアップされない状態での変換特性
を想定しているため、前記ＡＤ変換器１０に信号を入力
する端子がプルアップされているか、プルダウンされて
いるかに応じてテストプログラムのチューニングが必要
となる課題があった。
は以上のように構成されていたので、テストモード時の
ＡＤ変換期待値はプルアップされない状態での変換特性
を想定しているため、前記ＡＤ変換器１０に信号を入力
する端子がプルアップされているか、プルダウンされて
いるかに応じてテストプログラムのチューニングが必要
となる課題があった。
【０００５】この発明は上記のような課題を解決するた
めになされたものであり、ユーザロジック構成部の入出
力端子についてのテストを行う場合に、テストプログラ
ムのチューニングを不要にする半導体集積回路を得るこ
とを目的とする。
めになされたものであり、ユーザロジック構成部の入出
力端子についてのテストを行う場合に、テストプログラ
ムのチューニングを不要にする半導体集積回路を得るこ
とを目的とする。
【０００６】
【課題を解決するための手段】この発明に係る半導体集
積回路は、入出力端子を使用するテストモード時に当該
入出力端子のプルアップまたはプルダウン構成による影
響を無効にするプルアップ・プルダウン無効制御手段を
備えるようにしたものである。
積回路は、入出力端子を使用するテストモード時に当該
入出力端子のプルアップまたはプルダウン構成による影
響を無効にするプルアップ・プルダウン無効制御手段を
備えるようにしたものである。
【０００７】この発明に係る半導体集積回路は、ＡＤ変
換器へ供給される信号が入力される入出力端子に一端が
接続されたプルアップ抵抗およびプルダウン抵抗と、前
記プルアップ抵抗の他端に接続され、前記入出力端子を
プルアップする際に前記プルアップ抵抗へプルアップ用
電源を供給するためのプルアップ専用電源端子と、前記
プルダウン抵抗の他端に接続され、前記入出力端子をプ
ルダウンする際に前記プルダウン抵抗へプルダウン用電
源を供給するためのプルダウン専用電源端子とをプルア
ップ・プルダウン無効制御手段が備えるようにしたもの
である。
換器へ供給される信号が入力される入出力端子に一端が
接続されたプルアップ抵抗およびプルダウン抵抗と、前
記プルアップ抵抗の他端に接続され、前記入出力端子を
プルアップする際に前記プルアップ抵抗へプルアップ用
電源を供給するためのプルアップ専用電源端子と、前記
プルダウン抵抗の他端に接続され、前記入出力端子をプ
ルダウンする際に前記プルダウン抵抗へプルダウン用電
源を供給するためのプルダウン専用電源端子とをプルア
ップ・プルダウン無効制御手段が備えるようにしたもの
である。
【０００８】この発明に係る半導体集積回路は、プルア
ップ専用電源端子およびプルダウン専用電源端子の電位
を同電位に制御する専用電源端子同電位制御回路をプル
アップ・プルダウン無効制御手段が備えるようにしたも
のである。
ップ専用電源端子およびプルダウン専用電源端子の電位
を同電位に制御する専用電源端子同電位制御回路をプル
アップ・プルダウン無効制御手段が備えるようにしたも
のである。
【０００９】この発明に係る半導体集積回路は、ＡＤ変
換器からの制御をもとに、プルアップ専用電源端子およ
びプルダウン専用電源端子の電圧を同電圧に制御する専
用電源端子同電位制御回路を備えるようにしたものであ
る。
換器からの制御をもとに、プルアップ専用電源端子およ
びプルダウン専用電源端子の電圧を同電圧に制御する専
用電源端子同電位制御回路を備えるようにしたものであ
る。
【００１０】この発明に係る半導体集積回路は、ＡＤ変
換器から出力されたプリチャージ信号をもとに、プルア
ップ抵抗およびプルダウン抵抗の他端へ印加される電圧
をプリチャージ電源電圧の中間電位に制御する専用電源
端子同電位制御回路を備えるようにしたものである。
換器から出力されたプリチャージ信号をもとに、プルア
ップ抵抗およびプルダウン抵抗の他端へ印加される電圧
をプリチャージ電源電圧の中間電位に制御する専用電源
端子同電位制御回路を備えるようにしたものである。
【００１１】この発明に係る半導体集積回路は、ＡＤ変
換器へ供給される変換電圧が入力されるテストモード時
変換電圧入力端子を備え、前記テストモード時変換電圧
入力端子から入力された変換電圧をプルアップ抵抗およ
びプルダウン抵抗の他端へ印加し、プルアップ専用電源
端子およびプルダウン専用電源端子の電位を入出力端子
と同電位に制御する専用電源端子同電位制御回路を備え
るようにしたものである。
換器へ供給される変換電圧が入力されるテストモード時
変換電圧入力端子を備え、前記テストモード時変換電圧
入力端子から入力された変換電圧をプルアップ抵抗およ
びプルダウン抵抗の他端へ印加し、プルアップ専用電源
端子およびプルダウン専用電源端子の電位を入出力端子
と同電位に制御する専用電源端子同電位制御回路を備え
るようにしたものである。
【００１２】この発明に係る半導体集積回路は、プルア
ップ抵抗およびプルダウン抵抗を短絡することでプルア
ップ専用電源端子およびプルダウン専用電源端子の電位
を入出力端子と同電位に制御する専用電源端子同電位制
御回路を備えるようにしたものである。
ップ抵抗およびプルダウン抵抗を短絡することでプルア
ップ専用電源端子およびプルダウン専用電源端子の電位
を入出力端子と同電位に制御する専用電源端子同電位制
御回路を備えるようにしたものである。
【００１３】この発明に係る半導体集積回路は、入出力
端子をプルアップ、プルダウンするためのプルアップ抵
抗およびプルダウン抵抗と、前記プルアップ抵抗とプル
アップ用電源との接続および開放、前記プルダウン抵抗
とプルダウン用電源との接続および開放を、制御信号を
もとに行うスイッチ回路をプルアップ・プルダウン無効
制御手段が備えるようにしたものである。
端子をプルアップ、プルダウンするためのプルアップ抵
抗およびプルダウン抵抗と、前記プルアップ抵抗とプル
アップ用電源との接続および開放、前記プルダウン抵抗
とプルダウン用電源との接続および開放を、制御信号を
もとに行うスイッチ回路をプルアップ・プルダウン無効
制御手段が備えるようにしたものである。
【００１４】この発明に係る半導体集積回路は、ＡＤ変
換器がＡＤ変換を行う際に当該ＡＤ変換器から出力され
る制御信号により、プルアップ抵抗の他端とプルアップ
用電源との接続および開放、前記プルダウン抵抗の他端
とプルダウン用電源との接続および開放が行われる構成
を備えるようにしたものである。
換器がＡＤ変換を行う際に当該ＡＤ変換器から出力され
る制御信号により、プルアップ抵抗の他端とプルアップ
用電源との接続および開放、前記プルダウン抵抗の他端
とプルダウン用電源との接続および開放が行われる構成
を備えるようにしたものである。
【００１５】この発明に係る半導体集積回路は、ＡＤ変
換器へ供給される信号が入力される入出力端子のプルア
ップまたはプルダウンによるオフセット量を検出し、保
持するオフセット量検出保持回路と、テストモード時に
前記入出力端子へ供給される信号の前記ＡＤ変換器によ
るＡＤ変換結果と、前記オフセット量検出保持手段によ
り保持したオフセット量との大小関係、および前記入出
力端子がプルアップされているか、プルダウンされてい
るかに応じて、前記プルアップまたは前記プルダウンさ
れている前記入出力端子から入力された信号の前記ＡＤ
変換器によるＡＤ変換結果を前記オフセット量で補正
し、または外部のＤＡ変換器を介して前記入出力端子へ
供給される前記ＡＤ変換器でＡＤ変換を行う信号である
半導体集積回路内部で発生された変換結果期待値を前記
オフセット量で補正し、前記入出力端子のプルアップま
たはプルダウン構成による影響を無効にする補正回路と
をプルアップ・プルダウン無効制御手段が備えるように
したものである。
換器へ供給される信号が入力される入出力端子のプルア
ップまたはプルダウンによるオフセット量を検出し、保
持するオフセット量検出保持回路と、テストモード時に
前記入出力端子へ供給される信号の前記ＡＤ変換器によ
るＡＤ変換結果と、前記オフセット量検出保持手段によ
り保持したオフセット量との大小関係、および前記入出
力端子がプルアップされているか、プルダウンされてい
るかに応じて、前記プルアップまたは前記プルダウンさ
れている前記入出力端子から入力された信号の前記ＡＤ
変換器によるＡＤ変換結果を前記オフセット量で補正
し、または外部のＤＡ変換器を介して前記入出力端子へ
供給される前記ＡＤ変換器でＡＤ変換を行う信号である
半導体集積回路内部で発生された変換結果期待値を前記
オフセット量で補正し、前記入出力端子のプルアップま
たはプルダウン構成による影響を無効にする補正回路と
をプルアップ・プルダウン無効制御手段が備えるように
したものである。
【００１６】この発明に係る半導体集積回路は、入出力
端子がプルアップされていることによるオフセット量を
検出し保持するオフセット量検出保持回路と、テストモ
ード時に前記入出力端子へ供給される信号のＡＤ変換器
によるＡＤ変換結果が前記オフセット量検出保持手段に
より保持したオフセット量よりも小さいと、前記プルア
ップされている前記入出力端子から入力された信号の前
記ＡＤ変換器によるＡＤ変換結果を前記オフセット量で
補正した値をＡＤ変換値とし、また、前記入出力端子へ
供給される信号のＡＤ変換器によるＡＤ変換結果が前記
オフセット量検出保持手段により保持したオフセット量
よりも大きいと、半導体集積回路内部で発生された変換
結果期待値を前記オフセット量で補正したときの前記Ａ
Ｄ変換器によるＡＤ変換結果をＡＤ変換値とする補正回
路を備えるようにしたものである。
端子がプルアップされていることによるオフセット量を
検出し保持するオフセット量検出保持回路と、テストモ
ード時に前記入出力端子へ供給される信号のＡＤ変換器
によるＡＤ変換結果が前記オフセット量検出保持手段に
より保持したオフセット量よりも小さいと、前記プルア
ップされている前記入出力端子から入力された信号の前
記ＡＤ変換器によるＡＤ変換結果を前記オフセット量で
補正した値をＡＤ変換値とし、また、前記入出力端子へ
供給される信号のＡＤ変換器によるＡＤ変換結果が前記
オフセット量検出保持手段により保持したオフセット量
よりも大きいと、半導体集積回路内部で発生された変換
結果期待値を前記オフセット量で補正したときの前記Ａ
Ｄ変換器によるＡＤ変換結果をＡＤ変換値とする補正回
路を備えるようにしたものである。
【００１７】この発明に係る半導体集積回路は、入出力
端子がプルダウンされていることによるオフセット量を
検出し保持するオフセット量検出保持回路と、テストモ
ード時に前記入出力端子へ供給された信号のＡＤ変換器
によるＡＤ変換結果が前記オフセット量検出保持手段に
より保持したオフセット量よりも小さいと、半導体集積
回路内部で発生された変換結果期待値を前記オフセット
量で補正したときの前記ＡＤ変換器によるＡＤ変換結果
をＡＤ変換値とし、また、前記入出力端子へ供給された
信号のＡＤ変換器によるＡＤ変換結果が前記オフセット
量検出保持手段により保持したオフセット量よりも大き
いと、前記プルダウンされている前記入出力端子から入
力された信号の前記ＡＤ変換器によるＡＤ変換結果を前
記オフセット量で補正した値をＡＤ変換値とする補正回
路とを備えるようにしたものである。
端子がプルダウンされていることによるオフセット量を
検出し保持するオフセット量検出保持回路と、テストモ
ード時に前記入出力端子へ供給された信号のＡＤ変換器
によるＡＤ変換結果が前記オフセット量検出保持手段に
より保持したオフセット量よりも小さいと、半導体集積
回路内部で発生された変換結果期待値を前記オフセット
量で補正したときの前記ＡＤ変換器によるＡＤ変換結果
をＡＤ変換値とし、また、前記入出力端子へ供給された
信号のＡＤ変換器によるＡＤ変換結果が前記オフセット
量検出保持手段により保持したオフセット量よりも大き
いと、前記プルダウンされている前記入出力端子から入
力された信号の前記ＡＤ変換器によるＡＤ変換結果を前
記オフセット量で補正した値をＡＤ変換値とする補正回
路とを備えるようにしたものである。
【００１８】
【発明の実施の形態】以下、この発明の実施の一形態に
ついて説明する。なお、以下の各実施の形態において
は、半導体集積回路をＡＳＩＣ内蔵マイコンとして説明
する。 実施の形態１．図１は、この発明の実施の形態１のＡＳ
ＩＣ内蔵マイコンのユーザロジック部の入出力端子付近
の構成を示す回路図である。図１において、１はユーザ
ロジック部の入出力端子、２はプルアップ抵抗（プルア
ップ・プルダウン無効制御手段）、３はプルダウン抵抗
（プルアップ・プルダウン無効制御手段）、４はプルア
ップ用電源、５はプルダウン用電源、６はトライステー
トバッファ、７はトライステートバッファ制御信号、８
はトライステートバッファ出力用データ、９はＡＳＩＣ
内蔵マイコン、１０はＡＤ変換器、、１１はプルアップ
専用電源端子（プルアップ・プルダウン無効制御手
段）、１２はプルダウン専用電源端子（プルアップ・プ
ルダウン無効制御手段）である。
ついて説明する。なお、以下の各実施の形態において
は、半導体集積回路をＡＳＩＣ内蔵マイコンとして説明
する。 実施の形態１．図１は、この発明の実施の形態１のＡＳ
ＩＣ内蔵マイコンのユーザロジック部の入出力端子付近
の構成を示す回路図である。図１において、１はユーザ
ロジック部の入出力端子、２はプルアップ抵抗（プルア
ップ・プルダウン無効制御手段）、３はプルダウン抵抗
（プルアップ・プルダウン無効制御手段）、４はプルア
ップ用電源、５はプルダウン用電源、６はトライステー
トバッファ、７はトライステートバッファ制御信号、８
はトライステートバッファ出力用データ、９はＡＳＩＣ
内蔵マイコン、１０はＡＤ変換器、、１１はプルアップ
専用電源端子（プルアップ・プルダウン無効制御手
段）、１２はプルダウン専用電源端子（プルアップ・プ
ルダウン無効制御手段）である。
【００１９】次に、動作について説明する。この実施の
形態１では、テストモード時、プルアップ専用電源端子
１１からのプルアップ電源の供給およびプルダウン専用
電源端子１２からのプルダウン電源の供給を行わないよ
うにして、プルアップ用電源４とプルアップ抵抗２によ
る入出力端子１へのプルアップ作用と、プルダウン用電
源５とプルダウン抵抗３による入出力端子１へのプルダ
ウン作用を発生させないようにする。ユーザは、入出力
端子１をプルアップして使用する場合、プルアップ専用
電源端子１１からプルアップ電源を供給して使用し、ま
た入出力端子１をプルダウンして使用する場合には、プ
ルダウン専用電源端子１２からプルダウン電源を供給し
て使用する。
形態１では、テストモード時、プルアップ専用電源端子
１１からのプルアップ電源の供給およびプルダウン専用
電源端子１２からのプルダウン電源の供給を行わないよ
うにして、プルアップ用電源４とプルアップ抵抗２によ
る入出力端子１へのプルアップ作用と、プルダウン用電
源５とプルダウン抵抗３による入出力端子１へのプルダ
ウン作用を発生させないようにする。ユーザは、入出力
端子１をプルアップして使用する場合、プルアップ専用
電源端子１１からプルアップ電源を供給して使用し、ま
た入出力端子１をプルダウンして使用する場合には、プ
ルダウン専用電源端子１２からプルダウン電源を供給し
て使用する。
【００２０】以上のように、この実施の形態１によれ
ば、入出力端子１にプルアップ抵抗またはプルダウン抵
抗が接続された構成であっても、テストモード時におい
てはプルアップまたはプルダウンなしの入出力端子１と
してテストすることができるため、テストプログラムの
共通化を図れるＡＳＩＣ内蔵マイコンが得られる効果が
ある。
ば、入出力端子１にプルアップ抵抗またはプルダウン抵
抗が接続された構成であっても、テストモード時におい
てはプルアップまたはプルダウンなしの入出力端子１と
してテストすることができるため、テストプログラムの
共通化を図れるＡＳＩＣ内蔵マイコンが得られる効果が
ある。
【００２１】実施の形態２．この発明の実施の形態２の
ＡＳＩＣ内蔵マイコンでは、入出力端子１をテストモー
ド時にプリチャージ用の電源電位の中間電位にプリチャ
ージすることで、共通化されたテストプログラムの使用
を可能にしたものである。図２は、この発明の実施の形
態２のＡＳＩＣ内蔵マイコンのユーザロジック部の入出
力端子付近の構成を示す回路図である。図２において図
１と同等の部分については同一の符号を付し説明を省略
する。図２において、１３はＡＤ変換器１０から出力さ
れるプリチャージ信号、１４ａおよび１４ｂはプリチャ
ージ用電源（専用電源端子同電位制御回路）、１５ａお
よび１５ｂはプリチャージ用グランド（専用電源端子同
電位制御回路）、１６ａおよび１６ｂはプリチャージ用
プルアップ抵抗（専用電源端子同電位制御回路）、１７
ａおよび１７ｂはプリチャージ用プルダウン抵抗（専用
電源端子同電位制御回路）、１８ａおよび１８ｂはＰチ
ャンネルトランジスタ（専用電源端子同電位制御回
路）、１９ａおよび１９ｂはＮチャンネルトランジスタ
（専用電源端子同電位制御回路）、２０はインバータ回
路（専用電源端子同電位制御回路）である。
ＡＳＩＣ内蔵マイコンでは、入出力端子１をテストモー
ド時にプリチャージ用の電源電位の中間電位にプリチャ
ージすることで、共通化されたテストプログラムの使用
を可能にしたものである。図２は、この発明の実施の形
態２のＡＳＩＣ内蔵マイコンのユーザロジック部の入出
力端子付近の構成を示す回路図である。図２において図
１と同等の部分については同一の符号を付し説明を省略
する。図２において、１３はＡＤ変換器１０から出力さ
れるプリチャージ信号、１４ａおよび１４ｂはプリチャ
ージ用電源（専用電源端子同電位制御回路）、１５ａお
よび１５ｂはプリチャージ用グランド（専用電源端子同
電位制御回路）、１６ａおよび１６ｂはプリチャージ用
プルアップ抵抗（専用電源端子同電位制御回路）、１７
ａおよび１７ｂはプリチャージ用プルダウン抵抗（専用
電源端子同電位制御回路）、１８ａおよび１８ｂはＰチ
ャンネルトランジスタ（専用電源端子同電位制御回
路）、１９ａおよび１９ｂはＮチャンネルトランジスタ
（専用電源端子同電位制御回路）、２０はインバータ回
路（専用電源端子同電位制御回路）である。
【００２２】次に、動作について説明する。この実施の
形態２では、テストモード時、プルアップ専用電源端子
１１およびプルダウン専用電源端子１２からのプルアッ
プ用およびプルダウン用の電圧の印加は行わない。ま
た、ＡＤ変換器１０からは、テストモード時、Ｈｉｇｈ
レベルのプリチャージ信号１３が出力される。
形態２では、テストモード時、プルアップ専用電源端子
１１およびプルダウン専用電源端子１２からのプルアッ
プ用およびプルダウン用の電圧の印加は行わない。ま
た、ＡＤ変換器１０からは、テストモード時、Ｈｉｇｈ
レベルのプリチャージ信号１３が出力される。
【００２３】この結果、Ｐチャンネルトランジスタ１８
ａ，１８ｂおよびＮチャンネルトランジスタ１９ａ，１
９ｂはオン状態となり、プルアップ専用電源端子１１お
よびプルダウン専用電源端子１２はプリチャージ用電源
１４ａ，１４ｂの電位の中間電位にプリチャージされ
る。そして、入出力端子１の電位を固定し、ＡＤ変換器
１０への信号が入力される入出力端子１からのプルダウ
ン抵抗３を介した流出電流、およびプルアップ抵抗２を
介した入出力端子１への流れ込み電流を抑制する。
ａ，１８ｂおよびＮチャンネルトランジスタ１９ａ，１
９ｂはオン状態となり、プルアップ専用電源端子１１お
よびプルダウン専用電源端子１２はプリチャージ用電源
１４ａ，１４ｂの電位の中間電位にプリチャージされ
る。そして、入出力端子１の電位を固定し、ＡＤ変換器
１０への信号が入力される入出力端子１からのプルダウ
ン抵抗３を介した流出電流、およびプルアップ抵抗２を
介した入出力端子１への流れ込み電流を抑制する。
【００２４】以上のように、この実施の形態２によれ
ば、入出力端子１からのプルダウン抵抗３を介した流出
電流およびプルアップ抵抗２を介した入出力端子１への
流れ込み電流を抑制することができるので、共通化され
たテストプログラムを用いた場合であっても、テストモ
ード時のＡＤ変換精度を向上させることができ、入出力
端子１にプルアップ抵抗２やプルダウン抵抗３が接続さ
れていても共通化されたテストプログラムを用いること
ができるＡＳＩＣ内蔵マイコンが得られる効果がある。
ば、入出力端子１からのプルダウン抵抗３を介した流出
電流およびプルアップ抵抗２を介した入出力端子１への
流れ込み電流を抑制することができるので、共通化され
たテストプログラムを用いた場合であっても、テストモ
ード時のＡＤ変換精度を向上させることができ、入出力
端子１にプルアップ抵抗２やプルダウン抵抗３が接続さ
れていても共通化されたテストプログラムを用いること
ができるＡＳＩＣ内蔵マイコンが得られる効果がある。
【００２５】実施の形態３．図３は、この発明の実施の
形態３のＡＳＩＣ内蔵マイコンのユーザロジック部の入
出力端子付近の構成を示す回路図である。図３において
図１と同等の部分については同一の符号を付し説明を省
略する。図３において、２１は入出力端子１からＡＤ変
換器１０へ入力する信号と同一の信号が入力される入力
端子（テストモード時変換電圧入力端子）である。
形態３のＡＳＩＣ内蔵マイコンのユーザロジック部の入
出力端子付近の構成を示す回路図である。図３において
図１と同等の部分については同一の符号を付し説明を省
略する。図３において、２１は入出力端子１からＡＤ変
換器１０へ入力する信号と同一の信号が入力される入力
端子（テストモード時変換電圧入力端子）である。
【００２６】次に、動作について説明する。テストモー
ド時、プルアップ専用電源端子１１およびプルダウン専
用電源端子１２からのプルアップ用およびプルダウン用
の電圧の印加は行わない。また、ＡＤ変換器１０へ入力
する信号と同一の信号を入力端子２１から入力する。こ
の結果、プルアップ抵抗２の両端の電位、およびプルダ
ウン抵抗３の両端の電位はテストモード時、同電位とな
り、出力端子１からのプルダウン抵抗３を介した流出電
流、およびプルアップ抵抗２を介した入出力端子１への
流れ込み電流はなくなる。
ド時、プルアップ専用電源端子１１およびプルダウン専
用電源端子１２からのプルアップ用およびプルダウン用
の電圧の印加は行わない。また、ＡＤ変換器１０へ入力
する信号と同一の信号を入力端子２１から入力する。こ
の結果、プルアップ抵抗２の両端の電位、およびプルダ
ウン抵抗３の両端の電位はテストモード時、同電位とな
り、出力端子１からのプルダウン抵抗３を介した流出電
流、およびプルアップ抵抗２を介した入出力端子１への
流れ込み電流はなくなる。
【００２７】以上のように、この実施の形態３によれ
ば、入出力端子１からのプルダウン抵抗３を介した流出
電流およびプルアップ抵抗２を介した入出力端子１への
流れ込み電流をなくすことができるので、共通化された
テストプログラムを用いた場合であっても、テストモー
ド時のＡＤ変換精度を向上させることができ、入出力端
子１にプルアップ抵抗２やプルダウン抵抗３が接続され
ていても共通化されたテストプログラムを用いることが
できるＡＳＩＣ内蔵マイコンが得られる効果がある。
ば、入出力端子１からのプルダウン抵抗３を介した流出
電流およびプルアップ抵抗２を介した入出力端子１への
流れ込み電流をなくすことができるので、共通化された
テストプログラムを用いた場合であっても、テストモー
ド時のＡＤ変換精度を向上させることができ、入出力端
子１にプルアップ抵抗２やプルダウン抵抗３が接続され
ていても共通化されたテストプログラムを用いることが
できるＡＳＩＣ内蔵マイコンが得られる効果がある。
【００２８】実施の形態４．図４は、この発明の実施の
形態４のＡＳＩＣ内蔵マイコンのユーザロジック部の入
出力端子付近の構成を示す回路図である。図４において
図１と同等の部分については同一の符号を付し説明を省
略する。図４において、２２はテストモード時に出力さ
れるバイパス信号、２３ａおよび２３ｂはトランスミッ
ションゲート（専用電源端子同電位制御回路）である。
形態４のＡＳＩＣ内蔵マイコンのユーザロジック部の入
出力端子付近の構成を示す回路図である。図４において
図１と同等の部分については同一の符号を付し説明を省
略する。図４において、２２はテストモード時に出力さ
れるバイパス信号、２３ａおよび２３ｂはトランスミッ
ションゲート（専用電源端子同電位制御回路）である。
【００２９】次に、動作について説明する。この実施の
形態４でも、テストモード時、プルアップ専用電源端子
１１およびプルダウン専用電源端子１２からのプルアッ
プ電源電圧およびプルダウン電源電圧の印加は行わな
い。また、テストモード時、バイパス信号２２がアサー
トされ、トランスミッションゲート２３ａ，２３ｂが導
通し、入出力端子１とプルアップ専用電源端子１１およ
びプルダウン専用電源端子１２が短絡される。この結
果、入出力端子１からＡＤ変換器１０へ入力される信号
電位はプルアップ抵抗２の両端およびプルダウン抵抗３
の両端へ印加されることになり、入出力端子１からのプ
ルダウン抵抗３を介した流出電流およびプルアップ抵抗
２を介した入出力端子１への流れ込み電流をなくすこと
ができる。
形態４でも、テストモード時、プルアップ専用電源端子
１１およびプルダウン専用電源端子１２からのプルアッ
プ電源電圧およびプルダウン電源電圧の印加は行わな
い。また、テストモード時、バイパス信号２２がアサー
トされ、トランスミッションゲート２３ａ，２３ｂが導
通し、入出力端子１とプルアップ専用電源端子１１およ
びプルダウン専用電源端子１２が短絡される。この結
果、入出力端子１からＡＤ変換器１０へ入力される信号
電位はプルアップ抵抗２の両端およびプルダウン抵抗３
の両端へ印加されることになり、入出力端子１からのプ
ルダウン抵抗３を介した流出電流およびプルアップ抵抗
２を介した入出力端子１への流れ込み電流をなくすこと
ができる。
【００３０】以上のように、この実施の形態４によれ
ば、入出力端子１からのプルダウン抵抗３を介した流出
電流およびプルアップ抵抗２を介した入出力端子１への
流れ込み電流をなくすことができるので、共通化された
テストプログラムを用いた場合であっても、テストモー
ド時のＡＤ変換精度を向上させることができ、入出力端
子１にプルアップ抵抗２やプルダウン抵抗３が接続され
ていても共通化されたテストプログラムを用いることが
できるＡＳＩＣ内蔵マイコンが得られる効果がある。
ば、入出力端子１からのプルダウン抵抗３を介した流出
電流およびプルアップ抵抗２を介した入出力端子１への
流れ込み電流をなくすことができるので、共通化された
テストプログラムを用いた場合であっても、テストモー
ド時のＡＤ変換精度を向上させることができ、入出力端
子１にプルアップ抵抗２やプルダウン抵抗３が接続され
ていても共通化されたテストプログラムを用いることが
できるＡＳＩＣ内蔵マイコンが得られる効果がある。
【００３１】実施の形態５．図５は、この発明の実施の
形態５のＡＳＩＣ内蔵マイコンのユーザロジック部の入
出力端子付近の構成を示す回路図である。図５において
図１と同等の部分については同一の符号を付し説明を省
略する。図５において、２４はテストモード時に出力さ
れる、プルアップ抵抗２およびプルダウン抵抗３を入出
力端子１から切り離すカット信号、２５ａおよび２５ｂ
はトランスミッションゲート（プルアップ・プルダウン
無効制御手段）、２６はインバータ回路（プルアップ・
プルダウン無効制御手段）である。
形態５のＡＳＩＣ内蔵マイコンのユーザロジック部の入
出力端子付近の構成を示す回路図である。図５において
図１と同等の部分については同一の符号を付し説明を省
略する。図５において、２４はテストモード時に出力さ
れる、プルアップ抵抗２およびプルダウン抵抗３を入出
力端子１から切り離すカット信号、２５ａおよび２５ｂ
はトランスミッションゲート（プルアップ・プルダウン
無効制御手段）、２６はインバータ回路（プルアップ・
プルダウン無効制御手段）である。
【００３２】次に、動作について説明する。この実施の
形態５では、テストモード時、カット信号２４がＬｏｗ
レベルにアサートされ、プルアップ抵抗２およびプルダ
ウン抵抗３が入出力端子１から切り離される。この結
果、入出力端子１にプルアップ抵抗２およびプルダウン
抵抗３が接続されていても、テストモード時にはプルア
ップ抵抗２およびプルダウン抵抗３がない状態と同じに
なる。
形態５では、テストモード時、カット信号２４がＬｏｗ
レベルにアサートされ、プルアップ抵抗２およびプルダ
ウン抵抗３が入出力端子１から切り離される。この結
果、入出力端子１にプルアップ抵抗２およびプルダウン
抵抗３が接続されていても、テストモード時にはプルア
ップ抵抗２およびプルダウン抵抗３がない状態と同じに
なる。
【００３３】以上のように、この実施の形態５によれ
ば、入出力端子１に接続されているプルアップ抵抗２お
よびプルダウン抵抗３を、テストモード時に入出力端子
１から切り離すことができるので、共通化されたテスト
プログラムを用いた場合であっても、テストモード時の
ＡＤ変換精度を向上させることができ、入出力端子１に
プルアップ抵抗２やプルダウン抵抗３が接続されていて
も共通化されたテストプログラムを用いることができる
ＡＳＩＣ内蔵マイコンが得られる効果がある。
ば、入出力端子１に接続されているプルアップ抵抗２お
よびプルダウン抵抗３を、テストモード時に入出力端子
１から切り離すことができるので、共通化されたテスト
プログラムを用いた場合であっても、テストモード時の
ＡＤ変換精度を向上させることができ、入出力端子１に
プルアップ抵抗２やプルダウン抵抗３が接続されていて
も共通化されたテストプログラムを用いることができる
ＡＳＩＣ内蔵マイコンが得られる効果がある。
【００３４】実施の形態６．図６は、この発明の実施の
形態６のＡＳＩＣ内蔵マイコンのユーザロジック部の入
出力端子付近の構成を示す回路図である。図６において
図５と同等の部分については同一の符号を付し説明を省
略する。この実施の形態６のＡＳＩＣ内蔵マイコンの構
成は、前記実施の形態５のＡＳＩＣ内蔵マイコンの構成
において、Ｌｏｗレベルのカット信号２４がＡＤ変換器
１０から出力される点が異なっている。
形態６のＡＳＩＣ内蔵マイコンのユーザロジック部の入
出力端子付近の構成を示す回路図である。図６において
図５と同等の部分については同一の符号を付し説明を省
略する。この実施の形態６のＡＳＩＣ内蔵マイコンの構
成は、前記実施の形態５のＡＳＩＣ内蔵マイコンの構成
において、Ｌｏｗレベルのカット信号２４がＡＤ変換器
１０から出力される点が異なっている。
【００３５】従って、ＡＤ変換時、カット信号２４によ
りプルアップ抵抗２およびプルダウン抵抗３が入出力端
子１から切り離されるため、入出力端子１にプルアップ
抵抗２およびプルダウン抵抗３が接続されていても、Ａ
Ｄ変換時にはプルアップ抵抗２およびプルダウン抵抗３
がない状態と同じになる。
りプルアップ抵抗２およびプルダウン抵抗３が入出力端
子１から切り離されるため、入出力端子１にプルアップ
抵抗２およびプルダウン抵抗３が接続されていても、Ａ
Ｄ変換時にはプルアップ抵抗２およびプルダウン抵抗３
がない状態と同じになる。
【００３６】以上のように、この実施の形態６によれ
ば、入出力端子１に接続されているプルアップ抵抗２お
よびプルダウン抵抗３を、ＡＤ変換時に入出力端子１か
ら切り離すことができるので、テストモード時に行われ
るＡＤ変換の精度を向上させることができ、入出力端子
１にプルアップ抵抗２やプルダウン抵抗３が接続されて
いても共通化されたテストプログラムを用いることがで
きるＡＳＩＣ内蔵マイコンが得られる効果がある。
ば、入出力端子１に接続されているプルアップ抵抗２お
よびプルダウン抵抗３を、ＡＤ変換時に入出力端子１か
ら切り離すことができるので、テストモード時に行われ
るＡＤ変換の精度を向上させることができ、入出力端子
１にプルアップ抵抗２やプルダウン抵抗３が接続されて
いても共通化されたテストプログラムを用いることがで
きるＡＳＩＣ内蔵マイコンが得られる効果がある。
【００３７】実施の形態７．図７は、この発明の実施の
形態７のＡＳＩＣ内蔵マイコンのユーザロジック部の入
出力端子付近の構成を示す回路図である。図７において
図１と同等の部分については同一の符号を付し説明を省
略する。図７において、２８はオフセットレジスタ（オ
フセット量検出保持手段）、２９は第１の減算器（補正
回路）、３０は減算結果格納レジスタ（補正回路）、３
１は減算結果格納レジスタ値がオフセットレジスタ値よ
り小さい場合に第１の減算器イネーブル信号を第１の減
算器２９へ出力し、また減算結果格納レジスタ値がオフ
セットレジスタ値と同一以上になると第１の減算器２９
をネゲートし、第２の減算器３２をアサートする信号を
出力する比較器（補正回路）、３２は第２の減算器（補
正回路）、３３はＤＡ変換器３６への入力データ（変換
結果期待値）、３４は減算結果格納レジスタ値がオフセ
ットレジスタ値より大きい場合に出力される第１の減算
器イネーブル信号、３５は減算結果格納レジスタ３０に
格納されている減算結果の値がオフセットレジスタ２８
に格納されている値と等しくなったときより比較器３１
から出力される、第１の減算器２９をネゲートし、第２
の減算器３２をアサートする信号、３６は前記ＡＤ変換
器１０への入力データ３３をアナログ値に変換し入出力
端子１へ入力するＤＡ変換器（オフセット量検出保持手
段）である。
形態７のＡＳＩＣ内蔵マイコンのユーザロジック部の入
出力端子付近の構成を示す回路図である。図７において
図１と同等の部分については同一の符号を付し説明を省
略する。図７において、２８はオフセットレジスタ（オ
フセット量検出保持手段）、２９は第１の減算器（補正
回路）、３０は減算結果格納レジスタ（補正回路）、３
１は減算結果格納レジスタ値がオフセットレジスタ値よ
り小さい場合に第１の減算器イネーブル信号を第１の減
算器２９へ出力し、また減算結果格納レジスタ値がオフ
セットレジスタ値と同一以上になると第１の減算器２９
をネゲートし、第２の減算器３２をアサートする信号を
出力する比較器（補正回路）、３２は第２の減算器（補
正回路）、３３はＤＡ変換器３６への入力データ（変換
結果期待値）、３４は減算結果格納レジスタ値がオフセ
ットレジスタ値より大きい場合に出力される第１の減算
器イネーブル信号、３５は減算結果格納レジスタ３０に
格納されている減算結果の値がオフセットレジスタ２８
に格納されている値と等しくなったときより比較器３１
から出力される、第１の減算器２９をネゲートし、第２
の減算器３２をアサートする信号、３６は前記ＡＤ変換
器１０への入力データ３３をアナログ値に変換し入出力
端子１へ入力するＤＡ変換器（オフセット量検出保持手
段）である。
【００３８】次に、動作について説明する。まず、入出
力端子１へ０ボルトを入力し、プルアップされているこ
とにより上昇している分の入出力端子１の電位のＡＤ変
換値（図８に示す＋αＬＳＢ）をオフセットレジスタ２
８へ格納する。
力端子１へ０ボルトを入力し、プルアップされているこ
とにより上昇している分の入出力端子１の電位のＡＤ変
換値（図８に示す＋αＬＳＢ）をオフセットレジスタ２
８へ格納する。
【００３９】次に、入出力端子１への入力電圧を０ボル
トから連続的に上昇させＡＤ変換器１０によりＡＤ変換
する。このＡＤ変換の際にＡＤ変換器１０のＡＤ変換結
果とオフセットレジスタ２８の値とを第１の減算器２９
で減算し、この減算結果を減算結果格納レジスタ３０へ
格納し、さらに比較器３１でオフセットレジスタの値と
比較する。
トから連続的に上昇させＡＤ変換器１０によりＡＤ変換
する。このＡＤ変換の際にＡＤ変換器１０のＡＤ変換結
果とオフセットレジスタ２８の値とを第１の減算器２９
で減算し、この減算結果を減算結果格納レジスタ３０へ
格納し、さらに比較器３１でオフセットレジスタの値と
比較する。
【００４０】比較器３１からは、減算結果格納レジスタ
値がオフセットレジスタ値より小さい場合に第１の減算
器イネーブル信号３４が第１の減算器２９へ出力され、
減算結果格納レジスタ３０に格納されている減算結果の
値がＡＤ変換結果となる。
値がオフセットレジスタ値より小さい場合に第１の減算
器イネーブル信号３４が第１の減算器２９へ出力され、
減算結果格納レジスタ３０に格納されている減算結果の
値がＡＤ変換結果となる。
【００４１】次に、減算結果格納レジスタ３０に格納さ
れている減算結果の値がオフセットレジスタ２８に格納
されている値と等しいか、またはオフセットレジスタ２
８に格納されている値より大きくなると、比較器３１か
らは第１の減算器２９をネゲートし、第２の減算器３２
をアサートする信号が出力される。この結果、ＤＡ変換
器３６への入力データからオフセットレジスタ２８に格
納されている値、αＬＳＢ分が第２の減算器３２で減算
され、ＤＡ変換器３６へ入力される。このＤＡ変換器３
６へ入力されたデータはアナログ電圧にＤＡ変換されて
入出力端子１へ供給される。この入出力端子１へ供給さ
れたアナログ電圧は、入出力端子１のプルアップ上昇分
が前記入力データから減算されており、ＡＤ変換器１０
でＡＤ変換され、このＡＤ変換結果がそのままＡＤ変換
結果となる。
れている減算結果の値がオフセットレジスタ２８に格納
されている値と等しいか、またはオフセットレジスタ２
８に格納されている値より大きくなると、比較器３１か
らは第１の減算器２９をネゲートし、第２の減算器３２
をアサートする信号が出力される。この結果、ＤＡ変換
器３６への入力データからオフセットレジスタ２８に格
納されている値、αＬＳＢ分が第２の減算器３２で減算
され、ＤＡ変換器３６へ入力される。このＤＡ変換器３
６へ入力されたデータはアナログ電圧にＤＡ変換されて
入出力端子１へ供給される。この入出力端子１へ供給さ
れたアナログ電圧は、入出力端子１のプルアップ上昇分
が前記入力データから減算されており、ＡＤ変換器１０
でＡＤ変換され、このＡＤ変換結果がそのままＡＤ変換
結果となる。
【００４２】従って、プルアップされている入出力端子
１であっても、プルアップされていない状態の入出力端
子１を用いた場合と同一のＡＤ変換結果が得られ、テス
トモード時に行われるＡＤ変換の精度を向上させること
ができ、共通化されたテストプログラムを使用すること
ができるＡＳＩＣ内蔵マイコンが得られる効果がある。
１であっても、プルアップされていない状態の入出力端
子１を用いた場合と同一のＡＤ変換結果が得られ、テス
トモード時に行われるＡＤ変換の精度を向上させること
ができ、共通化されたテストプログラムを使用すること
ができるＡＳＩＣ内蔵マイコンが得られる効果がある。
【００４３】実施の形態８．前記実施の形態７では、入
出力端子１は１つであったが、この発明の実施の形態８
では、プルアップされている複数の入出力端子に対し、
プルアップされていない状態の入出力端子を用いた場合
と同一のＡＤ変換結果を、共通化されたテストプログラ
ムにより得ることができるようにしたものである。
出力端子１は１つであったが、この発明の実施の形態８
では、プルアップされている複数の入出力端子に対し、
プルアップされていない状態の入出力端子を用いた場合
と同一のＡＤ変換結果を、共通化されたテストプログラ
ムにより得ることができるようにしたものである。
【００４４】図９は、この発明の実施の形態８のＡＳＩ
Ｃ内蔵マイコンのユーザロジック部の入出力端子付近の
構成を示す回路図である。図９において図７と同等の部
分については同一の符号を付し説明を省略する。図９に
おいて、１ａ，１ｂ，１ｃは入出力端子、２ａは入出力
端子１ａのプルアップ抵抗、２ｂは入出力端子１ｂのプ
ルアップ抵抗、２ｃは入出力端子１ｃのプルアップ抵
抗、２８ａは入出力端子１ａのプルアップ上昇分の電位
のＡＤ変換値を格納するオフセットレジスタａ、２８ｂ
は入出力端子１ｂのプルアップ上昇分の電位のＡＤ変換
値を格納するオフセットレジスタｂ、２８ｃは入出力端
子１ｃのプルアップ上昇分の電位のＡＤ変換値を格納す
るオフセットレジスタｃ、３７はチャンネルセレクタで
ある。
Ｃ内蔵マイコンのユーザロジック部の入出力端子付近の
構成を示す回路図である。図９において図７と同等の部
分については同一の符号を付し説明を省略する。図９に
おいて、１ａ，１ｂ，１ｃは入出力端子、２ａは入出力
端子１ａのプルアップ抵抗、２ｂは入出力端子１ｂのプ
ルアップ抵抗、２ｃは入出力端子１ｃのプルアップ抵
抗、２８ａは入出力端子１ａのプルアップ上昇分の電位
のＡＤ変換値を格納するオフセットレジスタａ、２８ｂ
は入出力端子１ｂのプルアップ上昇分の電位のＡＤ変換
値を格納するオフセットレジスタｂ、２８ｃは入出力端
子１ｃのプルアップ上昇分の電位のＡＤ変換値を格納す
るオフセットレジスタｃ、３７はチャンネルセレクタで
ある。
【００４５】次に、動作について説明する。この実施の
形態８では、まず入出力端子１ａ，１ｂ，１ｃへ０ボル
トを入力し、このときの各入出力端子のプルアップ上昇
分の電位であるＡＤ変換結果を各オフセットレジスタ２
８ａ，２８ｂ，２８ｃへ格納する。次に、各入出力端子
１ａ，１ｂ，１ｃを選択し、各入出力端子に対応するオ
フセットレジスタに格納されているプルアップ上昇分の
ＡＤ変換値を用いて、各入出力端子１ａ，１ｂ，１ｃに
対し前記実施の形態７で説明した処理を行う。
形態８では、まず入出力端子１ａ，１ｂ，１ｃへ０ボル
トを入力し、このときの各入出力端子のプルアップ上昇
分の電位であるＡＤ変換結果を各オフセットレジスタ２
８ａ，２８ｂ，２８ｃへ格納する。次に、各入出力端子
１ａ，１ｂ，１ｃを選択し、各入出力端子に対応するオ
フセットレジスタに格納されているプルアップ上昇分の
ＡＤ変換値を用いて、各入出力端子１ａ，１ｂ，１ｃに
対し前記実施の形態７で説明した処理を行う。
【００４６】従って、プルアップされている入出力端子
が複数あっても、各入出力端子に対しプルアップされて
いない状態の入出力端子を用いた場合と同一のＡＤ変換
結果が得られ、テストモード時に行われるＡＤ変換の精
度を向上させることができ、各入出力端子に対し共通化
されたテストプログラムを使用することができるＡＳＩ
Ｃ内蔵マイコンが得られる効果がある。
が複数あっても、各入出力端子に対しプルアップされて
いない状態の入出力端子を用いた場合と同一のＡＤ変換
結果が得られ、テストモード時に行われるＡＤ変換の精
度を向上させることができ、各入出力端子に対し共通化
されたテストプログラムを使用することができるＡＳＩ
Ｃ内蔵マイコンが得られる効果がある。
【００４７】実施の形態９．この発明の実施の形態１０
は、テストモード時、入出力端子がプルダウンされてい
ても、共通化されたテストプログラムによりプルダウン
されていない場合と同一のＡＤ変換結果を得ることがで
きるものである。
は、テストモード時、入出力端子がプルダウンされてい
ても、共通化されたテストプログラムによりプルダウン
されていない場合と同一のＡＤ変換結果を得ることがで
きるものである。
【００４８】図１０は、この発明の実施の形態９のＡＳ
ＩＣ内蔵マイコンのユーザロジック部の入出力端子付近
の構成を示す回路図である。図１０において図７と同等
の部分については同一の符号を付し説明を省略する。図
１０において、３１ａは加算結果格納レジスタ４１に格
納された値がオフセットレジスタ２８に格納された値よ
り小さい期間、第２の加算器イネーブル信号４４を出力
し、また加算結果格納レジスタ４１に格納された値がオ
フセットレジスタ２８に格納されている値と等しいか、
またはオフセットレジスタ２８に格納されている値より
大きくなると、第２の加算器イネーブル信号４４をネゲ
ートし、第１の加算器イネーブル信号４３をアサートす
る信号を出力する比較器（補正回路）、３８は最高位変
換値レジスタ（オフセット量検出保持手段）、３９は減
算器（オフセット量検出保持手段）、４０は第１の加算
器（補正回路）、４１は加算結果格納レジスタ（補正回
路）、４２は第２の加算器（補正回路）、４３は加算結
果格納レジスタ４１に格納された値がオフセットレジス
タ２８に格納された値よりも大きい場合に出力される第
１の加算器イネーブル信号、４４は加算結果格納レジス
タ４１に格納された値がオフセットレジスタ２８に格納
された値よりも小さい場合に出力される第２の加算器イ
ネーブル信号である。
ＩＣ内蔵マイコンのユーザロジック部の入出力端子付近
の構成を示す回路図である。図１０において図７と同等
の部分については同一の符号を付し説明を省略する。図
１０において、３１ａは加算結果格納レジスタ４１に格
納された値がオフセットレジスタ２８に格納された値よ
り小さい期間、第２の加算器イネーブル信号４４を出力
し、また加算結果格納レジスタ４１に格納された値がオ
フセットレジスタ２８に格納されている値と等しいか、
またはオフセットレジスタ２８に格納されている値より
大きくなると、第２の加算器イネーブル信号４４をネゲ
ートし、第１の加算器イネーブル信号４３をアサートす
る信号を出力する比較器（補正回路）、３８は最高位変
換値レジスタ（オフセット量検出保持手段）、３９は減
算器（オフセット量検出保持手段）、４０は第１の加算
器（補正回路）、４１は加算結果格納レジスタ（補正回
路）、４２は第２の加算器（補正回路）、４３は加算結
果格納レジスタ４１に格納された値がオフセットレジス
タ２８に格納された値よりも大きい場合に出力される第
１の加算器イネーブル信号、４４は加算結果格納レジス
タ４１に格納された値がオフセットレジスタ２８に格納
された値よりも小さい場合に出力される第２の加算器イ
ネーブル信号である。
【００４９】次に、動作について説明する。まず、入出
力端子１に最高位変換電位を入力し、ＡＤ変換器１０で
ＡＤ変換し、このＡＤ変換結果から最高位変換値レジス
タ３８に格納されている値を減算器３９で減算し、その
減算結果を図１１に示すαＬＳＢとしてオフセットレジ
スタ２８に格納する。オフセットレジスタ２８に格納さ
れた前記減算結果は、入出力端子１がプルダウンされて
いることによる電圧降下分のＡＤ変換値である。
力端子１に最高位変換電位を入力し、ＡＤ変換器１０で
ＡＤ変換し、このＡＤ変換結果から最高位変換値レジス
タ３８に格納されている値を減算器３９で減算し、その
減算結果を図１１に示すαＬＳＢとしてオフセットレジ
スタ２８に格納する。オフセットレジスタ２８に格納さ
れた前記減算結果は、入出力端子１がプルダウンされて
いることによる電圧降下分のＡＤ変換値である。
【００５０】次に、入出力端子１からの入力電圧を連続
的に０ボルトから上昇させ、ＡＤ変換器１０によりＡＤ
変換する。このＡＤ変換の際にＡＤ変換器１０のＡＤ変
換結果を加算結果格納レジスタ４１へ格納し、比較器３
１によりオフセットレジスタ２８に格納された値と比較
する。
的に０ボルトから上昇させ、ＡＤ変換器１０によりＡＤ
変換する。このＡＤ変換の際にＡＤ変換器１０のＡＤ変
換結果を加算結果格納レジスタ４１へ格納し、比較器３
１によりオフセットレジスタ２８に格納された値と比較
する。
【００５１】そして、加算結果格納レジスタ４１に格納
された値がオフセットレジスタ２８に格納された値より
小さい期間では、比較器３１から第２の加算器イネーブ
ル信号４４が第２の加算器４２へ出力され、ＤＡ変換器
３６への入力データにオフセットレジスタ２８に格納さ
れているαＬＳＢ値が第２の加算器４２で加算されＤＡ
変換器３６へ出力される。
された値がオフセットレジスタ２８に格納された値より
小さい期間では、比較器３１から第２の加算器イネーブ
ル信号４４が第２の加算器４２へ出力され、ＤＡ変換器
３６への入力データにオフセットレジスタ２８に格納さ
れているαＬＳＢ値が第２の加算器４２で加算されＤＡ
変換器３６へ出力される。
【００５２】ＤＡ変換器３６からは前記第２の加算器４
２で前記αＬＳＢ値が加算された値がアナログ電圧へ変
換されて入出力端子１へ供給され、ＡＤ変換器１０でＡ
Ｄ変換され、このＡＤ変換値がそのままＡＤ変換結果と
なる。
２で前記αＬＳＢ値が加算された値がアナログ電圧へ変
換されて入出力端子１へ供給され、ＡＤ変換器１０でＡ
Ｄ変換され、このＡＤ変換値がそのままＡＤ変換結果と
なる。
【００５３】次に、加算結果格納レジスタ４１に格納さ
れた値がオフセットレジスタ２８に格納されている値と
等しいか、またはオフセットレジスタ２８に格納されて
いる値より大きい場合には、比較器３１からは第２の加
算器イネーブル信号４４をネゲートし、第１の加算器イ
ネーブル信号４３をアサートする信号を出力し、ＡＤ変
換器１０のＡＤ変換結果とオフセットレジスタ２０に格
納されている値とを加算し、その加算結果を加算結果格
納レジスタ４１へ格納する。そして、この加算結果格納
レジスタ４１に格納された値がＡＤ変換結果となる。
れた値がオフセットレジスタ２８に格納されている値と
等しいか、またはオフセットレジスタ２８に格納されて
いる値より大きい場合には、比較器３１からは第２の加
算器イネーブル信号４４をネゲートし、第１の加算器イ
ネーブル信号４３をアサートする信号を出力し、ＡＤ変
換器１０のＡＤ変換結果とオフセットレジスタ２０に格
納されている値とを加算し、その加算結果を加算結果格
納レジスタ４１へ格納する。そして、この加算結果格納
レジスタ４１に格納された値がＡＤ変換結果となる。
【００５４】以上のように、この実施の形態９によれ
ば、プルダウンされている入出力端子１であっても、プ
ルダウンされていない状態の入出力端子１を用いた場合
と同一のＡＤ変換結果が得られ、テストモード時に行わ
れるＡＤ変換の精度を向上させることができ、共通化さ
れたテストプログラムを使用することができるＡＳＩＣ
内蔵マイコンが得られる効果がある。
ば、プルダウンされている入出力端子１であっても、プ
ルダウンされていない状態の入出力端子１を用いた場合
と同一のＡＤ変換結果が得られ、テストモード時に行わ
れるＡＤ変換の精度を向上させることができ、共通化さ
れたテストプログラムを使用することができるＡＳＩＣ
内蔵マイコンが得られる効果がある。
【００５５】実施の形態１０．前記実施の形態９では、
入出力端子１は１つであったが、この発明の実施の形態
１０では、プルダウンされている複数の入出力端子に対
し、プルダウンされていない状態の入出力端子を用いた
場合と同一のＡＤ変換結果を、共通化されたテストプロ
グラムにより得ることができるようにしたものである。
入出力端子１は１つであったが、この発明の実施の形態
１０では、プルダウンされている複数の入出力端子に対
し、プルダウンされていない状態の入出力端子を用いた
場合と同一のＡＤ変換結果を、共通化されたテストプロ
グラムにより得ることができるようにしたものである。
【００５６】図１２は、この発明の実施の形態１０のＡ
ＳＩＣ内蔵マイコンのユーザロジック部の入出力端子付
近の構成を示す回路図である。図１２において図１０と
同等の部分については同一の符号を付し説明を省略す
る。図１２において、１ａ，１ｂ，１ｃは入出力端子、
３ａは入出力端子１ａのプルダウン抵抗、３ｂは入出力
端子１ｂのプルダウン抵抗、３ｃは入出力端子１ｃのプ
ルダウン抵抗、２８ａは入出力端子１ａのプルダウンに
より降下した分の電位のＡＤ変換値を格納するオフセッ
トレジスタａ、２８ｂは入出力端子１ｂのプルダウンに
より降下した分の電位のＡＤ変換値を格納するオフセッ
トレジスタｂ、２８ｃは入出力端子１ｃのプルダウンに
より降下した分の電位のＡＤ変換値を格納するオフセッ
トレジスタｃ、３７はチャンネルセレクタである。
ＳＩＣ内蔵マイコンのユーザロジック部の入出力端子付
近の構成を示す回路図である。図１２において図１０と
同等の部分については同一の符号を付し説明を省略す
る。図１２において、１ａ，１ｂ，１ｃは入出力端子、
３ａは入出力端子１ａのプルダウン抵抗、３ｂは入出力
端子１ｂのプルダウン抵抗、３ｃは入出力端子１ｃのプ
ルダウン抵抗、２８ａは入出力端子１ａのプルダウンに
より降下した分の電位のＡＤ変換値を格納するオフセッ
トレジスタａ、２８ｂは入出力端子１ｂのプルダウンに
より降下した分の電位のＡＤ変換値を格納するオフセッ
トレジスタｂ、２８ｃは入出力端子１ｃのプルダウンに
より降下した分の電位のＡＤ変換値を格納するオフセッ
トレジスタｃ、３７はチャンネルセレクタである。
【００５７】次に、動作について説明する。この実施の
形態１０では、まず入出力端子１ａ，１ｂ，１ｃへ０ボ
ルトを入力し、このときの各入出力端子のプルダウンに
よる下降分の電位であるＡＤ変換結果を各オフセットレ
ジスタ２８ａ，２８ｂ，２８ｃへ格納する。次に、各入
出力端子１ａ，１ｂ，１ｃを選択し、各入出力端子に対
応するオフセットレジスタに格納されているプルダウン
降下分のＡＤ変換値を用いて、各入出力端子１ａ，１
ｂ，１ｃに対し前記実施の形態９で説明した処理を行
う。
形態１０では、まず入出力端子１ａ，１ｂ，１ｃへ０ボ
ルトを入力し、このときの各入出力端子のプルダウンに
よる下降分の電位であるＡＤ変換結果を各オフセットレ
ジスタ２８ａ，２８ｂ，２８ｃへ格納する。次に、各入
出力端子１ａ，１ｂ，１ｃを選択し、各入出力端子に対
応するオフセットレジスタに格納されているプルダウン
降下分のＡＤ変換値を用いて、各入出力端子１ａ，１
ｂ，１ｃに対し前記実施の形態９で説明した処理を行
う。
【００５８】従って、プルダウンされている入出力端子
が複数あっても、各入出力端子に対してプルダウンされ
ていない状態の入出力端子を用いた場合と同一のＡＤ変
換結果が得られ、テストモード時に行われるＡＤ変換の
精度を向上させることができ、各入出力端子に対し共通
化されたテストプログラムを使用することができるＡＳ
ＩＣ内蔵マイコンが得られる効果がある。
が複数あっても、各入出力端子に対してプルダウンされ
ていない状態の入出力端子を用いた場合と同一のＡＤ変
換結果が得られ、テストモード時に行われるＡＤ変換の
精度を向上させることができ、各入出力端子に対し共通
化されたテストプログラムを使用することができるＡＳ
ＩＣ内蔵マイコンが得られる効果がある。
【００５９】
【発明の効果】以上のように、この発明によれば、入出
力端子を使用するテストモード時に当該入出力端子のプ
ルアップまたはプルダウン構成による影響を無効にする
プルアップ・プルダウン無効制御手段を備えるように構
成したので、前記入出力端子についてのテストを行う場
合に、前記入出力端子がプルアップされているかプルダ
ウンされているかに応じたテストプログラムのチューニ
ングを不要にでき、共通化されたテストプログラムを使
用できる効果がある。
力端子を使用するテストモード時に当該入出力端子のプ
ルアップまたはプルダウン構成による影響を無効にする
プルアップ・プルダウン無効制御手段を備えるように構
成したので、前記入出力端子についてのテストを行う場
合に、前記入出力端子がプルアップされているかプルダ
ウンされているかに応じたテストプログラムのチューニ
ングを不要にでき、共通化されたテストプログラムを使
用できる効果がある。
【００６０】この発明によれば、ＡＤ変換器へ供給する
信号が入力される入出力端子に一端が接続されたプルア
ップ抵抗およびプルダウン抵抗と、前記プルアップ抵抗
の他端に接続され、前記入出力端子をプルアップする際
に前記プルアップ抵抗へプルアップ用電源を供給するた
めのプルアップ専用電源端子と、前記プルダウン抵抗の
他端に接続され、前記入出力端子をプルダウンする際に
前記プルダウン抵抗へプルダウン用電源を供給するため
のプルダウン専用電源端子とを備えるように構成したの
で、前記入出力端子についてのテストを行う場合に、前
記プルアップ専用電源端子およびプルダウン専用電源端
子をプルアップ用電源、プルダウン用電源へ接続しない
ようにすることで、前記入出力端子がプルアップされて
いるかプルダウンされているかに応じたテストプログラ
ムのチューニングが不要になり、共通化されたテストプ
ログラムを使用できる効果がある。
信号が入力される入出力端子に一端が接続されたプルア
ップ抵抗およびプルダウン抵抗と、前記プルアップ抵抗
の他端に接続され、前記入出力端子をプルアップする際
に前記プルアップ抵抗へプルアップ用電源を供給するた
めのプルアップ専用電源端子と、前記プルダウン抵抗の
他端に接続され、前記入出力端子をプルダウンする際に
前記プルダウン抵抗へプルダウン用電源を供給するため
のプルダウン専用電源端子とを備えるように構成したの
で、前記入出力端子についてのテストを行う場合に、前
記プルアップ専用電源端子およびプルダウン専用電源端
子をプルアップ用電源、プルダウン用電源へ接続しない
ようにすることで、前記入出力端子がプルアップされて
いるかプルダウンされているかに応じたテストプログラ
ムのチューニングが不要になり、共通化されたテストプ
ログラムを使用できる効果がある。
【００６１】この発明によれば、プルアップ専用電源端
子およびプルダウン専用電源端子の電位を同電位に制御
する専用電源端子同電位制御回路を備えるように構成し
たので、テストを行う入出力端子の電位を前記同電位に
固定でき、前記入出力端子と前記プルアップ専用電源端
子およびプルダウン専用電源端子間の流れ込み電流、流
れ出し電流が抑制でき、前記入出力端子がプルアップさ
れているかプルダウンされているかに応じたテストプロ
グラムのチューニングが不要になり、共通化されたテス
トプログラムを使用できる効果がある。
子およびプルダウン専用電源端子の電位を同電位に制御
する専用電源端子同電位制御回路を備えるように構成し
たので、テストを行う入出力端子の電位を前記同電位に
固定でき、前記入出力端子と前記プルアップ専用電源端
子およびプルダウン専用電源端子間の流れ込み電流、流
れ出し電流が抑制でき、前記入出力端子がプルアップさ
れているかプルダウンされているかに応じたテストプロ
グラムのチューニングが不要になり、共通化されたテス
トプログラムを使用できる効果がある。
【００６２】この発明によれば、ＡＤ変換器からの制御
をもとに、プルアップ専用電源端子およびプルダウン専
用電源端子の電圧を同一電圧に制御するように構成した
ので、ＡＤ変換器へ供給する信号が入力される、テスト
を行う入出力端子の電位を、前記ＡＤ変換器がＡＤ変換
する期間、同電位に固定でき、前記入出力端子と前記プ
ルアップ専用電源端子およびプルダウン専用電源端子間
の流れ込み電流、流れ出し電流を抑制でき、テストモー
ド時に行われるＡＤ変換の精度を向上させることがで
き、前記入出力端子がプルアップされているかプルダウ
ンされているかに応じたテストプログラムのチューニン
グが不要になり、共通化されたテストプログラムを使用
できる効果がある。
をもとに、プルアップ専用電源端子およびプルダウン専
用電源端子の電圧を同一電圧に制御するように構成した
ので、ＡＤ変換器へ供給する信号が入力される、テスト
を行う入出力端子の電位を、前記ＡＤ変換器がＡＤ変換
する期間、同電位に固定でき、前記入出力端子と前記プ
ルアップ専用電源端子およびプルダウン専用電源端子間
の流れ込み電流、流れ出し電流を抑制でき、テストモー
ド時に行われるＡＤ変換の精度を向上させることがで
き、前記入出力端子がプルアップされているかプルダウ
ンされているかに応じたテストプログラムのチューニン
グが不要になり、共通化されたテストプログラムを使用
できる効果がある。
【００６３】この発明によれば、ＡＤ変換器から出力さ
れたプリチャージ信号をもとに、プルアップ抵抗および
プルダウン抵抗の他端へ印加される電圧をプリチャージ
電源電圧の中間電位に制御するように構成したので、Ａ
Ｄ変換器へ供給する信号が入力される、テストを行う入
出力端子の電位を、前記ＡＤ変換器がＡＤ変換する期
間、前記中間電位に固定でき、前記入出力端子と前記プ
ルアップ専用電源端子およびプルダウン専用電源端子間
の流れ込み電流、流れ出し電流が抑制でき、テストモー
ド時に行われるＡＤ変換の精度を向上させることがで
き、前記入出力端子がプルアップされているかプルダウ
ンされているかに応じたテストプログラムのチューニン
グが不要になり、共通化されたテストプログラムを使用
できる効果がある。
れたプリチャージ信号をもとに、プルアップ抵抗および
プルダウン抵抗の他端へ印加される電圧をプリチャージ
電源電圧の中間電位に制御するように構成したので、Ａ
Ｄ変換器へ供給する信号が入力される、テストを行う入
出力端子の電位を、前記ＡＤ変換器がＡＤ変換する期
間、前記中間電位に固定でき、前記入出力端子と前記プ
ルアップ専用電源端子およびプルダウン専用電源端子間
の流れ込み電流、流れ出し電流が抑制でき、テストモー
ド時に行われるＡＤ変換の精度を向上させることがで
き、前記入出力端子がプルアップされているかプルダウ
ンされているかに応じたテストプログラムのチューニン
グが不要になり、共通化されたテストプログラムを使用
できる効果がある。
【００６４】この発明によれば、ＡＤ変換器へ供給され
る変換電圧が入力されるテストモード時変換電圧入力端
子を備え、前記テストモード時変換電圧入力端子から入
力された変換電圧をプルアップ抵抗およびプルダウン抵
抗の他端へ印加し、プルアップ専用電源端子およびプル
ダウン専用電源端子の電位を前記入出力端子と同電位に
制御するように構成したので、前記ＡＤ変換器がＡＤ変
換する際に前記テストモード時変換電圧入力端子から前
記変換電圧を入力することで、前記プルアップ専用電源
端子および前記プルダウン専用電源端子の電位を前記入
出力端子と同電位にすることができ、前記入出力端子と
前記プルアップ専用電源端子間および前記入出力端子と
前記プルダウン専用電源端子間の流れ込み電流、流れ出
し電流をなくすことができ、テストモード時に行われる
ＡＤ変換の精度を向上させることができ、前記入出力端
子がプルアップされているかプルダウンされているかに
応じたテストプログラムのチューニングが不要になり、
共通化されたテストプログラムを使用できる効果があ
る。
る変換電圧が入力されるテストモード時変換電圧入力端
子を備え、前記テストモード時変換電圧入力端子から入
力された変換電圧をプルアップ抵抗およびプルダウン抵
抗の他端へ印加し、プルアップ専用電源端子およびプル
ダウン専用電源端子の電位を前記入出力端子と同電位に
制御するように構成したので、前記ＡＤ変換器がＡＤ変
換する際に前記テストモード時変換電圧入力端子から前
記変換電圧を入力することで、前記プルアップ専用電源
端子および前記プルダウン専用電源端子の電位を前記入
出力端子と同電位にすることができ、前記入出力端子と
前記プルアップ専用電源端子間および前記入出力端子と
前記プルダウン専用電源端子間の流れ込み電流、流れ出
し電流をなくすことができ、テストモード時に行われる
ＡＤ変換の精度を向上させることができ、前記入出力端
子がプルアップされているかプルダウンされているかに
応じたテストプログラムのチューニングが不要になり、
共通化されたテストプログラムを使用できる効果があ
る。
【００６５】この発明によれば、プルアップ抵抗および
プルダウン抵抗を短絡することでプルアップ専用電源端
子およびプルダウン専用電源端子の電位を入出力端子と
同電位に制御するように構成したので、前記入出力端子
と前記プルアップ専用電源端子間および前記入出力端子
と前記プルダウン専用電源端子間の流れ込み電流、流れ
出し電流をなくすことができ、前記入出力端子がプルア
ップされているかプルダウンされているかに応じたテス
トプログラムのチューニングが不要になり、共通化され
たテストプログラムを使用できる効果がある。
プルダウン抵抗を短絡することでプルアップ専用電源端
子およびプルダウン専用電源端子の電位を入出力端子と
同電位に制御するように構成したので、前記入出力端子
と前記プルアップ専用電源端子間および前記入出力端子
と前記プルダウン専用電源端子間の流れ込み電流、流れ
出し電流をなくすことができ、前記入出力端子がプルア
ップされているかプルダウンされているかに応じたテス
トプログラムのチューニングが不要になり、共通化され
たテストプログラムを使用できる効果がある。
【００６６】この発明によれば、入出力端子をプルアッ
プ、プルダウンするためのプルアップ抵抗およびプルダ
ウン抵抗と、前記プルアップ抵抗とプルアップ用電源と
の接続および開放、前記プルダウン抵抗とプルダウン用
電源との接続および開放を、制御信号をもとに行うスイ
ッチ回路とを備えるように構成したので、テストモード
時に前記プルアップ抵抗の他端とプルアップ用電源とを
開放し、さらに前記プルダウン抵抗の他端とプルダウン
用電源とを開放し、プルアップまたはプルダウンが行わ
れていない入出力端子として使用でき、前記入出力端子
がプルアップされているかプルダウンされているかに応
じたテストプログラムのチューニングが不要になり、共
通化されたテストプログラムを使用できる効果がある。
プ、プルダウンするためのプルアップ抵抗およびプルダ
ウン抵抗と、前記プルアップ抵抗とプルアップ用電源と
の接続および開放、前記プルダウン抵抗とプルダウン用
電源との接続および開放を、制御信号をもとに行うスイ
ッチ回路とを備えるように構成したので、テストモード
時に前記プルアップ抵抗の他端とプルアップ用電源とを
開放し、さらに前記プルダウン抵抗の他端とプルダウン
用電源とを開放し、プルアップまたはプルダウンが行わ
れていない入出力端子として使用でき、前記入出力端子
がプルアップされているかプルダウンされているかに応
じたテストプログラムのチューニングが不要になり、共
通化されたテストプログラムを使用できる効果がある。
【００６７】この発明によれば、ＡＤ変換器がＡＤ変換
を行う際に当該ＡＤ変換器から出力される制御信号によ
りスイッチ回路が制御され、プルアップ抵抗の他端とプ
ルアップ用電源との接続および開放、プルダウン抵抗の
他端とプルダウン用電源との接続および開放が制御され
るように構成したので、テストモード時のＡＤ変換の際
に前記プルアップ抵抗の他端とプルアップ用電源とを開
放し、さらに前記プルダウン抵抗の他端とプルダウン用
電源とを開放し、プルアップまたはプルダウンが行われ
ていない入出力端子として使用でき、テストモード時に
行われるＡＤ変換の精度を向上させることができ、前記
入出力端子がプルアップされているかプルダウンされて
いるかに応じたテストプログラムのチューニングが不要
になり、共通化されたテストプログラムを使用できる効
果がある。
を行う際に当該ＡＤ変換器から出力される制御信号によ
りスイッチ回路が制御され、プルアップ抵抗の他端とプ
ルアップ用電源との接続および開放、プルダウン抵抗の
他端とプルダウン用電源との接続および開放が制御され
るように構成したので、テストモード時のＡＤ変換の際
に前記プルアップ抵抗の他端とプルアップ用電源とを開
放し、さらに前記プルダウン抵抗の他端とプルダウン用
電源とを開放し、プルアップまたはプルダウンが行われ
ていない入出力端子として使用でき、テストモード時に
行われるＡＤ変換の精度を向上させることができ、前記
入出力端子がプルアップされているかプルダウンされて
いるかに応じたテストプログラムのチューニングが不要
になり、共通化されたテストプログラムを使用できる効
果がある。
【００６８】この発明によれば、ＡＤ変換器へ供給され
る信号が入力される入出力端子のプルアップまたはプル
ダウンによるオフセット量を検出し、保持するオフセッ
ト量検出保持回路と、テストモード時に前記入出力端子
へ供給される信号の前記ＡＤ変換器によるＡＤ変換結果
と、前記オフセット量検出保持手段により保持したオフ
セット量との大小関係、および前記入出力端子がプルア
ップされているか、プルダウンされているかに応じて、
前記プルアップまたは前記プルダウンされている前記入
出力端子から入力された信号の前記ＡＤ変換器によるＡ
Ｄ変換結果を前記オフセット量で補正し、または外部の
ＤＡ変換器を介して前記入出力端子へ供給される前記Ａ
Ｄ変換器でＡＤ変換を行う信号である半導体集積回路内
部で発生された変換結果期待値を前記オフセット量で補
正し、前記入出力端子のプルアップまたはプルダウン構
成による影響を無効にする補正回路とを備えるように構
成したので、前記入出力端子がプルアップまたはプルダ
ウンされていても、プルアップまたはプルダウンされて
いない状態の入出力端子を用いた場合と同一のＡＤ変換
結果が得られ、テストモード時に行われるＡＤ変換の精
度を向上させることができ、共通化されたテストプログ
ラムを使用することができる効果がある。
る信号が入力される入出力端子のプルアップまたはプル
ダウンによるオフセット量を検出し、保持するオフセッ
ト量検出保持回路と、テストモード時に前記入出力端子
へ供給される信号の前記ＡＤ変換器によるＡＤ変換結果
と、前記オフセット量検出保持手段により保持したオフ
セット量との大小関係、および前記入出力端子がプルア
ップされているか、プルダウンされているかに応じて、
前記プルアップまたは前記プルダウンされている前記入
出力端子から入力された信号の前記ＡＤ変換器によるＡ
Ｄ変換結果を前記オフセット量で補正し、または外部の
ＤＡ変換器を介して前記入出力端子へ供給される前記Ａ
Ｄ変換器でＡＤ変換を行う信号である半導体集積回路内
部で発生された変換結果期待値を前記オフセット量で補
正し、前記入出力端子のプルアップまたはプルダウン構
成による影響を無効にする補正回路とを備えるように構
成したので、前記入出力端子がプルアップまたはプルダ
ウンされていても、プルアップまたはプルダウンされて
いない状態の入出力端子を用いた場合と同一のＡＤ変換
結果が得られ、テストモード時に行われるＡＤ変換の精
度を向上させることができ、共通化されたテストプログ
ラムを使用することができる効果がある。
【００６９】この発明によれば、テストモード時に入出
力端子へ供給される信号のＡＤ変換器によるＡＤ変換結
果がオフセット量検出保持手段により保持したオフセッ
ト量よりも小さいと、プルアップされている前記入出力
端子から入力された信号の前記ＡＤ変換器によるＡＤ変
換結果を前記オフセット量で補正した値をＡＤ変換値と
し、また、前記入出力端子へ供給される信号の前記ＡＤ
変換器によるＡＤ変換結果が前記オフセット量検出保持
手段により保持したオフセット量よりも大きいと、半導
体集積回路内部で発生された変換結果期待値を前記オフ
セット量で補正したときの前記ＡＤ変換器によるＡＤ変
換結果をＡＤ変換値とするように構成したので、前記入
出力端子がプルアップされていても、プルアップされて
いない状態の入出力端子を用いた場合と同一のＡＤ変換
結果が得られ、テストモード時に行われるＡＤ変換の精
度を向上させることができ、共通化されたテストプログ
ラムを使用することができる効果がある。
力端子へ供給される信号のＡＤ変換器によるＡＤ変換結
果がオフセット量検出保持手段により保持したオフセッ
ト量よりも小さいと、プルアップされている前記入出力
端子から入力された信号の前記ＡＤ変換器によるＡＤ変
換結果を前記オフセット量で補正した値をＡＤ変換値と
し、また、前記入出力端子へ供給される信号の前記ＡＤ
変換器によるＡＤ変換結果が前記オフセット量検出保持
手段により保持したオフセット量よりも大きいと、半導
体集積回路内部で発生された変換結果期待値を前記オフ
セット量で補正したときの前記ＡＤ変換器によるＡＤ変
換結果をＡＤ変換値とするように構成したので、前記入
出力端子がプルアップされていても、プルアップされて
いない状態の入出力端子を用いた場合と同一のＡＤ変換
結果が得られ、テストモード時に行われるＡＤ変換の精
度を向上させることができ、共通化されたテストプログ
ラムを使用することができる効果がある。
【００７０】この発明によれば、テストモード時にプル
ダウンされている入出力端子へ供給された信号のＡＤ変
換器によるＡＤ変換結果がオフセット量検出保持手段に
より保持したオフセット量よりも小さいと、半導体集積
回路内部で発生された変換結果期待値を前記オフセット
量で補正したときの前記ＡＤ変換器によるＡＤ変換結果
をＡＤ変換値とし、また、前記入出力端子へ供給された
信号のＡＤ変換器によるＡＤ変換結果が前記オフセット
量検出保持手段により保持したオフセット量よりも大き
いと、プルダウンされている前記入出力端子から入力さ
れた信号の前記ＡＤ変換器によるＡＤ変換結果を前記オ
フセット量で補正した値をＡＤ変換値とするように構成
したので、前記入出力端子がプルダウンされていても、
プルダウンされていない状態の入出力端子を用いた場合
と同一のＡＤ変換結果が得られ、テストモード時に行わ
れるＡＤ変換の精度を向上させることができ、共通化さ
れたテストプログラムを使用することができる効果があ
る。
ダウンされている入出力端子へ供給された信号のＡＤ変
換器によるＡＤ変換結果がオフセット量検出保持手段に
より保持したオフセット量よりも小さいと、半導体集積
回路内部で発生された変換結果期待値を前記オフセット
量で補正したときの前記ＡＤ変換器によるＡＤ変換結果
をＡＤ変換値とし、また、前記入出力端子へ供給された
信号のＡＤ変換器によるＡＤ変換結果が前記オフセット
量検出保持手段により保持したオフセット量よりも大き
いと、プルダウンされている前記入出力端子から入力さ
れた信号の前記ＡＤ変換器によるＡＤ変換結果を前記オ
フセット量で補正した値をＡＤ変換値とするように構成
したので、前記入出力端子がプルダウンされていても、
プルダウンされていない状態の入出力端子を用いた場合
と同一のＡＤ変換結果が得られ、テストモード時に行わ
れるＡＤ変換の精度を向上させることができ、共通化さ
れたテストプログラムを使用することができる効果があ
る。
【図１】 この発明の実施の形態１のＡＳＩＣ内蔵マイ
コンのユーザロジック部の入出力端子付近の構成を示す
回路図である。
コンのユーザロジック部の入出力端子付近の構成を示す
回路図である。
【図２】 この発明の実施の形態２のＡＳＩＣ内蔵マイ
コンのユーザロジック部の入出力端子付近の構成を示す
回路図である。
コンのユーザロジック部の入出力端子付近の構成を示す
回路図である。
【図３】 この発明の実施の形態３のＡＳＩＣ内蔵マイ
コンのユーザロジック部の入出力端子付近の構成を示す
回路図である。
コンのユーザロジック部の入出力端子付近の構成を示す
回路図である。
【図４】 この発明の実施の形態４のＡＳＩＣ内蔵マイ
コンのユーザロジック部の入出力端子付近の構成を示す
回路図である。
コンのユーザロジック部の入出力端子付近の構成を示す
回路図である。
【図５】 この発明の実施の形態５のＡＳＩＣ内蔵マイ
コンのユーザロジック部の入出力端子付近の構成を示す
回路図である。
コンのユーザロジック部の入出力端子付近の構成を示す
回路図である。
【図６】 この発明の実施の形態６のＡＳＩＣ内蔵マイ
コンのユーザロジック部の入出力端子付近の構成を示す
回路図である。
コンのユーザロジック部の入出力端子付近の構成を示す
回路図である。
【図７】 この発明の実施の形態７のＡＳＩＣ内蔵マイ
コンのユーザロジック部の入出力端子付近の構成を示す
回路図である。
コンのユーザロジック部の入出力端子付近の構成を示す
回路図である。
【図８】 この発明の実施の形態７のＡＳＩＣ内蔵マイ
コンのＡＤ変換器によるＡＤ変換結果についての説明図
である。
コンのＡＤ変換器によるＡＤ変換結果についての説明図
である。
【図９】 この発明の実施の形態８のＡＳＩＣ内蔵マイ
コンのユーザロジック部の入出力端子付近の構成を示す
回路図である。
コンのユーザロジック部の入出力端子付近の構成を示す
回路図である。
【図１０】 この発明の実施の形態９のＡＳＩＣ内蔵マ
イコンのユーザロジック部の入出力端子付近の構成を示
す回路図である。
イコンのユーザロジック部の入出力端子付近の構成を示
す回路図である。
【図１１】 この発明の実施の形態９のＡＳＩＣ内蔵マ
イコンのＡＤ変換器によるＡＤ変換結果についての説明
図である。
イコンのＡＤ変換器によるＡＤ変換結果についての説明
図である。
【図１２】 この発明の実施の形態１０のＡＳＩＣ内蔵
マイコンのユーザロジック部の入出力端子付近の構成を
示す回路図である。
マイコンのユーザロジック部の入出力端子付近の構成を
示す回路図である。
【図１３】 従来の半導体集積回路のユーザロジック部
のプルアップ・プルダウン抵抗付きの端子付近の回路構
成を示す回路図である。
のプルアップ・プルダウン抵抗付きの端子付近の回路構
成を示す回路図である。
【図１４】 従来の半導体集積回路のＡＤ変換器に信号
を入力する端子にプルアップ構成が適用された場合のＡ
Ｄ変換特性図である。
を入力する端子にプルアップ構成が適用された場合のＡ
Ｄ変換特性図である。
１ 入出力端子、２ プルアップ抵抗（プルアップ・プ
ルダウン無効制御手段）、３ プルダウン抵抗（プルア
ップ・プルダウン無効制御手段）、４ プルアップ用電
源、５ プルダウン用電源、９ ＡＳＩＣ内蔵マイコン
（半導体集積回路）、１０ ＡＤ変換器、１１ プルア
ップ専用電源端子（プルアップ・プルダウン無効制御手
段）、１２ プルダウン専用電源端子（プルアップ・プ
ルダウン無効制御手段）、１４ａ，１４ｂ プリチャー
ジ用電源（専用電源端子同電位制御回路）、１５ａ，１
５ｂ プリチャージ用グランド（専用電源端子同電位制
御回路）、１６ａ，１６ｂ プリチャージ用プルアップ
抵抗（専用電源端子同電位制御回路）、１７ａ，１７ｂ
プリチャージ用プルダウン抵抗（専用電源端子同電位
制御回路）、１８ａ，１８ｂ、Ｐチャンネルトランジス
タ（専用電源端子同電位制御回路）、１９ａ，１９ｂ
Ｎチャンネルトランジスタ（専用電源端子同電位制御回
路）、２０ インバータ回路（専用電源端子同電位制御
回路）、２１テストモード時変換電圧入力端子、２３
ａ，２３ｂ トランスミッションゲート（専用電源端子
同電位制御回路）、２５ａ，２５ｂ トランスミッショ
ンゲート（スイッチ回路，プルアップ・プルダウン無効
制御手段）、２６ インバータ回路（プルアップ・プル
ダウン無効制御手段）、２８ オフセットレジスタ（オ
フセット量検出保持手段）、２９ 第１の減算器（補正
回路）、３０ 減算結果格納レジスタ（補正回路）、３
１，３１ａ 比較器（補正回路）、３２ 第２の減算器
（補正回路）、３６ ＤＡ変換器（オフセット量検出保
持手段）、３８ 最高位変換値レジスタ（オフセット量
検出保持手段）、３９ 減算器（オフセット量検出保持
手段）、４０ 第１の加算器（補正回路）、４１ 加算
結果格納レジスタ（補正回路）、４２ 第２の加算器
（補正回路）。
ルダウン無効制御手段）、３ プルダウン抵抗（プルア
ップ・プルダウン無効制御手段）、４ プルアップ用電
源、５ プルダウン用電源、９ ＡＳＩＣ内蔵マイコン
（半導体集積回路）、１０ ＡＤ変換器、１１ プルア
ップ専用電源端子（プルアップ・プルダウン無効制御手
段）、１２ プルダウン専用電源端子（プルアップ・プ
ルダウン無効制御手段）、１４ａ，１４ｂ プリチャー
ジ用電源（専用電源端子同電位制御回路）、１５ａ，１
５ｂ プリチャージ用グランド（専用電源端子同電位制
御回路）、１６ａ，１６ｂ プリチャージ用プルアップ
抵抗（専用電源端子同電位制御回路）、１７ａ，１７ｂ
プリチャージ用プルダウン抵抗（専用電源端子同電位
制御回路）、１８ａ，１８ｂ、Ｐチャンネルトランジス
タ（専用電源端子同電位制御回路）、１９ａ，１９ｂ
Ｎチャンネルトランジスタ（専用電源端子同電位制御回
路）、２０ インバータ回路（専用電源端子同電位制御
回路）、２１テストモード時変換電圧入力端子、２３
ａ，２３ｂ トランスミッションゲート（専用電源端子
同電位制御回路）、２５ａ，２５ｂ トランスミッショ
ンゲート（スイッチ回路，プルアップ・プルダウン無効
制御手段）、２６ インバータ回路（プルアップ・プル
ダウン無効制御手段）、２８ オフセットレジスタ（オ
フセット量検出保持手段）、２９ 第１の減算器（補正
回路）、３０ 減算結果格納レジスタ（補正回路）、３
１，３１ａ 比較器（補正回路）、３２ 第２の減算器
（補正回路）、３６ ＤＡ変換器（オフセット量検出保
持手段）、３８ 最高位変換値レジスタ（オフセット量
検出保持手段）、３９ 減算器（オフセット量検出保持
手段）、４０ 第１の加算器（補正回路）、４１ 加算
結果格納レジスタ（補正回路）、４２ 第２の加算器
（補正回路）。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 (72)発明者 安達 聖 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 大西 賢治 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 2G032 AA03 AA05 AA09 AE14 AK15 5B062 AA10 CC01 DD10 EE07 HH04 JJ05 5F038 BE08 BE09 CD08 DF01 DF03 DF04 DF06 DF12 DF14 DT02 DT03 DT04 DT07 EZ20 5J022 AC04 BA00 CB06 CD04 CF07 CG01 9A001 BB02 BB04 BB05 DD15 EE05 JJ45 KK54 LL05
Claims (12)
- 【請求項１】 ユーザが任意にプルアップまたはプルダ
ウン構成を採用できる入出力端子を有したユーザロジッ
ク部と、カスタムロジック設計によるＡＤ変換器を備え
たマイコン部とを１チップ化した半導体集積回路におい
て、前記入出力端子を使用するテストモード時に当該入
出力端子のプルアップまたはプルダウン構成による影響
を無効にするプルアップ・プルダウン無効制御手段を備
えていることを特徴とする半導体集積回路。 - 【請求項２】 入出力端子は、 ＡＤ変換器へ供給される信号が入力される端子であり、 プルアップ・プルダウン無効制御手段は、 前記入出力端子に一端が接続されたプルアップ抵抗およ
びプルダウン抵抗と、 前記プルアップ抵抗の他端に接続され、前記入出力端子
をプルアップする際に前記プルアップ抵抗へプルアップ
用電源を供給するためのプルアップ専用電源端子と、 前記プルダウン抵抗の他端に接続され、前記入出力端子
をプルダウンする際に前記プルダウン抵抗へプルダウン
用電源を供給するためのプルダウン専用電源端子とを備
えていることを特徴とする請求項１記載の半導体集積回
路。 - 【請求項３】 プルアップ・プルダウン無効制御手段
は、 プルアップ専用電源端子およびプルダウン専用電源端子
の電位を同電位に制御する専用電源端子同電位制御回路
を備えていることを特徴とする請求項２記載の半導体集
積回路。 - 【請求項４】 専用電源端子同電位制御回路は、 ＡＤ変換器からの制御をもとに、プルアップ専用電源端
子およびプルダウン専用電源端子の電圧を同電圧に制御
することを特徴とする請求項３記載の半導体集積回路。 - 【請求項５】 専用電源端子同電位制御回路は、 ＡＤ変換器から出力されたプリチャージ信号をもとに、
プルアップ抵抗およびプルダウン抵抗の他端へ印加され
る電圧をプリチャージ電源電圧の中間電位に制御するこ
とを特徴とする請求項４記載の半導体集積回路。 - 【請求項６】 専用電源端子同電位制御回路は、 ＡＤ変換器へ供給される変換電圧が入力されるテストモ
ード時変換電圧入力端子を備え、前記テストモード時変
換電圧入力端子から入力された変換電圧をプルアップ抵
抗およびプルダウン抵抗の他端へ印加し、プルアップ専
用電源端子およびプルダウン専用電源端子の電位を入出
力端子と同電位に制御することを特徴とする請求項３記
載の半導体集積回路。 - 【請求項７】 専用電源端子同電位制御回路は、 プルアップ抵抗およびプルダウン抵抗を短絡することで
プルアップ専用電源端子およびプルダウン専用電源端子
の電位を入出力端子と同電位に制御することを特徴とす
る請求項３記載の半導体集積回路。 - 【請求項８】 プルアップ・プルダウン無効制御手段
は、 入出力端子をプルアップ、プルダウンするためのプルア
ップ抵抗およびプルダウン抵抗と、 前記プルアップ抵抗とプルアップ用電源との接続および
開放、前記プルダウン抵抗とプルダウン用電源との接続
および開放を、制御信号をもとに行うスイッチ回路を備
えていることを特徴とする請求項１記載の半導体集積回
路。 - 【請求項９】 制御信号は、 ＡＤ変換器がＡＤ変換を行う際に当該ＡＤ変換器から出
力されることを特徴とする請求項８記載の半導体集積回
路。 - 【請求項１０】 入出力端子は、 ＡＤ変換器へ供給される信号が入力される端子であり、 プルアップ・プルダウン無効制御手段は、 プルアップまたはプルダウンによる前記入出力端子のオ
フセット量を検出し、保持するオフセット量検出保持回
路と、 テストモード時に前記入出力端子へ供給される信号の前
記ＡＤ変換器によるＡＤ変換結果と、前記オフセット量
検出保持手段により保持したオフセット量との大小関
係、および前記入出力端子がプルアップされているか、
プルダウンされているかに応じて、前記プルアップまた
は前記プルダウンされている前記入出力端子から入力さ
れた信号の前記ＡＤ変換器によるＡＤ変換結果を前記オ
フセット量で補正し、または外部のＤＡ変換器を介して
前記入出力端子へ供給される前記ＡＤ変換器でＡＤ変換
を行う信号である半導体集積回路内部で発生された変換
結果期待値を前記オフセット量で補正し、前記入出力端
子のプルアップまたはプルダウン構成による影響を無効
にする補正回路とを備えていることを特徴とする請求項
１記載の半導体集積回路。 - 【請求項１１】 オフセット量検出保持回路は、 入出力端子がプルアップされていることによるオフセッ
ト量を検出し保持し、補正回路は、 テストモード時に前記入出力端子へ供給される信号のＡ
Ｄ変換器によるＡＤ変換結果が前記オフセット量検出保
持手段により保持したオフセット量よりも小さいと、前
記プルアップされている前記入出力端子から入力された
信号の前記ＡＤ変換器によるＡＤ変換結果を前記オフセ
ット量で補正した値をＡＤ変換値とし、 また、前記入出力端子へ供給される信号のＡＤ変換器に
よるＡＤ変換結果が前記オフセット量検出保持手段によ
り保持したオフセット量よりも大きいと、半導体集積回
路内部で発生された変換結果期待値を前記オフセット量
で補正したときの前記ＡＤ変換器によるＡＤ変換結果を
ＡＤ変換値とすることを特徴とする請求項１０記載の半
導体集積回路。 - 【請求項１２】 オフセット量検出保持回路は、 入出力端子がプルダウンされていることによるオフセッ
ト量を検出し保持し、 補正回路は、 テストモード時に前記入出力端子へ供給された信号のＡ
Ｄ変換器によるＡＤ変換結果が前記オフセット量検出保
持手段により保持したオフセット量よりも小さいと、半
導体集積回路内部で発生された変換結果期待値を前記オ
フセット量で補正したときの前記ＡＤ変換器によるＡＤ
変換結果をＡＤ変換値とし、 また、前記入出力端子へ供給された信号のＡＤ変換器に
よるＡＤ変換結果が前記オフセット量検出保持手段によ
り保持したオフセット量よりも大きいと、前記プルダウ
ンされている前記入出力端子から入力された信号の前記
ＡＤ変換器によるＡＤ変換結果を前記オフセット量で補
正した値をＡＤ変換値とすることを特徴とする請求項１
０記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10359592A JP2000183739A (ja) | 1998-12-17 | 1998-12-17 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10359592A JP2000183739A (ja) | 1998-12-17 | 1998-12-17 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000183739A true JP2000183739A (ja) | 2000-06-30 |
Family
ID=18465292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10359592A Pending JP2000183739A (ja) | 1998-12-17 | 1998-12-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000183739A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012208068A (ja) * | 2011-03-30 | 2012-10-25 | Keihin Corp | 電池電圧検出装置 |
| JP2013004668A (ja) * | 2011-06-15 | 2013-01-07 | Elpida Memory Inc | 半導体装置および判定方法 |
| US9773544B2 (en) | 2015-09-09 | 2017-09-26 | Samsung Electronics Co., Ltd. | Memory device with switchable sense amplifier |
| JP2018088627A (ja) * | 2016-11-29 | 2018-06-07 | 株式会社ユーシン | 入力装置 |
| US10453504B2 (en) | 2016-09-26 | 2019-10-22 | Samsung Electronics Co., Ltd. | Memory device and divided clock correction method thereof |
| US10460769B2 (en) | 2016-08-22 | 2019-10-29 | Samsung Electronics Co., Ltd. | Memory device including error detection circuit |
| US10671319B2 (en) | 2017-11-03 | 2020-06-02 | Samsung Electronics Co., Ltd. | Memory device configured to store and output address in response to internal command |
| US10908212B2 (en) | 2018-03-05 | 2021-02-02 | Samsung Electronics Co., Ltd. | Semiconductor memory device including a shift register |
-
1998
- 1998-12-17 JP JP10359592A patent/JP2000183739A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012208068A (ja) * | 2011-03-30 | 2012-10-25 | Keihin Corp | 電池電圧検出装置 |
| US9046584B2 (en) | 2011-03-30 | 2015-06-02 | Keihin Corporation | Battery voltage detector having pull-up resistor |
| JP2013004668A (ja) * | 2011-06-15 | 2013-01-07 | Elpida Memory Inc | 半導体装置および判定方法 |
| US9773544B2 (en) | 2015-09-09 | 2017-09-26 | Samsung Electronics Co., Ltd. | Memory device with switchable sense amplifier |
| US10460769B2 (en) | 2016-08-22 | 2019-10-29 | Samsung Electronics Co., Ltd. | Memory device including error detection circuit |
| US10453504B2 (en) | 2016-09-26 | 2019-10-22 | Samsung Electronics Co., Ltd. | Memory device and divided clock correction method thereof |
| US11056158B2 (en) | 2016-09-26 | 2021-07-06 | Samsung Electronics Co., Ltd. | Memory device and divided clock correction method thereof |
| JP2018088627A (ja) * | 2016-11-29 | 2018-06-07 | 株式会社ユーシン | 入力装置 |
| US10671319B2 (en) | 2017-11-03 | 2020-06-02 | Samsung Electronics Co., Ltd. | Memory device configured to store and output address in response to internal command |
| US10908212B2 (en) | 2018-03-05 | 2021-02-02 | Samsung Electronics Co., Ltd. | Semiconductor memory device including a shift register |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |