CN103839922A - 半导体测试结构及其测试方法 - Google Patents

Abstract

一种半导体测试结构及其测试方法，其中所述半导体测试结构，由若干呈行列分布的双镶嵌结构构成若干条串联的子测试链，子测试链的首端和首端相连，尾端和尾端相连，使若干条子测试链串联，构成半导体测试结构，节省了空间，通过测试半导体测试结构的电阻，从而判断双镶嵌结构是否存在缺陷，测试方法简单，测试效率高。

Description

半导体测试结构及其测试方法

技术领域

本发明涉及半导体制作领域，特别涉及一种半导体测试结构及其测试方法。

背景技术

静态随机存储器（SRAM）作为挥发性存储器中的一员，具有高速度、低功耗与标准工艺相兼容等优点，广泛应用于PC、个人通信、消费电子产品（智能卡、数码相机、多媒体播放器）等领域。

图1为现有6T结构的SRAM存储器的存储单元的电路结构示意图，所述存储单元包括：第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3以及第四NMOS晶体管N4，第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2形成双稳态电路，所述第一PMOS晶体管P1和第二PMOS晶体管P2为上拉晶体管，第一NMOS晶体管N1和第二NMOS晶体管N2为下拉晶体管，第三NMOS晶体管N3和第四NMOS晶体管N4为传输晶体管，第一PMOS晶体管P1的栅极、第一NMOS晶体管N1的栅极、第二PMOS晶体管P2的漏极、第二NMOS晶体管N2的漏极、第四NMOS晶体管N4的源极电连接，形成第一存储节点11；第二PMOS晶体管P2的栅极、第二NMOS晶体管N2的栅极、第一PMOS晶体管P1的漏极、第一NMOS晶体管N1的漏极、第三NMOS晶体管N3的源极电连接，形成第二存储节点12。

第三NMOS晶体管N3和第四NMOS晶体管N4的栅极与字线WL电连接；第三NMOS晶体管N3的漏极与第一位线BL电连接，第四NMOS晶体管N4的漏极与第二位线（互补位线）BLB电连接；第一PMOS晶体管P1的源极和第二PMOS晶体管P2的源极与电源线Vdd电连接；第一NMOS晶体管N1的源极和第二NMOS晶体管N2的源极与地线Vss电连接。

现有的SRAM存储器的集成制造工艺中，首先在半导体衬底上形成行列排布的若干存储单元，每个存储单元具有至少4个晶体管；然后形成覆盖半导体衬底和存储单元的介质层；然后在介质层中形成金属互连线、字线、位线和双镶嵌结构，所述双镶嵌结构用于将金属互连线、字线和位线与存储单元中晶体管的栅极、源极或漏极相连。

现有双镶嵌结构通过电镀工艺形成，但是随着特征尺寸的不断减小，双镶嵌结构中容易形成缺陷，从而影响最终形成的SRAM存储器的稳定性，而现有并没有有效检测双镶嵌结构是否存在缺陷的方法。

更多关于SRAM存储器的介绍请参考公开号为US2007/0241411A1的美国专利。

发明内容

本发明解决的问题是提供一种用于双镶嵌结构中缺陷的检测结构和检测方法。

为解决上述问题，本发明技术方案提供了一种半导体测试结构，包括：半导体衬底，位于半导体衬底上的底层介质层，底层介质层中具有若干第一连接结构；位于底层介质层上的中间介质层，中间介质层中具有若干呈行列分布的双镶嵌结构，每个双镶嵌结构具有第一插塞和位于第一插塞上的金属块；位于中间介质层上的顶层介质层位于，顶层介质层中具有若干第二连接结构和第三连接结构，中间介质层中的每一行中的第一个双镶嵌结构的第一插塞通过一个第一连接结构与同一行中相邻的第二个双镶嵌结构的第一插塞相连，第二个双镶嵌结构的金属块通过一个第二连接结构与同一行中相邻的第三个双镶嵌结构的金属块相连，直至第n-1个双镶嵌结构的第一插塞通过一个第一连接结构与同一行中相邻的第n个双镶嵌结构的第一插塞相连，构成一条串联的子测试链，第三连接结构将相邻的子测试链的首端和首端相连，尾端和尾端相连，使若干条子测试链串联，构成半导体测试结构。

可选的，所述双镶嵌结构的金属块的长度和宽度的比值范围为1:1~6:1。

可选的，所述行列分布的双镶嵌结构中，不同双镶嵌结构的金属块的面积不相同。

可选的，所述行列分布的双镶嵌结构中，双镶嵌结构的金属块的排布方向相同或不同，金属块的长度和宽度的比值相同或不同。

可选的，行列分布的双镶嵌结构中，每一行中的双镶嵌结构的金属块的长度和宽度的比值相同，每一行中相邻的双镶嵌结构的金属块的排布方向相同。

可选的，行列分布的双镶嵌结构中，每一行中的相邻的双镶嵌结构的金属块的长度和宽度的比值相同，且每一行中相邻的双镶嵌结构的金属块的排布方向不相同。

可选的，相邻行中对应位置的双镶嵌结构的金属块的排布方向相同或不相同。

可选的，行列分布的双镶嵌结构中，每一行中双镶嵌结构的金属块的长度和宽度的比值不相同，相邻行中对应位置的双镶嵌结构的金属块的排布方向相同或不相同。

可选的，所述中间介质层为多层的中间子介质层构成的堆叠结构，每一层的中间子介质层中具有若干呈行列分布的双镶嵌结构，相邻两层的中间子介质层中若干呈行列分布的双镶嵌结构的位置相对应，且位于上层的中间子介质层中的双镶嵌结构的第一插塞与位于下层的中间子介质层中的双镶嵌结构的金属块相连接。

可选的，相邻两层的中间子介质层中对应位置的双镶嵌结构的金属块的长度和宽度的比值和排布方向相同。

可选的，相邻两层的中间子介质层中对应位置的双镶嵌结构的金属块的长度和宽度的比值相同，排布方向不相同。

可选的，相邻两层的中间子介质层中对应位置的双镶嵌结构的金属块的长度和宽度的比值不相同，排布方向不相同。

可选的，所述半导体衬底上还具有器件区域，所述器件区域形成有半导体器件，器件区域上的底层介质层、中间介质层和顶层介质层中形成有与半导体器件相连的互连结构，所述互连结构包括双镶嵌结构，半导体测试结构中的双镶嵌结构与器件区域上的双镶嵌结构的长度和宽度的比值和排布方向相同，且形成工艺相同。

可选的，所述器件区域上和半导体测试结构中的双镶嵌结构的材料为铜，形成工艺为电镀工艺，所述半导体器件为行列排布的SRAM存储单元。

可选的，所述第一连接结构、第二连接结构和第三连接结构的设计尺寸大于半导体测试结构中双镶嵌结构的设计尺寸。

本发明技术方案提供了还提供了一种测试方法，包括：

提供权项所述的半导体测试结构；在所述半导体测试结构的两端施加一测试电压，测量半导体测试结构中通过的测试电流，计算获得测试电阻；将所述测试电阻与基准电阻相比较，若测试电阻大于基准电阻，则半导体测试结构中的双镶嵌结构异常，若测试电阻等于基准电阻，则正常。

可选的，所述基准电阻为基准值和阈值之和。

可选的，所述阈值的范围为-10%×基准值~+10%×基准值。

可选的，还包括：若测试电阻大于基准电阻，双镶嵌结构异常时，对所述半导体测试结构中某一行或多行的双镶嵌结构进行剖片，从而判断哪种长度和宽度的比值以及排布方向的金属块对应的双镶嵌结构存在异常。

本发明技术方案提供了一种检测方法，包括：

提供所述的半导体测试结构；对所述半导体测试结构中某一行或多行的双镶嵌结构进行剖片；对所述剖片后双镶嵌结构进行检查，判断所述双镶嵌结构是否存在缺陷。

与现有技术相比，本发明技术方案具有以下优点：

本发明的半导体测试结构，由若干呈行列分布的双镶嵌结构构成若干条串联的子测试链，子测试链的首端和首端相连，尾端和尾端相连，使若干条子测试链串联，构成半导体测试结构，节省了空间，通过测试半导体测试结构的电阻，从而判断双镶嵌结构是否存在缺陷。

进一步，所述行列分布的双镶嵌结构中，双镶嵌结构的金属块的排布方向相同或不同，金属块的长度和宽度的比值相同或不同，因此通过测试半导体测试结构的电阻，从而可以判断尺寸相同或不同，且排布方向相同或不同的双镶嵌结构是否存在缺陷，测试效率高、缺陷测试涵盖双镶嵌结构类型广（不同尺寸或排布方向），通过对有缺陷的双镶嵌结构进行剖片，从而可以判断那种尺寸下和哪种排布方向的双镶嵌结构存在缺陷，在SRAM的制作工艺中，从而可以对双镶嵌结构的形成工艺、尺寸和排布方向进行优化。需要说明的是，本实施例及后续实施例中所述的尺寸是指双镶嵌结构的金属块的长度和宽度的比值。

进一步，第一连接结构、第二连接结构和第三连接结构设计尺寸大于双镶嵌结构结构的设计尺寸，使得形成的第一连接结构、第二连接结构和第三连接结构中不会形成空隙等缺陷，提高后续的测试结果精度和准确性。

本发明的测试方法，在所述半导体测试结构的两端施加一测试电压，测量半导体测试结构中通过的测试电流，计算获得测试电阻，然后将所述测试电阻与基准电阻相比较，若测试电阻大于基准电阻，则半导体测试结构中的双镶嵌结构异常，若测试电阻等于基准电阻，则正常，测试方法简单，测试结果准确，效率高。

附图说明

图1为现有6T结构的SRAM存储器的存储单元的电路结构示意图；

图2~图9为本发明实施例半导体测试结构的结构示意图。

具体实施方式

发明人在现有制作SRAM存储器的过程中发现，采用电镀工艺在形成用于将金属互连线、字线和位线与存储单元中晶体管的栅极、源极或漏极相连的双镶嵌结构时，由于特征尺寸的不断减小，容易在双镶嵌结构中形成空洞等缺陷，空洞等缺陷的存在会影响双镶嵌结构的电学性能，最终影响形成的半导体器件的SRAM存储器的稳定性。

发明人进一步研究发现，形成双镶嵌结构时，需在介质层中形成通孔和与通孔相连的凹槽，在凹槽和通孔中填充金属铜时，凹槽的尺寸和排布方向，会对通孔中金属铜的填充性能产生较大影响，特别是当特征尺寸小于45纳米时，容易在通孔中填充的金属铜中产生空隙，而在SRAM的存储器的制作中，双镶嵌结构的尺寸和排布方向多种多样，因此很难判断哪个尺寸和/或排布方向的双镶嵌结构有问题，不利于SRAM的存储器性能的监控。

为此，本发明实施例提出一种半导体测试结构及其检测方法，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

图2~图9为本发明实施例半导体测试结构的结构示意图，其中图3、图8和图9为图2沿AB方向的剖面结构示意图，图4~图7为图3沿CD方向的剖面结构示意图。

首先请参考图2和图3，本发明实施例提供了一种半导体测试结构，包括：半导体衬底100，位于半导体衬底100上的底层介质层102，底层介质层102中具有若干第一连接结构103；位于底层介质层102上的中间介质层114，中间介质层114中具有若干呈行列分布的双镶嵌结构104，每个双镶嵌结构104具有第一插塞108和位于第一插塞108上的金属块109；位于中间介质层114上的顶层介质层115，顶层介质层115中具有若干第二连接结构105和第三连接结构106，中间介质层114中的每一行中的第一个双镶嵌结构的第一插塞108通过一个第一连接结构103与同一行中相邻的第二个双镶嵌结构的第一插塞108相连，第二个双镶嵌结构的金属块109通过一个第二连接结构105与同一行中相邻的第三个双镶嵌结构的金属块109相连，直至第n-1个双镶嵌结构的第一插塞108通过一个第一连接结构103与同一行中相邻的第n个（n≥5）双镶嵌结构的第一插塞108相连，构成一条串联的子测试链（如图2中的子测试链11或子测试链12），子测试链之间相互平行，第三连接结构106将相邻的子测试链的首端和首端相连，尾端和尾端相连，使若干条子测试链串联，即第一条子测试链的尾端与第二条子测试链的尾端相连，第二条子测试链的首端与第三条子测试链的首端相连，第三条子测试链的尾端与第四条第三条子测试链的尾端相连，直至第m-1条子测试链的首端与m条（m≥3）子测试链的首端相连，其中第一条子测试链的首端和第m条子测试链的尾端分别连接用于施加测试电压的测试垫107，构成半导体测试结构。

所述双镶嵌结构104的材料为铜、铝、银或其他合适的金属，形成工艺为电镀或溅射工艺，本实施例中，所述双镶嵌结构104的材料为铜，形成工艺为电镀，具体的形成过程为：首先在中间介质层114中形成贯穿中间介质层114的通孔，然后在中间介质层中形成凹槽，凹槽的位置与通孔的位置相对应，接着在通孔和凹槽中采用电镀工艺填充金属铜，形成双镶嵌结构104。在本发明的其他实施例中，也可以先在中间介质层形成凹槽，然后在中间介质层中形成与凹槽对应的通孔，最后在凹槽和通孔中填充满金属，形成双镶嵌结构。

所述第二连接结构105包括位于顶层介质层115中第二插塞110和与第二插塞110相连的第二金属线111，所述第三连接结构106包括位于顶层介质层115中第三插塞112和与第三插塞112相连的第三金属线113。本实施例中第二连接结构105和第三连接结构106材料为铜，形成工艺为电镀，第二连接结构105和第三连接结构106设计尺寸大于双镶嵌结构104结构的设计尺寸，即形成第二连接结构105和第三连接结构106时对应的通孔和凹槽的宽度要大于双镶嵌结构104对应的通孔和凹槽的宽度，使得形成的第二连接结构105和第三连接结构106中不会形成空隙等缺陷，提高后续的测试结果精度和准确性。

所述第一连接结构103的材料为金属或掺杂的多晶硅，第一连接结构103的设计尺寸大于双镶嵌结构104结构的设计尺寸，从而使形成的第一连接结构103不会形成空隙等缺陷，提高后续的测试结果精度和准确性。

所述半导体衬底100上还具有器件区域（图中未示出），所述器件区域形成有半导体器件，所述半导体器件为行列排布的SRAM存储单元，器件区域上的底层介质层、中间介质层和顶层介质层中形成有与半导体器件相连的互连结构，所述互连结构包括双镶嵌结构，半导体测试结构中的双镶嵌结构与器件区域上的双镶嵌结构的长度和宽度的比值和排布方向相同，且形成工艺相同，从而可以通过测量测试结构的电阻，将测试的电阻与基准电阻比较，若测试电阻大于基准电阻，则半导体测试结构中的双镶嵌结构异常，由于半导体测试结构中的双镶嵌结构与器件区域上的双镶嵌结构的长度和宽度的比值和排布方向相同，且形成工艺相同，由此，可以判断器件区域上的双镶嵌结构存在异常，因此，本发明实施例中的半导体测试结构可以很好的监控器件区域形成的双镶嵌结构是否存在缺陷。

本发明实施例中，所述行列分布的双镶嵌结构104中，双镶嵌结构104的金属块109的排布方向相同或不同，金属块的长度和宽度的比值相同或不同，因此通过测试本发明实施例的半导体测试结构的电阻，从而可以判断尺寸相同或不同，且排布方向相同或不同的双镶嵌结构是否存在缺陷，测试效率高、缺陷测试涵盖双镶嵌结构类型广（不同尺寸或排布方向），通过对有缺陷的双镶嵌结构进行剖片，从而可以判断那种尺寸下和哪种排布方向的双镶嵌结构存在缺陷，从而在SRAM的制作工艺中，可以对双镶嵌结构的形成工艺、尺寸和排布方向进行优化。需要说明的是，本实施例及后续实施例中所述的尺寸是指双镶嵌结构的金属块的长度和宽度的比值。

下面将结合附图对上述金属块的排布方向和尺寸的具体实施方式做详细的说明，图4~图7为图3沿切割线CD方面剖面的俯视视角的示意图，需要说明的是，本发明实施例中双镶嵌结构排布方向是指在沿切割线CD形成的剖面（或者平行于半导体衬底100表面的平面）上排布。

在其中一个实施例中，请参考图4，行列分布的双镶嵌结构104中，每一行中的相邻的双镶嵌结构104的金属块109的长度e和宽度f的比值相同，且每一行中相邻的双镶嵌结构的金属块109的排布方向不相同，需要说明的是，本实施例及后续实施例中，金属块的长度是指金属块长边的尺寸，金属块的宽度是指金属块短边的尺寸，金属块的排布方向是指金属块的长边与x轴之间的夹角的大小。

所述双镶嵌结构104的金属块的长度和宽度的比值范围为1:1~6:1，优选为1:1、3:2和4:1，本实施例中，双镶嵌结构104的金属块109的排布方向有两种，一部分金属块109的长边与x轴之间的夹角为0度，一部分金属块109的长边与x轴之间的夹角为90度。在本发明的其他实施例中，金属块109的长边与x轴之间的夹角可以为0~90之间的任意角度。

本实施例中，相邻两行中对应位置的双镶嵌结构104的金属块109的排布方向不同，在其他实施例中，相邻两行中对应位置的双镶嵌结构104的金属块109的排布方向相同。

通过测试具有上述双镶嵌结构的半导体测试结构的电阻，可以判断尺寸相同，但排布方向不同的双镶嵌结构是否存在缺陷，通过对有缺陷的双镶嵌结构进行剖片，从而可以判断同一尺寸下，哪种排布方向下的双镶嵌结构存在缺陷，从而可以对双镶嵌结构的形成工艺、尺寸和排布方向进行优化。需要说明的是，本实施例及后续实施例中所述的尺寸是指双镶嵌结构的金属块的长度和宽度的比值。

在本发明的另一实施例中，请参考图5，行列分布的双镶嵌结构104中，每一行中的每个双镶嵌结构104的金属块109的长度e和宽度f的比值相同，每一行中相邻的双镶嵌结构104的金属块109的排布方向相同，且相邻行中对应位置的双镶嵌结构104的金属块109的排布方向不相同。通过测试具有所述双镶嵌结构的半导体测试结构的电阻，可以判断每一行中尺寸相同，但相邻行排布方向不同的双镶嵌结构是否存在缺陷，通过对有缺陷的双镶嵌结构进行剖片，从而可以判断同一尺寸下，哪种排布方向下的双镶嵌结构存在缺陷，从而可以对双镶嵌结构的形成工艺、尺寸和排布方向进行优化。

在本发明的其他实施例中，第L（L≥1）行中双镶嵌结构的金属块109尺寸相同，第L+1（L≥1）行中的双镶嵌结构的金属块尺寸与第L行的金属块的尺寸不相同，且第L行和第L+1行的双镶嵌结构的金属块排布方向相同或不相同。

在本发明的另一实施例中，请参考图6，行列分布的双镶嵌结构104中，每一行中的每个双镶嵌结构104的金属块109的长度e和宽度f的比值不相同，每一行中相邻的双镶嵌结构104的金属块109的排布方向相同，且相邻行中对应位置的双镶嵌结构104的金属块109的排布方向相同，相邻行中对应位置的双镶嵌结构104的金属块109的长度e和宽度f的比值不相同（或者相同）。

在本发明的另一实施例中，请参考图7，行列分布的双镶嵌结构104中，每一行中的每个双镶嵌结构104的金属块109的长度e和宽度f的比值不相同，每一行中相邻的双镶嵌结构104的金属块109的排布方向不相同，且相邻行中对应位置的双镶嵌结构104的金属块109的排布方向不相同（或者相同），相邻行中对应位置的双镶嵌结构104的金属块109的长度e和宽度f的比值不相同（或者相同）。

在本发明的其他实施例中，所述行列分布的双镶嵌结构104中，所述双镶嵌结构104的金属块109的面积不相同，通过测试半导体测试结构的电阻，从而可以判断金属块109的面积不相同的双镶嵌结构104是否存在缺陷。在具体的实施例中，在金属块109的长度e和宽度f的比值相同，且金属块的排布方向相同或不相同的情况下，所述金属块109的面积不相同；或者，在金属块109的长度e和宽度f的比值不相同，且金属块的排布方向相同或不相同的情况下，所述金属块109的面积不相同。

所述行列分布的双镶嵌结构104除了可以是单层结构外，还可以是多层的结构，双镶嵌结构104的层数大于等于两层，通过测试具有多层的双镶嵌结构的半导体测试结构的电阻，从而可以判断多层的双镶嵌结构在尺寸相同或不同，排布相同或不同时，是否存在缺陷。本实施例中以三层为例，请参考图8，所述中间介质层为多层的中间子介质层构成的堆叠结构，具体包括：位于底层介质层103上的第一中间子介质层114a、第一中间子介质层114a上的第二中间子介质层114b、第二中间子介质层114b上的第三中间子介质层114c，每一层的中间子介质层中具有若干呈行列分布的双镶嵌结构，具体包括：位于第一中间子介质层114a中的第一层行列分布的双镶嵌结构104a、位于第二中间子介质层114b中的第二层行列分布的双镶嵌结构104b、位于第三中间子介质层114c中的第三层行列分布的双镶嵌结构104c，相邻两层的中间子介质层中若干呈行列分布的双镶嵌结构的位置相对应，且位于上层的中间子介质层中的双镶嵌结构的第一插塞108与位于下层的中间子介质层中的双镶嵌结构的金属块109相连接，相邻两层中对应位置的双镶嵌结构的金属块109的长度和宽度的比值相同，且排布方向相同。

在本发明的其他实施例中，所述行列分布的双镶嵌结构104为多层的结构，请参考图9，相邻两层的中间子介质层中若干呈行列分布的双镶嵌结构的位置相对应，且位于上层的中间子介质层中的双镶嵌结构的第一插塞108与位于下层的中间子介质层中的双镶嵌结构的金属块109相连接，相邻两层中对应位置的双镶嵌结构的金属块109的长度和宽度的比值相同或不相同，且双镶嵌结构排布方向不同。

本发明实施例还提供了一种采用上述半导体测试结构进行测试的方法，包括：

提供所述的半导体测试结构；

在所述半导体测试结构的两端施加一测试电压，测量半导体测试结构中通过的测试电流，计算获得测试电阻；

将所述测试电阻与基准电阻相比较，若测试电阻大于基准电阻，则双镶嵌结构异常，若测试电阻等于基准电阻，则正常。

所述基准电阻为基准值和阈值之，如权利要求18所述的测试方法，其特征在于，所述阈值的范围为-10%×基准值~+10%×基准值，以提高测量的精度，减少测量的误差。

若测试电阻大于基准电阻，双镶嵌结构异常时，对所述半导体测试结构中某一行或多行的双镶嵌结构进行剖片，从而判断那种长度和宽度的比值以及排布方向的金属块对应的双镶嵌结构存在异常，从而可以根据测量结构对双镶嵌结构的形成工艺、尺寸和排布方向进行优化。

本发明实施例还提供了一种采用上述形成的半导体测试结构进行检测的方法，包括：提供所述半导体测试结构；对所述半导体测试结构中某一行或多行的双镶嵌结构进行剖片；对所述剖片后双镶嵌结构进行检查，判断所述双镶嵌结构是否存在缺陷。采用这种检测方法，无需测试半导体测试结构的电阻，可以直接对双镶嵌结构进行检查，若果双镶嵌结构存在缺陷，则可以直接对双镶嵌结构形成工艺和双镶嵌结构的尺寸和排布进行调整，简单方便。

综上，本发明实施例的半导体测试结构，由若干呈行列分布的双镶嵌结构构成若干条串联的子测试链，子测试链的首端和首端相连，尾端和尾端相连，使若干条子测试链串联，构成半导体测试结构，节省了空间，通过测试半导体测试结构的电阻，从而判断双镶嵌结构是否存在缺陷。

进一步，所述行列分布的双镶嵌结构中，双镶嵌结构的金属块的排布方向相同或不同，金属块的长度和宽度的比值相同或不同，因此通过测试半导体测试结构的电阻，从而可以判断尺寸相同或不同，且排布方向相同或不同的双镶嵌结构是否存在缺陷，测试效率高、缺陷测试所涵盖的双镶嵌结构类型广（不同尺寸或排布方向），通过对有缺陷的双镶嵌结构进行剖片，从而可以判断那种尺寸下和哪种排布方向的双镶嵌结构存在缺陷，从而在SRAM的制作工艺中，可以对双镶嵌结构的形成工艺、尺寸和排布方向进行优化。进一步，第一连接结构、第二连接结构和第三连接结构设计尺寸大于双镶嵌结构结构的设计尺寸，使得形成的第一连接结构、第二连接结构和第三连接结构中不会形成空隙等缺陷，提高后续的测试结果精度和准确性。

本发明实施例的测试方法，在所述半导体测试结构的两端施加一测试电压，测量半导体测试结构中通过的测试电流，计算获得测试电阻，然后将所述测试电阻与基准电阻相比较，若测试电阻大于基准电阻，则半导体测试结构中的双镶嵌结构异常，若测试电阻等于基准电阻，则正常，测试方法简单，测试结果准确，效率高。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (20)

1.一种半导体测试结构，其特征在于，包括：

半导体衬底，位于半导体衬底上的底层介质层，底层介质层中具有若干第一连接结构；

位于底层介质层上的中间介质层，中间介质层中具有若干呈行列分布的双镶嵌结构，每个双镶嵌结构具有第一插塞和位于第一插塞上的金属块；

位于中间介质层上的顶层介质层，顶层介质层中具有若干第二连接结构和第三连接结构，中间介质层中的每一行中的第一个双镶嵌结构的第一插塞通过一个第一连接结构与同一行中相邻的第二个双镶嵌结构的第一插塞相连，第二个双镶嵌结构的金属块通过一个第二连接结构与同一行中相邻的第三个双镶嵌结构的金属块相连，直至第n-1个双镶嵌结构的第一插塞通过一个第一连接结构与同一行中相邻的第n个双镶嵌结构的第一插塞相连，构成一条串联的子测试链，第三连接结构将相邻的子测试链的首端和首端相连，尾端和尾端相连，使若干条子测试链串联，构成半导体测试结构。

2.如权利要求1所述的半导体测试结构，其特征在于，所述双镶嵌结构的金属块的长度和宽度的比值范围为1:1~6:1。

3.如权利要求1所述的半导体测试结构，其特征在于，所述行列分布的双镶嵌结构中，不同双镶嵌结构的金属块的面积不相同。

4.如权利要求1所述的半导体测试结构，其特征在于，所述行列分布的双镶嵌结构中，双镶嵌结构的金属块的排布方向相同或不同，金属块的长度和宽度的比值相同或不同。

5.如权利要求4所述的半导体测试结构，其特征在于，行列分布的双镶嵌结构中，每一行中的双镶嵌结构的金属块的长度和宽度的比值相同，每一行中相邻的双镶嵌结构的金属块的排布方向相同。

6.如权利要求4所述的半导体测试结构，其特征在于，行列分布的双镶嵌结构中，每一行中的相邻的双镶嵌结构的金属块的长度和宽度的比值相同，且每一行中相邻的双镶嵌结构的金属块的排布方向不相同。

7.如权利要求5或6所述的半导体测试结构，其特征在于，相邻行中对应位置的双镶嵌结构的金属块的排布方向相同或不相同。

8.如权利要求4所述的半导体测试结构，其特征在于，行列分布的双镶嵌结构中，每一行中双镶嵌结构的金属块的长度和宽度的比值不相同，相邻行中对应位置的双镶嵌结构的金属块的排布方向相同或不相同。

9.如权利要求1所述的半导体测试结构，其特征在于，所述中间介质层为多层的中间子介质层构成的堆叠结构，每一层的中间子介质层中具有若干呈行列分布的双镶嵌结构，相邻两层的中间子介质层中若干呈行列分布的双镶嵌结构的位置相对应，且位于上层的中间子介质层中的双镶嵌结构的第一插塞与位于下层的中间子介质层中的双镶嵌结构的金属块相连接。

10.如权利要求9所述的半导体测试结构，其特征在于，相邻两层的中间子介质层中对应位置的双镶嵌结构的金属块的长度和宽度的比值相同，排布方向相同。

11.如权利要求9所述的半导体测试结构，其特征在于，相邻两层的中间子介质层中对应位置的双镶嵌结构的金属块的长度和宽度的比值相同，排布方向不相同。

12.如权利要求9所述的半导体测试结构，其特征在于，相邻两层的中间子介质层中对应位置的双镶嵌结构的金属块的长度和宽度的比值不相同，排布方向不相同。

13.如权利要求1所述的半导体测试结构，其特征在于，所述半导体衬底上还具有器件区域，所述器件区域形成有半导体器件，器件区域上的底层介质层、中间介质层和顶层介质层中形成有与半导体器件相连的互连结构，所述互连结构包括双镶嵌结构，半导体测试结构中的双镶嵌结构与器件区域上的双镶嵌结构的长度和宽度的比值和排布方向相同，且形成工艺相同。

14.如权利要求13所述的半导体测试结构，其特征在于，所述器件区域上和半导体测试结构中的双镶嵌结构的材料为铜，形成工艺为电镀工艺，所述半导体器件为行列排布的SRAM存储单元。

15.如权利要求1所述的半导体测试结构，其特征在于，所述第一连接结构、第二连接结构和第三连接结构的设计尺寸大于半导体测试结构中双镶嵌结构的设计尺寸。

16.一种测试方法，其特征在于，包括：

提供权利要求1~15任一项所述的半导体测试结构；

在所述半导体测试结构的两端施加一测试电压，测量半导体测试结构中通过的测试电流，计算获得测试电阻；

将所述测试电阻与基准电阻相比较，若测试电阻大于基准电阻，则半导体测试结构中的双镶嵌结构异常，若测试电阻等于基准电阻，则正常。

17.如权利要求16所述的测试方法，其特征在于，所述基准电阻为基准值和阈值之和。

18.如权利要求17所述的测试方法，其特征在于，所述阈值的范围为-10%×基准值~+10%×基准值。

19.如权利要求16所述的测试方法，其特征在于，还包括：若测试电阻大于基准电阻，双镶嵌结构异常时，对所述半导体测试结构中某一行或多行的双镶嵌结构进行剖片，从而判断哪种长度和宽度的比值以及排布方向的金属块对应的双镶嵌结构存在异常。

20.一种检测方法，其特征在于，包括：

提供权利要求1~15任一项所述的半导体测试结构；

对所述半导体测试结构中某一行或多行的双镶嵌结构进行剖片；

对所述剖片后双镶嵌结构进行检查，判断所述双镶嵌结构是否存在缺陷。

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