CN1492496A - 形成多层低介电常数双镶嵌连线的制程 - Google Patents

Abstract

一种形成多层低介电常数双镶嵌连线的制程，包括沉积具有第一低介电常数的第一介电层于基底上，蚀刻第一介电层，以形成许多双镶嵌通孔穿过第一介电层到达基底，于每个双镶嵌通孔内形成被阻隔层包覆的铜导体塞，回蚀刻第一介电层，以形成许多沟渠介于许多双镶嵌通孔之间，以及旋涂具有小于第一低介电常数的第二低介电常数的第二介电层于许多沟渠内。

Description

形成多层低介电常数双镶嵌连线的制程

技术领域

本发明是有关一种双镶嵌(dual damascene)制程及结构，特别是关于一种形成多层低介电常数铜双镶嵌连线(multi-layer low-k dielectric Cudual damascene Interconnect)的制程。

背景技术

由于积体电路(IC)的制程发展进步快速，IC中的元件为达到高密度化，元件的尺寸不断地缩小，因为IC元件的高密度化和尺寸的缩小，需要更先进的导线结构和传输性能更佳的新材料，因此以铜作为导体的材料来取代原有的铝导线。由于IC元件的高密度，使得制程工作的难度提高，于是一种双镶嵌制程及结构发展出来，因为双镶嵌的制程提供制程单纯化的优点，因而降低制程工作的难度。

一般而言，双镶嵌的制程具有单纯化的优点，可以减少制程的步骤，而以铜作为导体的材料能够有效的降低导线的电阻。但是在极高密度的IC中，铜制程双镶嵌连线仍然因为层间介电层(Inter-Layer Dielectric；ILD)的高等效介电常数，而导致高的电阻-电容(RC)延迟，因而造成IC的动作速度延迟的结果，因此需要降低介电层的介电常数，以解决IC的速度延迟的问题。

使用低介电常数的材料作为层间介电层可以降低双镶嵌连线的有效介电常数。例如Zhao等人在美国专利第6,100,184号中，沉积二低介电常数介电层及一蚀刻停止(etch-stop)介电层在该二低介电常数介电层之间，然后再蚀刻该二低介电常数介电层，以形成双镶嵌通孔(via hole)及填充铜导体塞。不过，此法的介电常数的降低受到限制。原因之一是该二低介电常数介电层之间的蚀刻停止介电层的介电常数较高，因而增加总介电常数。另一原因是更低介电常数的材料无法适用此制程。

Kitch在美国专利第6,143,641号中，提出另一种双镶嵌制程，在一介电层中完成铜双镶嵌后，除去该介电层，另行填入低介电常数的介电层。此法虽然可能更进一步降低有效的介电常数，却使得制程更加复杂，而且，同样地，更低介电常数的材料无法适用此制程。

在低介电常数材料中，氧化物玻璃(例如FSG)的介电常数约为3.5，化学气相沉积氧化物(例如SiOC)的介电常数在2.5-3之间，而旋涂(spin-on)低介电常数介电质最低，其介电常数低于2.5。传统的双镶嵌制程使用介电常数介于2.5-3之间的材料，对于降低有效的介电常数已经达到极限，必须改用更低介电常数的材料才能进一步降低总介电常数。不幸地，旋涂低介电常数介电质虽然具有低于2.5的介电常数，却不易实施大面积、均匀且厚层的沉积，因此不适于目前已知的双镶嵌制程。旋涂低介电常数介电质在制程上较难控制，适合填补沟渠，如果用来取代传统双镶嵌制程中的介电层，将使得优良率降低。换言之，传统技艺尚不能好好地利用旋涂低介电常数介电层来降低双镶嵌连线的有效介电常数。因此，一种改良的制程，可以利用旋涂低介电常数介电层来降低双镶嵌连线的有效介电常数，乃为所冀。

发明内容

本发明的主要目的是提出一种形成多层低介电常数双镶嵌连线的制程，达到降低双镶嵌连线的有效介电常数及减少IC的速度延迟的目的。

本发明的目的是这样实现的：一种形成多层低介电常数双镶嵌连线的制程，其特征是：它包括下列步骤：

(1)沉积具有第一低介电常数的第一介电层于一基底上；

(2)蚀刻该第一介电层，以形成许多双镶嵌通孔穿过该第一介电层，到达该基的一表面；

(3)形成第一阻隔层被覆该第一介电层及该基底的该表面；

(4)于每一该双镶嵌通孔内形成一铜导体塞；

(5)形成第二阻隔层覆盖该铜导体塞，使得该第一及第二阻隔层封闭该铜导体塞：

(6)回蚀刻该第一介电层，以形成许多沟渠介于该许多双镶嵌通孔之间；

(7)旋涂具有小于该第一低介电常数的第二低介电常数的第二介电层于该许多沟渠内。

该形成铜导体塞的步骤包括下列步骤：沉积一铜导体层填充于该许多双镶嵌通孔内；以及回蚀刻该铜导体层，使得该铜导体层仅余留在该许多双镶嵌通孔内。

更包括在该回蚀刻铜导体层后，移除该第一阻隔层在该许多双镶嵌通孔以外的部份。

该形成第二阻隔层覆盖该铜导体塞的步骤包括下列步骤：沉积该第二阻隔层于该铜导体塞及第一介电层上；以及化学性机械式研磨该第二阻隔层，使该第二阻隔层仅余留在该许多双镶嵌通孔上方。

该沉积第一介电层的步骤包括化学气相沉积SiOC。该回蚀刻第一介电层的步骤包括湿蚀刻。更包括在该旋涂第二介电层的步骤后，回蚀刻该第二介电层，以平坦化该第二介电层及第二阻隔层。

还包括下列步骤：沉积具有第三低介电常数的第三介电层于该第二介电层及第二阻隔层上；蚀刻该第三介电层及第二阻隔层，以形成许多第二双镶嵌通孔穿过该第三介电层及第二阻隔层，到达该第一铜导体塞的表面；形成第三阻隔层被覆该第三介电层及该第一铜导体塞的该表面；于每一该第二双镶嵌通孔内形成第二铜导体塞；形成第四阻隔层覆盖该第二铜导体塞，使得该第三及第四阻隔层封闭该第二铜导体塞；回蚀刻该第三介电层，以形成第二沟渠许多介于该许多第二双镶嵌通孔之间；旋涂具有小于该第三低介电常数的第四低介电常数的第四介电层于该许多第二沟渠内。

本发明还提供另一种多层低介电常数双镶嵌连线，其特征是：它包括如下步骤：具有第一低介电常数的第一介电层于一基底上；具有小于该第一低介电常数的第二低介电常数的旋涂第二介电层于该第一介电层上；许多双镶嵌通孔于该第一及第二介电层内；每一该双镶嵌通孔内具有铜导体塞；一阻隔层介于该铜导体塞与第一及第二介电层之间。

该第一低介电常数在2.5-3之间。该第一介电层是SiOC。该第二低介电常数小于2.5。

下面结合较佳实施例和附图进一步说明。

附图说明

图1是形成双镶嵌通孔后的剖视示意图；

图2是沉积铜导体层后的剖视示意图；

图3是形成铜导体塞后的剖视示意图；

图4是沉积第二阻隔层后的剖视示意图；

图5是回蚀刻第二阻隔层后的剖视示意图；

图6是回蚀刻第一介电层后的剖视示意图；

图7是旋涂第二介电层后的剖视示意图；

图8是平坦化第二介电层及第二阻隔层后的剖视示意图；

图9是形成多层双镶嵌连线后的示意图。

具体实施方式

参阅图1-图8所示，本发明的双镶嵌制程包括如下步骤。

参阅图1所示，介电层10沉积在基底12上，且蚀刻形成双镶嵌通孔14。此处的基底12是指双镶嵌连线的底层，例如已经制作许多电子元件的半导体材料或金属化层。介电层10可以是具有介电常数约为3.5的氧化物，或是化学气相沉积法CVD形成的SiOC，其介电常数在2.5-3之间。

参阅图2所示，形成一阻隔层16被覆于介电层10及基底12上，包括覆盖通孔14的侧壁，该阻隔层16以具有阻隔铜的流动的材料制成。然后沉积铜导体18填充至通孔14内。

参阅图3所示，回蚀刻该铜导体18及阻隔层16，使其仅余留在通孔14内，该铜导体18及阻隔层16的高度略低于介电层10。

参阅图4所示，沉积一上阻隔层20至该铜导体18上，该阻隔层20亦是具有阻隔铜的流动的材料制成。阻隔层16及20可以使用金属、金属合金或金属化合物导体。

参阅图5所示，以化学性机械式研磨法(Chemical Mechanic polishing；CMP)回蚀刻阻隔层20，使其仅余留在通孔14上方的部份。

参阅图6所示，蚀刻介电层10，以形成沟渠22介于铜导体塞18之间。

参阅图7所示，然后旋涂低介电常数介电层24以填入沟渠22中，该旋涂低介电常数的介电质24具有小于2.5的介电常数。

参阅图8所示，回蚀刻介电层24，以平坦化介电层24及阻隔层20。到此即完成一层双镶嵌连线。

本发明的双镶嵌制程的原理及特点如下。

先利用例如化学气相沉积法形成大面积且均匀的介电层10达到所要的厚度，该介电层10具有介电常数在2.5-3之间，此介电层10在完成铜导体塞18之后被部份移除使其变薄，此被移除的部份改以更低介电常数的旋涂介电层填补，如此则降低总介电常数，又可保持具有较高的优良率。

重复上述的制程，即可制作多层双镶嵌连线，参阅图9所示，在完成图8的双镶嵌连线后，重复图1-图8的制程，在该单层双镶嵌结构上形成另一层双镶嵌连线。详言之，此第二层双镶嵌连线包括以化学气相沉积法形成的SiOC沉积在介电层24及阻隔层20上，被阻隔层包覆的铜导体塞34穿过介电层30及阻隔层20连接其下方的铜导体塞18，以及旋涂低介电常数介电层填充在铜导体塞34之间。依此方式可获得更多层的双镶嵌连线，在每一层的双镶嵌连线中，各铜导体塞之间包括一化学气相沉积SiOC及一旋涂低介电常数介电层。

以上对于本发明的较佳实施例所作的叙述是为阐明的目的，而无意限定本发明精确地所揭露的形式，凡以本发明的实施例所作修改或变化，都属于本发明的保护范围之内。

Claims (12)

1、一种形成多层低介电常数双镶嵌连线的制程，其特征是：它包括下列步骤：

(1)沉积具有第一低介电常数的第一介电层于一基底上；

(2)蚀刻该第一介电层，以形成许多双镶嵌通孔穿过该第一介电层，到达该基底的一表面；

(3)形成第一阻隔层被覆该第一介电层及该基底的该表面；

(4)于每一该双镶嵌通孔内形成一铜导体塞；

(5)形成第二阻隔层覆盖该铜导体塞，使得该第一及第二阻隔层封闭该铜导体塞：

(6)回蚀刻该第一介电层，以形成许多沟渠介于该许多双镶嵌通孔之间；

(7)旋涂具有小于该第一低介电常数的第二低介电常数的第二介电层于该许多沟渠内。

2、根据权利要求1所述的制程，其特征是：该形成铜导体塞的步骤包括下列步骤：沉积一铜导体层填充于该许多双镶嵌通孔内；以及回蚀刻该铜导体层，使得该铜导体层仅余留在该许多双镶嵌通孔内。

3、根据权利要求2所述的制程，其特征是：更包括在该回蚀刻铜导体层后，移除该第一阻隔层在该许多双镶嵌通孔以外的部份。

4、根据权利要求1所述的制程，其特征是：该形成第二阻隔层覆盖该铜导体塞的步骤包括下列步骤：沉积该第二阻隔层于该铜导体塞及第一介电层上；以及化学性机械式研磨该第二阻隔层，使该第二阻隔层仅余留在该许多双镶嵌通孔上方。

5、根据权利要求1所述的制程，其特征是：该沉积第一介电层的步骤包括化学气相沉积SiOC。

6、根据权利要求1所述的制程，其特征是：该回蚀刻第一介电层的步骤包括湿蚀刻。

7、根据权利要求1所述的制程，其特征是：更包括在该旋涂第二介电层的步骤后，回蚀刻该第二介电层，以平坦化该第二介电层及第二阻隔层。

8、根据权利要求7所述的制程，其特征是：还包括下列步骤：沉积具有第三低介电常数的第三介电层于该第二介电层及第二阻隔层上；蚀刻该第三介电层及第二阻隔层，以形成许多第二双镶嵌通孔穿过该第三介电层及第二阻隔层，到达该第一铜导体塞的表面；形成第三阻隔层被覆该第三介电层及该第一铜导体塞的该表面；于每一该第二双镶嵌通孔内形成第二铜导体塞；形成第四阻隔层覆盖该第二铜导体塞，使得该第三及第四阻隔层封闭该第二铜导体塞；回蚀刻该第三介电层，以形成第二沟渠许多介于该许多第二双镶嵌通孔之间；旋涂具有小于该第三低介电常数的第四低介电常数的第四介电层于该许多第二沟渠内。

9、一种多层低介电常数双镶嵌连线，其特征是：它包括如下步骤：具有第一低介电常数的第一介电层于一基底上；具有小于该第一低介电常数的第二低介电常数的旋涂第二介电层于该第一介电层上；许多双镶嵌通孔于该第一及第二介电层内；每一该双镶嵌通孔内具有铜导体塞；及一阻隔层介于该铜导体塞与第一及第二介电层之间。

10、根据权利要求9所述的双镶嵌连线，其特征是：该第一低介电常数在2.5-3之间。

11、根据权利要求9所述的双镶嵌连线，其特征是：该第一介电层是Si0C。

12、根据权利要求9所述的双镶嵌连线，其特征是：该第二低介电常数小于2.5。

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