CN1199266C - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件包括：下层互连层；形成有到达下层互连层的连接孔的层间绝缘膜；和被掩埋在连接孔中的上互连层，其中层间绝缘膜包括含有用于检测第一刻蚀结束点的杂质的绝缘膜、第一绝缘膜、含有用于检测第二刻蚀结束点的杂质的绝缘膜和第二绝缘膜，这四层膜按顺序叠加。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，特别涉及至少在一部分层间绝缘膜中采用绝缘膜的半导体器件及其制造方法，该绝缘膜的介电常数低于氮化硅的介电常数并含有能检测刻蚀结束点的杂质。
背景技术
随着半导体器件的最小化和高度集成，已经开始进行内部互连的尺度缩小和实现多层内部互连。为此，对于层间绝缘膜的平面化技术和微型制造如干刻蚀的需求日益增长。因此，为满足这些需求，已经研制了掩埋互连技术。
在掩埋互连技术中，在层间绝缘膜中形成用于互连图形的沟槽，沟槽的内部用互连材料掩埋，然后去掉沟槽内部以外的互连材料，只在沟槽内部留下互连材料。这样，就形成了将其掩埋在层间绝缘膜中的形状的互连部分。因而，与传统多层金属化技术相比，层间绝缘膜的优点是允许铜(Cu)互连，这在通过传统RIE(反应离子刻蚀)的处理中是很困难的。Cu互连具有低电阻和高可靠性，因此作为下一代互连材料是很具有吸引力的。
这种掩埋互连技术中，通常在层间绝缘膜中淀积刻蚀停止膜。在选择率主要对于这种刻蚀停止膜的条件下进行刻蚀，由此在层间绝缘膜中形成用于掩埋互连的沟槽和连接孔。作为刻蚀停止膜，例如在SiO2基层间绝缘膜的情况下采用氮化硅膜。
然而，氮化硅膜具有约7的相对介电常数，显著大于约为4的SiO2系的相对介电常数，这增加了整个层间绝缘膜的相对介电常数。因而，都知道将产生导致信号延迟或功耗增加的缺陷。
因而，例如日本未审定专利公报No.平10(1998)-150105已经建议了一种方法，为了减少层间绝缘膜的电容，采用有机低介电常数膜作为刻蚀停止膜，该有机低介电常数膜具有低于氮化硅膜的相对介电常数的相对介电常数并含有氟。
根据该方法，如图3A中所示，采用甲硅烷和氧气作为源气，通过CVD在半导体衬底11上淀积由氧化硅构成的下层绝缘膜12。例如通过旋涂在其上淀积相对介电常数比氮化硅低的有机低介电常数膜13。在其上淀积与下层绝缘膜12相同的由氧化硅膜构成的绝缘膜14以及与有机低介电常数膜13相同的有机低介电常数膜15。
然后，在有机低介电常数膜15上淀积光刻胶膜(未示出)。通过光刻工艺构图该光刻胶膜，以便在用于形成掩埋互连的沟槽的区域上形成开口。该光刻胶膜用作掩模以刻蚀有机低介电常数膜15，如图3B中所示。之后，刻蚀绝缘膜14，以便在有机低介电常数膜15和绝缘膜14中形成用于掩埋互连的沟槽16。
之后，如图3C中所示，通过镶嵌(damascene)在沟槽16内部形成互连层17。
接着，如图3D中所示，在有机低介电常数膜15和互连层17的整个表面上淀积与下层绝缘膜12和绝缘膜14相同的由氧化硅膜构成的绝缘膜18。
在绝缘膜18上淀积光刻胶膜(未示出)。通过光刻工艺构图该光刻胶膜，以便在用于形成到达互连层17的连接孔的区域上形成开口。如图3E中所示，该光刻胶膜用作掩模以刻蚀绝缘膜18，并且在绝缘膜18中形成到达互连层17的连接孔19。
此外，如图3F中所示，在连接孔19中掩埋例如由钨构成的栓塞20。
之后，在绝缘膜18中在连接到栓塞20的图形中形成上互连。
然而，如上所述，当含有相对大量氟的有机低介电常数膜用作用于降低层间电容的刻蚀停止膜时，产生的问题是在沟槽和连接孔的底部产生大量反应产物，同时刻蚀层间绝缘膜，并且反应产物增加了互连中的电阻。
发明内容
鉴于上述问题做出本发明。其目的是提供半导体器件及其制造方法，该半导体器件能够减小层间电容，通过高度精确地控制结束点检测而不通过利用高选择率的刻蚀停止膜来终止刻蚀，并在几乎没有反应产物的情况下进行刻蚀，该半导体器件具有低电阻的互连。
根据本发明，提供的半导体器件包括：
下层互连层；
形成有到达下层互连层的连接孔的层间绝缘膜；和
被掩埋在连接孔中的上互连层，
其中层间绝缘膜包括含有用于检测第一刻蚀结束点的杂质的绝缘膜、第一绝缘膜、含有用于检测第二刻蚀结束点的杂质的绝缘膜、和第二绝缘膜，这四层膜按照这个顺序叠加。
另外，根据本发明，提供的制造半导体器件的方法包括以下步骤：
依次在下层互连层上形成含有用于检测第一刻蚀结束点的杂质的绝缘膜、第一绝缘膜、含有用于检测第二刻蚀结束点的杂质的绝缘膜和第二绝缘膜；
通过刻蚀形成连接孔，该连接孔从第二绝缘膜的表面到达含有用于检测第一刻蚀结束点的杂质的绝缘膜；
在连接孔的底部形成保护膜；
通过刻蚀形成沟槽，该沟槽从第二绝缘膜的表面到达含有用于检测第二刻蚀结束点的绝缘膜并与连接孔相连；和
去掉保护膜，然后，在连接孔和沟槽中掩埋导电材料，由此形成上互连层。
通过下面的详细说明使本申请的这些和其它目的更明了。然而，应该明白表示本发明的优选实施例的这些详细说明和具体例子只是以示意性的，因为通过这些详细说明，在本发明的精神和范围内的各种改变和修改对于本领域技术人员来说是显而易见的。
附图说明
图1A-1E是表示本发明的制造半导体器件的工艺的示意剖面图。
图2是在刻蚀层间绝缘膜的同时光谱仪的发射光谱。
图3A-3F是表示现有技术的制造半导体器件的工艺的示意截面图。
具体实施方式
本发明的半导体器件主要具有下层互连层、层间绝缘膜和上互连层。
作为下层互连层，被用作半导体器件的互连层的任何一种一般都可接受；指定的是由导电材料构成的那些，如杂质扩散层、电极和形成在半导体衬底上的互连。更具体地说，指定的是金属，如铝、铜、金、银、和镍，或这些金属的合金；高熔点金属，如钽、钛和钨，或这些金属的合金；以及由硅化物或多晶硅和高熔点金属的多晶硅硅化物形成的单层或叠层膜。
通过按顺序依次至少叠加含有用于检测第一刻蚀结束点的杂质的绝缘膜、第一绝缘膜、含有用于检测第二刻蚀结束点的杂质的绝缘膜和第二绝缘膜，构成淀积在下层互连层上的层间绝缘膜。
含有用于检测第一刻蚀结束点的杂质的绝缘膜和含有用于检测第二刻蚀结束点的杂质的绝缘膜是用于检测用于第一绝缘膜和第二绝缘膜的刻蚀结束点的绝缘膜。考虑到作为层间绝缘膜，优选具有低介电常数的膜。此外，不需要具有相对于第一绝缘膜和第二绝缘膜的大的选择率，这将在后面介绍。用于这些膜的材料可根据检测刻蚀结束点的方法以及用于第一和第二绝缘膜的材料适当选择，这将在后面介绍。这里，作为检测层间绝缘膜的刻蚀结束点的方法，例如在刻蚀期间监视气体的发光强度的方法。
例如，被含在含有用于检测第一刻蚀结束点的杂质的绝缘膜和含有用于检测第二刻蚀结束点的杂质的绝缘膜中的杂质优选是不包含在第一和第二绝缘膜中的元素，这将在后面介绍。例如，指定为磷、砷、硼、和氟。这些杂质的浓度约为1.0-5.0mol％。此外，含有杂质的绝缘膜有具有约为4或以下的介电常数。更具体地说，例如通过CVD法形成的SiO2、SiOF、SiOC或CF基膜，以及通过涂敷形成的SOG(spin onglass)旋涂玻璃)、HSQ(hydrogen silsesquioxane氢硅倍半氧烷)、MSQ(methyl silsesquioxane甲基硅倍半氧烷)、PAE(polyaryleneether聚亚芳基醚)、或BCB(benzo cyclobutene苯并环丁烯)基膜。含有用于检测第一和第二刻蚀结束点的杂质的绝缘膜不必是相同的膜。在这些材料当中，都优选硼硅酸盐玻璃膜。这些膜的膜厚不特别限定，但是必须具有甚至在过刻蚀后面介绍的第一和第二绝缘膜时不完全被去掉的膜厚。更具体地说，优选约为10-50nm。
通常，当第一和第二绝缘膜是构成层间绝缘膜的材料时，不特别限定它们。例如，指定为与上述膜像的材料。在这些材料当中，优选氧化硅膜。不特别限定这些绝缘膜的膜厚；作为整个层间绝缘膜，它们优选被调整到约500-2000nm。
可接受的是上互连层是这些被用作通常半导体器件的互连层的任何材料。还可以由与以下层互连层为例介绍的那些材料相同的材料形成。另外，上互连层形成为被掩埋在形成在层间绝缘膜的表面中的沟槽中。优选，层间绝缘膜和上互连层的上表面相匹配。此外，通常，到达下层互连层的连接孔形成在用上互连层掩埋的沟槽的内部。上互连层可被掩埋到连接孔中，或者上互连层可以形成为连接到接触栓，该接触栓形成在与上互连层分离的连接孔中。而且，接触栓可以由通常用于连接互连层的导电材料的单层或叠层形成。
除此之外，在本发明的用于制造半导体器件的方法中，首先，按顺序在下层互连上淀积含有用于检测第一刻蚀结束点的杂质的绝缘膜、第一绝缘膜、含有用于检测第二刻蚀结束点的杂质的绝缘膜和第二绝缘膜。可通过选择各种公知的方法如溅射、真空淀积、电子束处理、CVD、等离子体CVD、这些绝缘膜旋涂、刮片处理和溶胶处理来淀积这些膜。此外，在含有杂质的绝缘膜中，可在淀积绝缘膜之后通过离子注入、固相扩散或气相扩散引入杂质，或者可以将杂质引入绝缘膜的原材料中以淀积含有杂质的绝缘膜。
然后，通过刻蚀形成从第二绝缘膜的表面到含有用于检测第一刻蚀结束点的杂质的绝缘膜的连接孔。对于这种情况下的刻蚀，指定为各种刻蚀方法，如湿刻蚀或干刻蚀，但是优选干刻蚀。当完全穿透至少第二绝缘膜、含有用于检测第二刻蚀结束点的杂质的绝缘膜和第一绝缘膜时，终止刻蚀，并确定用于含有用于检测第一刻蚀结束点的杂质的绝缘膜的刻蚀。通过进行上述的监视和用于检测第一刻蚀结束点的杂质的检测，可以确实简单地进行用于含有用于检测第一刻蚀结束点的杂质的绝缘膜的刻蚀的确定。
接下来，在连接孔的底部形成保护膜。这里不特别限定保护膜的种类，但是考虑到只在连接孔的底部形成保护膜并去掉保护膜，因此有机保护膜比较合适。可以接受的是，保护膜形成在包括连接孔的层间绝缘膜的整个表面上，并通过刻蚀或去除法去掉形成在连接孔底部以外区域上的保护膜，或者通过旋涂只在连接孔底部形成保护膜。保护膜的膜厚不特别限定。可通过用于构成层间绝缘膜的每层的材料和刻蚀条件适当调整。
然后，通过刻蚀形成沟槽，该沟槽从第二绝缘膜的表面到达含有用于检测第二刻蚀结束点的杂质的绝缘膜并与连接孔相连。这里沟槽的形成是与上述连接孔的形成一样进行的。此外，连接孔和沟槽中的任何一个可预先形成；当预先形成沟槽时，形成连接孔以便放置在沟槽的内部是比较合适的。此外，当预先形成沟槽时，优选在沟槽底部而不是在连接孔底部形成保护膜。
而且，这个工艺之后，在其中将导电材料掩埋到连接孔和沟槽中的后面工艺之前，优选几乎完全去掉形成在连接孔底部(或沟槽的底部)的保护膜和含有用于检测第一和第二刻蚀结束点的杂质的绝缘膜。可通过根据湿刻蚀和干刻蚀选择合适条件去掉这些膜。
此外，导电材料被掩埋在连接孔和沟槽中。对于这里的导电材料，指定为在上述上互连层中所列举的材料膜。可通过在第二绝缘膜的整个表面上淀积导电材料膜以回刻蚀导电材料，直到露出第二绝缘膜的表面为止，由此掩埋导电材料。回刻蚀可通过例如CMP进行。此外，通过相同工艺利用相同材料膜掩埋连接孔和沟槽，或者首先用导电材料膜掩埋连接孔，另外再用相同或不同导电材料掩埋沟槽，都是可以接受的。
下面将参照附图介绍本发明的半导体器件及其制造方法。
首先，如图1A中所示，在形成在半导体衬底上的互连层1上淀积膜厚约为10-50nm的例如含磷的磷硅酸盐玻璃膜(相对介电常数约为4的PSG膜)，作为用于检测第一刻蚀结束点的绝缘膜2a。采用TEOS气体和O2作原材料，通过等离子体淀积在其上淀积膜厚约为250-750nm的氧化硅膜(P-原硅酸四乙酯(TEOS)膜)，作为绝缘膜2。在其上再淀积与绝缘膜2a一样的膜厚约为10-50nm的PSG膜，作为含有用于检测第二刻蚀结束点的绝缘膜3a。在其上再淀积与绝缘膜2一样的膜厚约为250-750nm的P-TEOS膜，作为绝缘膜3。通过光刻工艺在其上形成用于形成连接孔的光刻胶图形4。
接着，如图1B中所示，光刻胶图形4用作掩模，以便通过刻蚀形成连接孔5。此时刻蚀是在电源/偏置功率为2170W/1800W、压力为20mTorrs、C5F8气体、氩气和O2气用作刻蚀气体的条件下进行的。此外，在刻蚀期间，使用光谱仪监视等离子体气体的发光强度，并通过检测对应在接近完成刻蚀的阶段刻蚀用于检测第一刻蚀结束点的绝缘膜2a时的时间周期的光谱仪的发光强度的变化，确定刻蚀终止。
更具体地说，如图2中所示，在刻蚀由PSG形成的用于检测第一刻蚀结束点的绝缘膜2a时，光谱仪的发射光谱表示与刻蚀由P-TEOS膜形成的绝缘膜2时相比发光强度在约253nm波长附近较大。这是包含在PSG膜中的磷的化学/电子对的波长。根据在该波长的发射光谱，可确定刻蚀的终止。
接着，通过灰化去掉光刻胶图形4。
然后，如图1C中所示，通过以约1000-4000rpm旋转的旋涂在连接孔的底部淀积有机基底部防反射涂层(BARC)6。之后，在得到的半导体衬底的整个表面上涂敷光刻胶，并通过光刻工艺形成用于形成沟槽互连的光刻胶图形7。
在连接孔5底部形成有机基底部防反射涂层6是为了防止在后面工艺期间由于连接孔5的底部被刻蚀而造成刻蚀互连层1。
然后，如图1D中所示，用于形成沟槽互连的光刻胶图形7用作掩模以形成沟槽8。沟槽8是如下形成的：在监视光谱仪的发光强度的同时进行刻蚀并检测对应正在刻蚀用于检测第二刻蚀结束点的绝缘膜3a时的时间的光谱仪的发光强度的变化，以便终止刻蚀，如上所述。
接着，如图1E中所示，通过灰化去掉光刻胶图形7和在连接孔5底部的有机底部防反射涂层6。此外，通过刻蚀去掉用于检测第一刻蚀结束点的绝缘膜2a和用于检测第二刻蚀结束点的绝缘膜3a。
之后，通过公知方法将导电材料掩埋到连接孔5和沟槽8中，并完成沟槽互连部分的形成。
通过这种方式，PSG膜置于层间绝缘膜中，由此可确实进行刻蚀结束点的检测。
根据本发明，层间绝缘膜是通过按顺序连续叠加含有用于检测第一刻蚀结束点的杂质的绝缘膜、第一绝缘膜、含有用于检测第二刻蚀结束点的杂质的绝缘膜和第二绝缘膜构成的。因此，在不采用通常用作第一和第二绝缘膜的刻蚀停止层的具有较高介电常数的氮化硅膜的情况下，可实现低介电常数的层间绝缘膜，这是半导体器件尺寸缩小时出现的问题。可获得趋于减小层间绝缘膜的电容和防止信号延迟或功耗增加的半导体器件。
此外，根据本发明，通过检测含在绝缘膜中的杂质，不用通过以在刻蚀第一和第二绝缘膜时的选择率的差为基础的刻蚀停止，可终止刻蚀。这样，可以很容易、简单、确实和高度精确地确定刻蚀结束点，避免了过量过刻蚀。而且，进行这种刻蚀结束点的确定可防止反应产物留在连接孔或沟槽中，反应产物是在刻蚀期间产生的，并避免了由反应产物造成的电阻增加和连接故障。具有高可靠性的半导体器件可以以提高的生产率制造，并趋于降低制造成本。

Claims (10)

1、一种半导体器件，包括：
下层互连层；
形成有到达下层互连层的连接孔的层间绝缘膜；
上互连层；
其中层间绝缘膜包括含有用于检测第一刻蚀结束点的杂质的绝缘膜、第一绝缘膜、含有用于检测第二刻蚀结束点的杂质的绝缘膜和第二绝缘膜，这四层膜按顺序叠加；
从第二绝缘膜的表面到达含有用于检测第一刻蚀结束点的杂质的绝缘膜通过刻蚀形成连接孔，从第二绝缘膜的表面到达含有用于检测第二刻蚀结束点的杂质的绝缘膜通过刻蚀形成沟槽，在上述连接孔和沟槽中掩埋导电材料以形成上互连层。
2、根据权利要求1的半导体器件，其中第一绝缘膜和第二绝缘膜由氧化硅膜形成。
3、根据权利要求1的半导体器件，其中含有用于检测第一刻蚀结束点的杂质的绝缘膜和含有用于检测的第二刻蚀结束点的杂质的绝缘膜含有磷、砷、硼或氟作为杂质。
4、根据权利要求1的半导体器件，其中所包含的杂质的浓度为1-5mol％。
5、根据权利要求1的半导体器件，其中含有用于检测第一刻蚀结束点的杂质的绝缘膜和含有用于检测第二刻蚀结束点的杂质的绝缘膜，绝缘膜的介电常数小于或等于4。
6、根据权利要求1的半导体器件，其中含有用于检测第一刻蚀结束点的杂质的绝缘膜和含有用于检测第二刻蚀结束点的杂质的绝缘膜选自通过CVD法形成的SiO2、SiOF、SiOC或CF基膜，和通过涂敷形成的旋涂玻璃、氢硅倍半氧烷、甲基硅倍半氧烷、聚亚芳基醚或苯并环丁烯基膜。
7、根据权利要求1的半导体器件，其中含有用于检测第一刻蚀结束点的杂质的绝缘膜和含有用于检测第二刻蚀结束点的杂质的绝缘膜具有10-50μm的厚度。
8、根据权利要求1的半导体器件，其中层间绝缘膜的厚度为500-2000nm。
9、根据权利要求1的半导体器件，其中含有用于检测第一刻蚀结束点的杂质的绝缘膜和含有用于检测第二刻蚀结束点的杂质的绝缘膜由磷硅酸盐玻璃形成。
10、一种制造半导体器件的方法，包括以下步骤：
在下层互连层上按顺序形成含有用于检测第一刻蚀结束点的杂质的绝缘膜、第一绝缘膜、含有用于检测第二刻蚀结束点的杂质的绝缘膜和第二绝缘膜；
通过刻蚀层连接孔，连接孔从第二绝缘膜的表面到达含有用于检测第一刻蚀结束点的杂质的绝缘膜；
在连接孔底部形成保护膜；
通过刻蚀形成沟槽，该沟槽从第二绝缘膜的表面到达含有用于检测第二刻蚀结束点的杂质的绝缘膜并与连接孔相连；和
去掉保护膜之后，在连接孔和沟槽中掩埋导电材料，由此形成上互连层。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4050631B2 (ja) * 2003-02-21 2008-02-20 株式会社ルネサステクノロジ 電子デバイスの製造方法
JP2005050917A (ja) 2003-07-30 2005-02-24 Toshiba Corp 半導体装置及びその製造方法
US6916697B2 (en) * 2003-10-08 2005-07-12 Lam Research Corporation Etch back process using nitrous oxide
US7268432B2 (en) * 2003-10-10 2007-09-11 International Business Machines Corporation Interconnect structures with engineered dielectrics with nanocolumnar porosity
US20050277302A1 (en) * 2004-05-28 2005-12-15 Nguyen Son V Advanced low dielectric constant barrier layers
JP2008270457A (ja) * 2007-04-19 2008-11-06 Sharp Corp 固体撮像素子及びその製造方法
CN101630667A (zh) 2008-07-15 2010-01-20 中芯国际集成电路制造(上海)有限公司 形成具有铜互连的导电凸块的方法和系统
CN102403261B (zh) * 2010-09-09 2013-09-11 中芯国际集成电路制造(上海)有限公司 半导体器件及其制作方法
US8912093B2 (en) * 2013-04-18 2014-12-16 Spansion Llc Die seal layout for VFTL dual damascene in a semiconductor device
KR20170002764A (ko) 2015-06-29 2017-01-09 삼성전자주식회사 반도체 소자의 제조 방법
DE102021128884A1 (de) 2021-11-05 2023-05-11 Syntegon Packaging Solutions B.V. Vertikale Form-Füll-Siegelmaschine und Verfahren zum Betreiben der vertikalen Form-Füll-Siegelmaschine

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2833946B2 (ja) * 1992-12-08 1998-12-09 日本電気株式会社 エッチング方法および装置
JPH09153545A (ja) * 1995-09-29 1997-06-10 Toshiba Corp 半導体装置及びその製造方法
JP3997494B2 (ja) 1996-09-17 2007-10-24 ソニー株式会社 半導体装置
US6165891A (en) * 1999-11-22 2000-12-26 Chartered Semiconductor Manufacturing Ltd. Damascene structure with reduced capacitance using a carbon nitride, boron nitride, or boron carbon nitride passivation layer, etch stop layer, and/or cap layer

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