JP2003037163A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Abstract

(57)【要約】 【課題】層間容量を低減させるとともに、高選択比を利
用したエッチングストップではなく、終点検出をより精
度よく制御してエッチングを止めることができ、反応生
成物の少ないエッチングを可能として、電気抵抗の低い
配線を有する半導体装置及びその製造方法を提供するこ
とを目的とする。 【解決手段】下層配線層、該下層配線層に至る接続孔が
形成された層間絶縁膜、該層間絶縁膜内に埋設された上
層配線層を有する半導体装置であって、前記層間絶縁膜
が、第1のエッチング終点検出用の不純物を含む絶縁
膜、第1の絶縁層、第2のエッチング終点検出用の不純
物を含む絶縁膜、第2の絶縁層がこの順に積層されてな
る半導体装置。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、より詳細には、層間絶縁膜の少なくと
も一部に窒化シリコンよりも比誘電率が低く、かつエッ
チング終点検出可能な不純物を含む絶縁膜を用いた半導
体装置及びその製造方法に関するものである。
【0002】
【従来の技術】半導体装置が微細化かつ高集積化される
につれ、内部配線の微細化及び多層化が進んでいる。こ
れに伴い、層間絶縁膜の平坦化技術やドライエッチング
等の微細加工に対する要求は厳しくなってきている。そ
こで、これらの要求に応えるために、埋め込み配線技術
が検討されている。この埋め込み配線技術では、層間絶
縁膜に配線パターンの溝を形成し、この溝内を配線材料
で埋め込んだ後、溝内以外の部分の配線材料を除去して
溝内にのみ配線材料を残す。これにより、配線部分が層
間絶縁膜に埋め込まれた形状で形成されるため、従来の
多層金属配線技術よりも層間絶縁膜の平坦化に有利であ
り、また従来のRIE(Reactive Ion Etching:反応性
イオンエッチング)法による加工が困難であった銅(C
u)配線が可能となる。Cu配線は低抵抗で高信頼性の
ため、次世代の配線材料として注目されている。
【0003】このような埋め込み配線技術では、通常、
層間絶縁膜中にエッチングストッパー膜が堆積されてお
り、このエッチングストッパー膜に対して選択比が大き
い条件でエッチングすることにより、層間絶縁膜に埋め
込み配線の溝や接続孔が形成される。エッチングストッ
パー膜としては、例えばSiO2系の層間絶縁膜の場
合、窒化シリコン膜が用いられている。しかし、窒化シ
リコン膜は、その比誘電率が、SiO2系の約4に比較
して約7と非常に大きく、層間絶縁膜全体の比誘電率を
大きくする。その結果、信号遅延や消費電力の増大につ
ながる等の不具合を生じることがわかっている。
【0004】そこで、例えば、特開平10−15010
5号公報には、層間絶縁膜の容量を低減する目的でエッ
チングストッパー膜として窒化シリコン膜よりも比誘電
率が低い、フッ素を含有する有機低誘電率膜を用いる方
法が提案されている。この方法によれば、図3(a)に
示すように、半導体基板11上に層間絶縁膜の一部とし
てモノシランと酸素ガスを原料ガスに用いたCVD法に
より、酸化シリコンからなる下地絶縁膜12を形成し、
その上に、窒化シリコンよりも比誘電率が低い有機低誘
電率膜13を、例えば回転塗布により形成し、その上
に、下地絶縁膜12と同様のシリコン酸化膜からなる絶
縁膜14及び有機低誘電率膜13と同様に有機低誘電率
膜15を形成する。
【0005】次に、有機低誘電率膜15の上にレジスト
膜(図示せず)を形成し、フォトリソグラフィ工程によ
り、そのレジスト膜をパターニングして埋め込み配線用
の溝を形成する領域上に開口部を形成する。このレジス
ト膜をマスクとして用いて、図3(b)に示すように、
有機低誘電率膜15をエッチングし、続いて絶縁膜14
をエッチングして有機低誘電率膜15と絶縁膜14とに
埋め込み配線用の溝16を形成する。続いて、図3
(c)に示すように、ダマシン法により溝16内に配線
層17を形成する。
【0006】次いで、図3(d)示すように有機低誘電
率膜15及び配線層17上の全面に、下地絶縁膜12及
び絶縁膜14と同様のシリコン酸化膜からなる絶縁膜1
8を形成する。絶縁膜18の上にレジスト膜(図示せ
ず)を形成し、フォトリソグラフィ工程により、そのレ
ジスト膜をパターニングして配線層17に対する接続孔
を形成する領域上に開口部を形成する。このレジスト膜
をマスクとして用いて、図3(e)に示すように、絶縁
膜18をエッチングし、絶縁膜18に配線層17に達す
る接続孔19を形成する。さらに、図3(f)に示すよ
うに、接続孔19内に、例えばタングステンからなるプ
ラグ20を埋め込む。その後、絶縁膜18上にプラグ2
0に接続するパターンで上層配線を形成する。
【0007】
【発明が解決しようとする課題】しかし、上記のよう
に、層間容量を低減する目的でフッ素を比較的多く含有
した有機低誘電率膜をエッチングストッパー膜として用
いた場合、層間絶縁膜のエッチング時に、少なからず溝
及び接続孔底部において反応生成物が生じ、その反応生
成物により、配線の電気抵抗を増大させるという課題が
ある。本発明は上記課題に鑑みなされたもので、層間容
量を低減させるとともに、高選択比を利用したエッチン
グストップではなく、終点検出をより精度よく制御して
エッチングを止めることができ、反応生成物の少ないエ
ッチングを可能として、電気抵抗の低い配線を有する半
導体装置及びその製造方法を提供することを目的とす
る。
【0008】
【課題を解決するための手段】本発明によれば、下層配
線層、該下層配線層に至る接続孔が形成された層間絶縁
膜、該層間絶縁膜内に埋設された上層配線層を有する半
導体装置であって、前記層間絶縁膜が、第1のエッチン
グ終点検出用の不純物を含む絶縁膜、第1の絶縁層、第
2のエッチング終点検出用の不純物を含む絶縁膜、第2
の絶縁層がこの順に積層されてなる半導体装置が提供さ
れる。また、本発明によれば、下層配線層の上に、第1
のエッチング終点検出用の不純物を含む絶縁膜、第1の
絶縁層、第2のエッチング終点検出用の不純物を含む絶
縁膜、第2の絶縁層をこの順に形成する工程と、前記第
2の絶縁層の表面から第1のエッチング終点検出用の不
純物を含む絶縁膜に至る接続孔をエッチングにより形成
する工程と、該接続孔の底部に保護膜を形成する工程
と、前記第2の絶縁層の表面から第2のエッチング終点
検出用の不純物を含む絶縁膜に至り、かつ前記接続孔に
繋がる溝をエッチングにより形成する工程と、前記接続
孔及び溝に導電材料を埋め込む工程からなる半導体装置
の製造方法が提供される。
【0009】
【発明の実施の形態】本発明の半導体装置は、主とし
て、下層配線層、層間絶縁膜、上層配線層を有する。下
層配線層としては、通常、半導体装置の配線層として利
用されるものであればどのようなものであってもよく、
半導体基板に形成される不純物拡散層、電極及び配線等
の導電材料から形成されているものが挙げられる。具体
的には、アルミニウム、銅、金、銀、ニッケル等の金属
又は合金、タンタル、チタン、タングステン等の高融点
金属又は合金、ポリシリコン、高融点金属とのシリサイ
ド又はポリサイド等の単層又は積層膜が挙げられる。下
層配線層上に形成される層間絶縁膜は、少なくとも、第
1のエッチング終点検出用の不純物を含む絶縁膜、第1
の絶縁層、第2のエッチング終点検出用の不純物を含む
絶縁膜、第2の絶縁層がこの順に積層されて構成され
る。
【0010】第1のエッチング終点検出用の不純物を含
む絶縁膜及び第2のエッチング終点検出用の不純物を含
む絶縁膜は、後述する第1の絶縁膜及び第2の絶縁膜に
対するエッチングの終点を、それぞれ検出するための絶
縁膜であるが、層間絶縁膜として機能することを考慮す
ると、誘電率が低い膜であることが好ましい。また、後
述する第1の絶縁膜及び第2の絶縁膜に対する選択比が
必ずしも大きくなくてもよい。これらの膜の材料は、エ
ッチング終点の検出方法、後述する第1及び第2の絶縁
膜の材料等に応じて適宜選択することができる。ここ
で、層間絶縁膜のエッチング終点の検出方法としては、
エッチング中のガスの発光強度をモニタする方法等が挙
げられる。
【0011】例えば、第1のエッチング終点検出用の不
純物を含む絶縁膜及び第2のエッチング終点検出用の不
純物を含む絶縁膜に含まれる不純物は、後述する第1及
び第2の絶縁膜には含有されていない元素が好ましく、
例えば、リン、砒素、ボロン、フッ素等が挙げられる。
これらの不純物の濃度は、1.0〜5.0モル%程度が
挙げられる。また、不純物が含有される絶縁膜として
は、誘電率が4程度以下のものが好ましく、具体的に
は、CVD法で形成されるSiO2膜、SiOF系膜、
SiOC系膜又はCF系膜の膜:塗布で形成されるSO
G系膜、HSQ(hydrogen silsesquioxane)系膜(無
機系)、MSQ(methyl silsesquioxane)系膜、PA
E(polyarylene ether)系膜、BCB系膜等が挙げら
れる。第1及び第2のエッチング終点検出用の不純物を
含む絶縁膜は、必ずしも同一膜でなくてもよい。なかで
も、双方ともリンシリケートガラス膜であることが好ま
しい。これらの膜の膜厚は、特に限定されるものではな
いが、後述する第1及び第2の絶縁膜がオーバーエッチ
ングされても、完全に除去されないような膜厚であるこ
とが必要である。具体的には、10〜50nm程度が好
ましい。
【0012】第1及び第2の絶縁膜は、通常、層間絶縁
膜を構成する材料であれば特に限定されない。例えば、
上述した絶縁膜と同様のものが挙げられる。なかでも、
酸化シリコン膜が好ましい。これらの絶縁膜の膜厚は、
特に限定されることはなく、層間絶縁膜全体として50
0〜2000nm程度に調整することが好ましい。上層
配線層は、通常、半導体装置の配線層として利用される
ものであればどのようなものであってもよく、下層配線
層として例示した材料と同様の材料から形成することが
できる。なお、上層配線層は、層間絶縁膜の表面に形成
された溝内に埋設されるように形成されており、層間絶
縁膜と上層配線層との上表面とは一致していることが好
ましい。また、上層配線層が埋め込まれた溝内には、通
常、下層配線層に至る接続孔が形成されており、接続孔
にまで上層配線層が埋設されていてもよいし、接続孔に
は上層配線層とは別個にコンタクトプラグが形成されて
おり、そのコンタクトプラグと接続されるように、上層
配線層が形成されていてもよい。なお、コンタクトプラ
グは、通常、配線層を接続するために用いられる導電材
料の単層又は積層膜により形成することができる。
【0013】また、本発明の半導体装置の製造方法にお
いては、まず、下層配線層の上に、第1のエッチング終
点検出用の不純物を含む絶縁膜、第1の絶縁層、第2の
エッチング終点検出用の不純物を含む絶縁膜、第2の絶
縁層をこの順に形成する。これらの絶縁膜は、公知の方
法、例えば、スパッタ法、真空蒸着法、EB法、CVD
法、プラズマCVD法、スピンコート法、ドクターブレ
ード法、ゾルゲル法等の種々の方法を選択して形成する
ことができる。なお、不純物を含む絶縁膜は、絶縁膜を
形成した後に、イオン注入、固相拡散又は気相拡散等に
より不純物を絶縁膜に導入してもよいし、絶縁膜の原料
中に不純物を導入して、不純物を含有する絶縁膜を成膜
してもよい。
【0014】次いで、第2の絶縁層の表面から第1のエ
ッチング終点検出用の不純物を含む絶縁膜に至る接続孔
をエッチングにより形成する。この場合のエッチング
は、ウェットエッチング又はドライエッチング等の種々
のエッチング法が挙げられるが、ドライエッチングであ
ることが好ましい。エッチングは、少なくとも、第2絶
縁膜、第2のエッチング終点検出用の不純物を含む絶縁
膜、第1の絶縁膜を完全に貫通し、第1のエッチング終
点検出用の不純物を含む絶縁膜のエッチングが確認され
たところでエッチングを終了する。第1のエッチング終
点検出用の不純物を含む絶縁膜のエッチングの確認は、
上述したようなモニタを行い、第1のエッチング終点検
出用の不純物の検出を行うことにより、確実かつ簡便に
行うことができる。
【0015】次に、接続孔の底部に保護膜を形成する。
ここでの保護膜の種類は特に限定されるものではない
が、接続孔の底部のみの保護膜の形成、保護膜の除去等
を考慮して、有機系の保護膜であることが適当である。
保護膜は、接続孔を含む層間絶縁膜上の全面に形成し、
接続孔の底部以外の領域に形成された保護膜を、エッチ
ングやリフトオフ法により除去して形成してもよいし、
スピンコート法等により接続孔の底部にのみ形成しても
よい。保護膜の膜厚は特に限定されるものではなく、層
間絶縁膜を構成する各層の材料、エッチング条件等によ
って適宜調整することができる。
【0016】続いて、第2の絶縁層の表面から第2のエ
ッチング終点検出用の不純物を含む絶縁膜に至り、かつ
前記接続孔に繋がる溝をエッチングにより形成する。こ
こでの溝の形成は、上述の接続孔の形成を同様に行うこ
とができる。なお、接続孔と溝とは、いずれを先に形成
してもよく、溝を先に形成する場合には、接続孔は、溝
内に配置するように形成することが適当である。また、
溝を先に形成する場合には、保護膜は、接続孔の底部で
はなく、溝の底部に形成することが好ましい。なお、こ
の工程の後、次工程である接続孔及び溝に導電材料を埋
め込む前に、接続孔の底部(または溝の底部)に形成さ
れた保護膜、第1及び第2のエッチング終点検出用の不
純物を含む絶縁膜をほぼ完全に除去することが好まし
い。これらの膜は、ウェットエッチング、ドライエッチ
ング等により、適当な条件を選択して除去することがで
きる。
【0017】さらに、接続孔及び溝に導電材料を埋め込
む。ここでの導電材料とは、上述した上層配線層で例示
された材料膜が挙げられる。導電材料の埋め込みは、導
電材料膜を第2の絶縁膜上全面に形成し、第2の絶縁膜
の表面が露出するまで導電材料膜をエッチバックするこ
とにより行うことができる。エッチバックは、例えば、
CMP法等で行うことができる。なお、接続孔と溝との
埋め込みは、同一工程により同一材料膜を用いて行って
もよいし、まず、接続孔を導電材料膜で埋め込み、さら
に溝を同一又は異なる導電材料膜で埋め込んでもよい。
【0018】以下に、本発明の半導体装置及びその製造
方法を図面に基づいて説明する。まず、図1(a)に示
すように、半導体基板上に形成された配線層1上に、第
1のエッチング終点検出用の絶縁膜2aとして、例えば
リンを含むリンシリケートガラス膜(PSG膜、比誘電
率:約4)を10〜50nm程度の膜厚で形成し、その
上に、絶縁膜2として、テトラエトキシシラン(TEO
S)ガスとO2ガスを原料として用いたプラズマ成長に
よる酸化シリコン膜(P−TEOS膜)を膜厚250〜
750nm程度形成する。さらにその上に、第2のエッ
チング終点検出用の絶縁膜3aとして、絶縁膜2aと同
様のPSG膜を、膜厚10〜50nm程度形成し、その
上に、絶縁膜3として、絶縁膜2と同様のP−TEOS
膜を、膜厚250〜750nm程度形成する。その上
に、接続孔形成用のレジストパターン4をフォトリソグ
ラフィ工程によって形成する。
【0019】次いで、図1(b)に示すように、レジス
トパターン4をマスクとして用いて、接続孔5をエッチ
ングにより形成する。この際のエッチングは、ソースパ
ワー/バイアスパワーが2170W/1800W、圧力
が20mTorrで、エッチングガスとしてC58
ス、Arガス、O2ガスを用いて行う。また、エッチン
グ中は、分光器を用いてプラズマガスの発光強度をモニ
タし、エッチングが終わりに近い段階である、第1のエ
ッチング終点検出用の絶縁膜2aがエッチングされてい
る時に相当する分光器の発光強度の変化を検出してエッ
チングの終了を判定する。
【0020】つまり、図2に示したように、PSG膜か
らなる第1のエッチング終点検出用の絶縁膜2aがエッ
チングされているときの分光器の発光スペクトルは、P
−TEOS膜からなる絶縁膜2をエッチングしていると
きに比較して、約253nm附近の波長で発光強度が大
きい。これは、PSG膜中に含有されるリンの化学電子
対波長であり、この波長での発光スペクトルに基づい
て、エッチングの終了を判定することができる。続い
て、レジストパターン4をアッシングにより除去する。
【0021】次いで、図1(c)に示すように、接続孔
の底部に、有機系の反射防止膜(BARC)6を100
0〜4000rpm程度で回転塗布により形成する。そ
の後、得られた半導体基板上全面にレジストを塗布し、
溝配線形成用のレジストパターン7をフォトリソグラフ
ィ工程によって形成する。接続孔5の底部に有機系の反
射防止膜6は、次工程での溝形成のためのエッチング時
に、接続孔5の底部がエッチングされ、配線層1がエッ
チングされないようにするために形成した。
【0022】次に、図1(d)に示すように、溝配線形
成用のレジストパターン7をマスクとして用いて、溝8
を形成する。溝8の形成は、上記と同様に分光器の発光
強度をモニタしながらエッチングし、上記と同様に、第
2のエッチング終点検出用の絶縁膜3aがエッチングさ
れているときに相当する分光器の発光強度の変化を検出
して、エッチングを終了することにより行う。続いて、
図1(e)に示すように、レジストパターン7及び接続
孔5の底部の有機反射膜6をアッシングにより除去し、
さらに、第1の終点検出膜2a及び第2の終点検出膜3
aをエッチングにより除去する。その後、接続孔5及び
溝8に、公知の方法で導電材料を埋め込み、溝配線部の
形成を完了する。このように、層間絶縁膜中に、PSG
膜を介在させることにより、エッチングの終点検出を確
実に行うことができる。
【0023】
【発明の効果】本発明によれば、層間絶縁膜が、第1の
エッチング終点検出用の不純物を含む絶縁膜、第1の絶
縁層、第2のエッチング終点検出用の不純物を含む絶縁
膜、第2の絶縁層がこの順に積層されて構成されてなる
ため、第1及び第2の絶縁膜のエッチングストッパーと
して、通常用いられるような誘電率が高い窒化シリコン
膜を使用することなく、微細化される半導体装置におい
て問題となる層間絶縁膜の低誘電率化を達成することが
でき、層間絶縁膜における容量低下を図り、信号遅延や
消費電力の増大を防止した半導体装置を得ることが可能
となる。
【0024】また、本発明によれば、第1及び第2の絶
縁膜のエッチングにおいて、選択比の差異によるエッチ
ングストップではなく、絶縁膜中に含有される不純物の
検出により、エッチングを終了させることが可能となる
ため、容易、簡便、確実かつ高精度でエッチングの終点
を判定することができ、過度のオーバーエッチングを回
避することができる。しかも、このようなエッチングの
終点判断を行うことに起因して、接続孔や溝内に、エッ
チング中に生じる反応生成物の残存を防止することがで
き、これらの反応生成物に起因する電気抵抗の増大や接
続不良を回避することが可能となり、信頼性の高い半導
体装置を、歩留まり向上、製造コストの低減を図りなが
ら製造することができる。
【図面の簡単な説明】
【図1】本発明の半導体装置の製造方法を説明するため
の要部の概略断面製造工程図である。
【図2】本発明の半導体装置の製造方法における層間絶
縁膜エッチング時の分光器による発光スペクトルであ
る。
【図3】従来の半導体装置の製造方法を説明するための
要部の概略断面製造工程図である。
【符号の説明】
1 配線層 2a 第1のエッチング終点検出用の絶縁膜 2、3 絶縁膜 3a 第2のエッチング終点検出用の絶縁膜 4、7 レジストパターン 5 接続孔 6 反射防止膜 8 溝
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F004 CB02 CB15 DA00 DA23 DA26 DB03 DB04 EA01 EA28 EB01 5F033 HH00 JJ00 KK00 MM02 QQ02 QQ09 QQ10 QQ11 QQ37 RR04 RR14 SS04 SS15 TT02 XX09 XX24 5F058 BA20 BD02 BD04 BD06 BD07 BF01 BF07 BF12 BF17 BF25 BF29 BF46 BH12 BH15 BJ02

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 下層配線層、該下層配線層に至る接続孔
    が形成された層間絶縁膜、該層間絶縁膜内に埋設された
    上層配線層を有する半導体装置であって、 前記層間絶縁膜が、第1のエッチング終点検出用の不純
    物を含む絶縁膜、第1の絶縁層、第2のエッチング終点
    検出用の不純物を含む絶縁膜、第2の絶縁層がこの順に
    積層されてなることを特徴とする半導体装置。
  2. 【請求項2】 第1の絶縁層と第2の絶縁層とが、酸化
    シリコン膜からなる請求項1に記載の半導体装置。
  3. 【請求項3】 第1のエッチング終点検出用の不純物を
    含む絶縁膜と第2のエッチング終点検出用の不純物を含
    む絶縁膜とが、リンシリケートガラスからなる請求項1
    又は2に記載の半導体装置。
  4. 【請求項4】 下層配線層の上に、第1のエッチング終
    点検出用の不純物を含む絶縁膜、第1の絶縁層、第2の
    エッチング終点検出用の不純物を含む絶縁膜、第2の絶
    縁層をこの順に形成する工程と、 前記第2の絶縁層の表面から第1のエッチング終点検出
    用の不純物を含む絶縁膜に至る接続孔をエッチングによ
    り形成する工程と、 該接続孔の底部に保護膜を形成する工程と、 前記第2の絶縁層の表面から第2のエッチング終点検出
    用の不純物を含む絶縁膜に至り、かつ前記接続孔に繋が
    る溝をエッチングにより形成する工程と、 前記接続孔及び溝に導電材料を埋め込む工程からなるこ
    とを特徴とする半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7208400B2 (en) 2003-07-30 2007-04-24 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device including a dielectric film formed between first and second electrode layers
JP2008270457A (ja) * 2007-04-19 2008-11-06 Sharp Corp 固体撮像素子及びその製造方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4050631B2 (ja) * 2003-02-21 2008-02-20 株式会社ルネサステクノロジ 電子デバイスの製造方法
US6916697B2 (en) * 2003-10-08 2005-07-12 Lam Research Corporation Etch back process using nitrous oxide
US7268432B2 (en) * 2003-10-10 2007-09-11 International Business Machines Corporation Interconnect structures with engineered dielectrics with nanocolumnar porosity
US20050277302A1 (en) * 2004-05-28 2005-12-15 Nguyen Son V Advanced low dielectric constant barrier layers
CN101630667A (zh) 2008-07-15 2010-01-20 中芯国际集成电路制造(上海)有限公司 形成具有铜互连的导电凸块的方法和系统
CN102403261B (zh) * 2010-09-09 2013-09-11 中芯国际集成电路制造(上海)有限公司 半导体器件及其制作方法
US8912093B2 (en) * 2013-04-18 2014-12-16 Spansion Llc Die seal layout for VFTL dual damascene in a semiconductor device
KR20170002764A (ko) 2015-06-29 2017-01-09 삼성전자주식회사 반도체 소자의 제조 방법
DE102021128884A1 (de) 2021-11-05 2023-05-11 Syntegon Packaging Solutions B.V. Vertikale Form-Füll-Siegelmaschine und Verfahren zum Betreiben der vertikalen Form-Füll-Siegelmaschine

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2833946B2 (ja) * 1992-12-08 1998-12-09 日本電気株式会社 エッチング方法および装置
JPH09153545A (ja) * 1995-09-29 1997-06-10 Toshiba Corp 半導体装置及びその製造方法
JP3997494B2 (ja) 1996-09-17 2007-10-24 ソニー株式会社 半導体装置
US6165891A (en) * 1999-11-22 2000-12-26 Chartered Semiconductor Manufacturing Ltd. Damascene structure with reduced capacitance using a carbon nitride, boron nitride, or boron carbon nitride passivation layer, etch stop layer, and/or cap layer

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7208400B2 (en) 2003-07-30 2007-04-24 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device including a dielectric film formed between first and second electrode layers
JP2008270457A (ja) * 2007-04-19 2008-11-06 Sharp Corp 固体撮像素子及びその製造方法

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