KR100731085B1 - 듀얼 다마신 공정을 이용한 구리 배선 형성 방법 - Google Patents
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- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 title claims abstract description 41
- 229910052802 copper Inorganic materials 0.000 title claims abstract description 41
- 239000010949 copper Substances 0.000 title claims abstract description 41
- 238000000034 method Methods 0.000 title claims abstract description 35
- 230000008569 process Effects 0.000 title description 18
- 230000009977 dual effect Effects 0.000 title description 8
- 239000010410 layer Substances 0.000 claims abstract description 60
- 239000011229 interlayer Substances 0.000 claims abstract description 50
- 238000005530 etching Methods 0.000 claims abstract description 21
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 10
- 238000000151 deposition Methods 0.000 claims description 12
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 8
- 239000000126 substance Substances 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims description 4
- 239000011521 glass Substances 0.000 claims description 4
- 238000007517 polishing process Methods 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims description 2
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 230000007547 defect Effects 0.000 description 7
- 239000011241 protective layer Substances 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 238000013508 migration Methods 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- -1 silicon carbide nitride Chemical class 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 239000006117 anti-reflective coating Substances 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920003986 novolac Polymers 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000027756 respiratory electron transport chain Effects 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 230000036962 time dependent Effects 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/7681—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving one or more buried masks
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
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- Power Engineering (AREA)
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Abstract
본 발명은 듀얼 다마신 공정을 이용한 구리 배선 형성 방법에 관한 것으로서, 트렌치 식각에 의하여 발생하는 식각 형태 불량, 트렌치 깊이 변화 및 이로 인하여 초래되는 구리 배선의 공극 발생, 배선 결함 등을 방지하기 위한 것이다. 본 발명의 구리 배선 형성 방법은 층간 절연막을 증착하고 나서 층간 절연막과 식각 선택비를 가지는 매몰 식각 정지층을 형성하고 다시 층간 절연막을 증착한다. 매몰 식각 정지층을 이용함으로써 트렌치를 식각할 때 비아 홀도 동시에 식각할 수 있고, 트렌치 깊이의 정확한 제어, 공정 단순화, 신뢰성 향상 등이 가능하다.
구리 배선, 듀얼 다마신, 비아 홀, 트렌치, 매몰 식각 정지층
Description
도 1a 내지 도 1d는 종래 기술에 따른 구리 배선 형성 방법을 나타내는 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 구리 배선 형성 방법을 나타내는 단면도.
<도면에 사용된 참조 번호의 설명>
10, 20: 하부 구리 배선 11, 21: 캡핑층
12, 22, 23: 층간 절연막 13, 26: 비아 홀
14: 보호층 15, 24: 포토레지스트 패턴
16, 25: 트렌치 17, 27: 구리 배선
18: 공극 30: 매몰 식각 정지층
본 발명은 반도체 소자의 금속 배선 기술에 관한 것으로서, 좀 더 구체적으로는 듀얼 다마신 공정을 이용하여 구리 배선을 형성하는 방법에 관한 것이다.
90nm 이하의 극초미세 시모스(ultra deep sub-micron CMOS) 소자에 대한 관심이 증가하면서 구리 배선 공정에 저유전율 유전막(low-k dielectric)을 이용하는 연구가 활발히 이루어지고 있다. 저유전율 유전막을 이용한 구리 배선 기술의 쟁점 중의 하나는 통합 문제(integration issue)로서, 저유전율 물질의 특성으로 인하여 야기되는 전자이동(electro-migration; EM), 응력이동(stress-migration; SM), 산화막 파괴(time dependent dielectric breakdown; TDDB)와 같은 신뢰성 문제가 부각되고 있다. 또한, 구리 배선 공정에 듀얼 다마신(dual damascene) 기술을 적용함에 따라, 구리 배선의 단선(open), 비아(via) 또는 구리 배선의 공극(void) 발생과 같은 결함이 나타나고 있다. 이러한 문제들은 궁극적으로 소자의 수율과 신뢰성을 좌우하는 요인으로 작용하고 있다.
저유전율 유전막과 듀얼 다마신 공정을 이용하여 구리 배선을 형성하는 종래 기술이 도 1a 내지 도 1d에 도시되어 있다.
도 1a를 참조하면, 하부 구리 배선(10) 위에 캡핑층(11, capping layer)과 층간 절연막(12)을 연속적으로 증착한다. 캡핑층(11)은 예컨대 실리콘 질화물(SiN) 또는 실리콘 탄화질화물(SiCN)로 이루어지며, 층간 절연막(12)은 예컨대 모노실란(SiH4), FSG(fluorine-doped silicon glass), 모노실란의 적층 구조로 이루어진다.
이어서, 도 1b를 참조하면, 먼저 포토리소그래피 공정 및 건식 식각 공정을 진행하여 비아 홀(13, via hole)을 형성한다. 그리고 나서, 트렌치 식각 공정에서의 비아 홀 보호를 위해 비아 홀(13) 내부에 보호층(14)을 형성한다. 보호층(14)은 예컨대 포토레지스트의 일종인 노볼락(novolac) 또는 BARC(bottom anti-reflective coating)를 채우고 에치 백(etch back)하여 형성한다.
이어서, 도 1c에 도시된 바와 같이, 트렌치를 형성하기 위한 포토레지스트 패턴(15)을 형성한 후, 건식 식각 공정을 진행하여 트렌치(16, trench)를 형성한다. 이때, 트렌치 식각으로 인하여 비아 홀(13)이 겹치는 영역에 식각 형태 불량(etch profile anomaly)이 발생하며, 트렌치 패턴의 밀도 차에 따라 트렌치(16)의 깊이 변화가 심하게 나타난다. 이러한 현상들은 이후 공정에서 구리 배선의 공극 발생과 같은 결함을 야기할 뿐만 아니라, 구리 확산에 따른 전자이동, 응력이동과 같은 신뢰성 문제를 초래한다.
트렌치 식각 후, 도 1d에 도시된 바와 같이, 비아 홀(13) 내부의 보호층(도 1c의 14)을 제거하고, 건식 식각을 이용하여 비아 홀(13) 하부에 잔존하는 캡핑층(11)을 제거한다. 계속해서, 확산 방지막(diffusion barrier)과 구리 시드층(copper seed layer)을 증착하고, 전기화학 도금(electrochemical plating; ECP) 방법으로 구리를 증착한 후, 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정을 진행하여 듀얼 다마신 구조의 구리 배선(17)을 완성한다.
이때, 전술한 트렌치 식각 공정에서 기인한 식각 형태 불량, 트렌치 깊이 변화 등에 따라 구리 배선(17)에는 공극(18), 배선 결함 등이 발생하며 이로 인하여 소자의 신뢰성 문제가 초래된다.
따라서 본 발명의 목적은 듀얼 다마신 공정을 이용한 구리 배선 형성 방법에 서 트렌치 식각에 의하여 발생하는 식각 형태 불량, 트렌치 깊이 변화 및 이로 인하여 초래되는 구리 배선의 공극 발생, 배선 결함 등을 방지하고자 하는 것이다.
본 발명의 다른 목적은 저유전율 유전막과 듀얼 다마신 공정을 이용한 구리 배선 기술에서 소자의 신뢰성을 향상시키기 위한 것이다.
이러한 목적들을 달성하기 위하여, 본 발명은 층간 절연막을 형성하고 나서 층간 절연막과 식각 선택비를 가지는 매몰 식각 정지층을 형성하고 다시 층간 절연막을 형성하며, 트렌치를 식각할 때 매몰 식각 정지층을 이용하여 비아 홀도 동시에 식각하는 것을 특징으로 하는 구리 배선 형성 방법을 제공한다.
본 발명에 따른 구리 배선 형성 방법은, (a) 소정의 하부 구조 위에 캡핑층과 제1 층간 절연막을 연속적으로 증착하는 단계와, (b) 제1 층간 절연막의 상부에 매몰 식각 정지층을 증착하는 단계와, (c) 매몰 식각 정지층을 비아 홀 패턴으로 식각하는 단계와, (d) 매몰 식각 정지층과 제1 층간 절연막 위에 제2 층간 절연막을 증착하는 단계와, (e) 제2 층간 절연막 위에 트렌치를 형성하기 위한 포토레지스트 패턴을 형성하는 단계와, (f) 포토레지스트 패턴을 통하여 제2 층간 절연막을 식각하여 트렌치를 형성하고, 동시에 매몰 식각 정지층을 통하여 제1 층간 절연막을 식각하여 비아 홀을 형성하는 단계와, (g) 비아 홀 하부의 캡핑층을 제거하는 단계와, (g) 비아 홀과 트렌치를 채우도록 구리를 증착하고 화학적 기계적 연마 공정을 진행하여 구리 배선을 완성하는 단계를 포함하여 구성된다.
본 발명에 따른 구리 배선 형성 방법에 있어서, 매몰 식각 정지층은 제1 층 간 절연막에 대하여 식각 선택비를 가지는 물질, 예컨대 실리콘 질화물(SiN)로 이루어지는 것이 바람직하다.
또한, 제1 층간 절연막의 증착 두께는 비아 홀의 깊이에 해당하는 것이 바람직하며, 제1 층간 절연막과 제2 층간 절연막은 동일한 물질로 이루어지는 것이 바람직하다. 예를 들어, FSG(fluorine-doped silicon glass) 또는 실리콘 산화탄화물(SiOC)로 이루어질 수 있다.
실시예
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
여기에 설명되는 실시예는 본 발명이 속하는 기술 분야의 당업자들이 본 발명을 충분히 실시할 수 있도록 예시되는 것이지, 본 발명의 범위를 제한하고자 하는 것은 아니다. 실시예를 설명함에 있어, 일부 구조나 제조 공정에 대해서는 그 설명을 생략하거나 도면의 도시를 생략한다. 이는 본 발명의 특징적 구성을 보다 명확하게 보여주기 위한 것이다. 마찬가지의 이유로 도면에 도시된 일부 구성요소들은 때론 과장되게 때론 개략적으로 나타내었고, 각 구성요소의 크기가 실제 크기를 전적으로 반영하는 것은 아니다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 구리 배선 형성 방법을 나타내는 단면도이다.
도 2a를 참조하면, 하부 구리 배선(20) 위에 구리 확산을 차단하기 위한 캡핑층(21)과 제1 층간 절연막(22)을 연속적으로 증착한다. 이때, 제1 층간 절연막 (22)의 증착 두께는 최종 구조에서의 비아 홀 깊이에 해당하도록 한다. 캡핑층(21)은 예컨대 실리콘 질화물(SiN) 또는 실리콘 탄화질화물(SiCN)로 이루어진다. 제1 층간 절연막(22)은 예컨대 저유전율 물질인 FSG(fluorine-doped silicon glass) 또는 실리콘 산화탄화물(SiOC)로 이루어지며, 상하부에 예컨대 모노실란(SiH4)이 캡핑층으로 형성된 적층 구조가 바람직하다.
계속해서, 제1 층간 절연막(22)의 상부에 매몰 식각 정지층(30, buried etch stop layer)을 증착한다. 매몰 식각 정지층(30)은 이후의 비아 홀 식각 공정에서 식각 마스크(etch mask)로 이용되며, 구리 배선의 공극 발생을 방지하는 역할을 한다. 따라서 매몰 식각 정지층(30)은 제1 층간 절연막(22)에 대하여 식각 선택비를 가지는 물질, 즉 산화물에 대한 식각 선택비를 가지는 물질로 형성되며, 예컨대 실리콘 질화물(SiN)로 이루어진다.
이어서, 도 2b에 도시된 바와 같이, 매몰 식각 정지층(30)을 비아 홀 패턴으로 식각한 후, 매몰 식각 정지층(30)과 제1 층간 절연막(22) 위에 제2 층간 절연막(23)을 증착한다. 제2 층간 절연막(23)은 제1 층간 절연막(22)과 동일한 물질로 이루어지는 것이 바람직하다.
이어서, 도 2c에 도시된 바와 같이, 제2 층간 절연막(23) 위에 트렌치를 형성하기 위한 포토레지스트 패턴(24)을 형성하고, 건식 식각을 통하여 제2 층간 절연막(23)에 트렌치(25)를 형성한다. 이때, 트렌치 식각과 동시에 제1 층간 절연막(22)에는 매몰 식각 정지층(30)을 식각 마스크로 하여 비아 홀(26)이 형성된다.
이와 같이, 매몰 식각 정지층(30)을 이용하면 트렌치(25)와 비아 홀(26)을 동시에 형성할 수 있다. 이에 따라 트렌치 깊이에 대한 정확한 제어가 가능하므로 면저항(sheet resistance)을 최적화할 수 있고, 비아 홀과 겹치는 문제에 의하여 야기되는 구리 공극 현상을 개선할 수 있다. 또한, 종래 기술에서 트렌치와 비아 홀을 별도로 형성할 때 비아 홀 보호를 위해 필요로 하는 보호층(도 1c의 14)을 이용하지 않아도 된다.
트렌치/비아 동시 식각 후, 도 2d에 도시된 바와 같이 비아 홀(26) 하부에 잔존하는 캡핑층(21)을 제거한다. 그리고 나서, 도면에 도시는 생략했지만, 확산 방지막과 구리 시드층을 증착한 후, 비아 홀(26)과 트렌치(25)를 채우도록 전기화학 도금 방법으로 구리를 증착한다. 계속해서, 화학적 기계적 연마 공정을 진행하여 듀얼 다마신 구조의 구리 배선(27)을 완성한다. 확산 방지막은 예컨대 탄탈룸(Ta) 계열, 티타늄(Ti) 계열 등의 금속 소재로 이루어지며, 화학적 기계적 연마 공정의 전후에 열처리 공정을 진행할 수 있다.
지금까지 실시예를 통하여 설명한 바와 같이, 본 발명에 따른 구리 배선 형성 방법은 층간 절연막 사이에 매몰 식각 정지층을 형성하고 이를 이용하여 트렌치와 비아 홀을 동시에 식각한다.
따라서 본 발명은 매몰 식각 정지층을 이용하여 트렌치 깊이를 정확하게 제어할 수 있기 때문에 면저항을 최적화할 수 있다. 또한, 매몰 식각 정지층을 이용하면, 별도의 비아 홀 형성을 위한 공정들을 진행하지 않아도 되고 종래의 비아 홀 보호층을 형성하지 않아도 되므로, 공정이 단순화되고 이로 인하여 제조원가가 절감된다. 아울러, 비아 홀과 겹치는 문제에 의하여 야기되는 구리 공극 현상, 트렌치 식각에 의하여 발생하는 식각 형태 불량 등을 개선할 수 있고, 전자이동, 응력이동과 같은 신뢰성 문제의 개선에도 기여할 수 있다.
본 명세서에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
Claims (7)
- 삭제
- (a) 소정의 하부 구조 위에 캡핑층과 제1 층간 절연막을 연속적으로 증착하는 단계;(b) 상기 제1 층간 절연막의 상부에 매몰 식각 정지층을 증착하는 단계;(c) 상기 매몰 식각 정지층을 비아 홀 패턴으로 식각하는 단계;(d) 상기 매몰 식각 정지층과 상기 제1 층간 절연막 위에 제2 층간 절연막을 증착하는 단계;(e) 상기 제2 층간 절연막 위에 트렌치를 형성하기 위한 포토레지스트 패턴을 형성하는 단계;(f) 상기 포토레지스트 패턴을 통하여 상기 제2 층간 절연막을 식각하여 트렌치를 형성하고, 동시에 상기 매몰 식각 정지층을 통하여 상기 제1 층간 절연막을 식각하여 비아 홀을 형성하는 단계;(g) 상기 비아 홀 하부의 상기 캡핑층을 제거하는 단계; 및(h) 상기 비아 홀과 상기 트렌치를 채우도록 구리를 증착하고 화학적 기계적 연마 공정을 진행하여 구리 배선을 완성하는 단계를 포함하고,상기 캡핑층 및 상기 매몰 식각 정지층은 동일한 물질인 실리콘 질화물(SiN)로 이루어지고, 상기 매몰 식각 정지층은 상기 제1 층간 절연막에 대하여 식각 선택비를 가지는 물질로 형성되는 것을 특징으로 하는 구리 배선 형성 방법.
- 삭제
- 제2항에 있어서, 상기 제1 층간 절연막의 증착 두께는 상기 비아 홀의 깊이에 해당하는 것을 특징으로 하는 구리 배선 형성 방법.
- 제2항에 있어서, 상기 제1 층간 절연막과 상기 제2 층간 절연막은 동일한 물질로 이루어지는 것을 특징으로 하는 구리 배선 형성 방법.
- 제2항에 있어서, 상기 제1 층간 절연막과 상기 제2 층간 절연막은 FSG(fluorine-doped silicon glass) 또는 실리콘 산화탄화물(SiOC)로 이루어지는 것을 특징으로 하는 구리 배선 형성 방법.
- 제2항, 제4항, 제5항 및 제6항 중 어느 하나의 항에 의하여 제조된 구리 배선을 포함하는 것을 특징으로 하는 반도체 소자.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050090339A KR100731085B1 (ko) | 2005-09-28 | 2005-09-28 | 듀얼 다마신 공정을 이용한 구리 배선 형성 방법 |
| US11/527,979 US20070072420A1 (en) | 2005-09-28 | 2006-09-26 | Method of forming copper interconnection using dual damascene process and semiconductor device having copper interconnection according to the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050090339A KR100731085B1 (ko) | 2005-09-28 | 2005-09-28 | 듀얼 다마신 공정을 이용한 구리 배선 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100731085B1 true KR100731085B1 (ko) | 2007-06-22 |
Family
ID=37894655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050090339A KR100731085B1 (ko) | 2005-09-28 | 2005-09-28 | 듀얼 다마신 공정을 이용한 구리 배선 형성 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20070072420A1 (ko) |
| KR (1) | KR100731085B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20220352076A1 (en) * | 2021-04-29 | 2022-11-03 | Intel Corporation | Electronic substrate having an embedded etch stop to control cavity depth in glass layers therein |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20040077311A (ko) * | 2003-02-28 | 2004-09-04 | 삼성전자주식회사 | 금속배선의 듀얼 다마신 방법 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6310300B1 (en) * | 1996-11-08 | 2001-10-30 | International Business Machines Corporation | Fluorine-free barrier layer between conductor and insulator for degradation prevention |
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| US6071809A (en) * | 1998-09-25 | 2000-06-06 | Rockwell Semiconductor Systems, Inc. | Methods for forming high-performing dual-damascene interconnect structures |
| US6211063B1 (en) * | 1999-05-25 | 2001-04-03 | Taiwan Semiconductor Manufacturing Company | Method to fabricate self-aligned dual damascene structures |
| US6887784B1 (en) * | 2000-06-15 | 2005-05-03 | Cypress Semiconductor Corporation | Self aligned metal interconnection and method of making the same |
| KR100479796B1 (ko) * | 2000-09-11 | 2005-03-31 | 동경 엘렉트론 주식회사 | 반도체 소자 및 이의 제조 방법 |
| US7091137B2 (en) * | 2001-12-14 | 2006-08-15 | Applied Materials | Bi-layer approach for a hermetic low dielectric constant layer for barrier applications |
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-
2005
- 2005-09-28 KR KR1020050090339A patent/KR100731085B1/ko not_active IP Right Cessation
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2006
- 2006-09-26 US US11/527,979 patent/US20070072420A1/en not_active Abandoned
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| Publication number | Priority date | Publication date | Assignee | Title |
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Non-Patent Citations (2)
| Title |
|---|
| 1020010059853 |
| 1020040077311 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20070072420A1 (en) | 2007-03-29 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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| E601 | Decision to refuse application | ||
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