CN103107163A - 半导体测试结构及其形成方法、测试方法 - Google Patents

Abstract

一种半导体测试结构，包括：半导体衬底；位于半导体衬底上至少两个栅极结构；位于半导体衬底和栅极结构表面的介质层；位于所述栅极结构两端的共享接触插塞，所述共享接触插塞贯穿介质层一部分位于栅极结构一端的表面，一部分位于栅极结构相应一侧的半导体衬底上；位于介质层上连接栅极结构间相邻共享接触插塞的金属互连线，未连接有金属互连线的共享接触插塞作为测试电压的输入端。本发明的半导体测试结构能测试半导体器件中的共享接触插塞是否存在缺陷。

Description

半导体测试结构及其形成方法、测试方法

技术领域

本发明涉及半导体制作领域，特别涉及一种半导体测试结构及其形成方法、测试方法。

背景技术

随着以电子通讯技术为代表的现代高科技产业的不断发展，世界集成电路产业总产值以每年超过30％的速度发展，静态随机存储器(SRAM)作为一种重要的存储器件被广泛应用于数字与通讯电路设计中。SRAM是逻辑电路中一种重要部件，其因为具有功耗小，读取速度高等优点而广泛应用于数据的存储。

在器件的特征尺寸(CD)进入深亚微米阶段后，为了更大的数据存储量以及节省芯片空间，共享接触结构(Share Contact)已广泛应用在静态随机存储器(SRAM)制作中。

图1为现有静态随机存储器(SRAM)部分结构的俯视示意图，图2为图1沿切割线A-B方向的剖面结构示意图。参考图1，图中虚线部分表示位于介质层(图中为示出)，包括：晶体管10、晶体管20、晶体管30、晶体管40，其中晶体管10和晶体管20具有共同栅极101，且共同栅极101延伸至晶体管30的源区102，晶体管30和晶体管40具有共同栅极105，且共同栅极105延伸至晶体管20的漏区；位于晶体管10的源漏区上的插塞102a和103a，位于晶体管30漏区上的插塞103c；共享接触插塞104，一部分位于晶体管30的源区102c表面，一部分位于共同栅极101表面。

在形成图1所述的半导体结构后，一般要对晶体管的I/V性能进行测试，以判断晶体管的可靠性，以测试晶体管10的I/V性能为例，在共享接触插塞104施加一逐渐增大的测试电压，在漏区103a施加工作电压，源区102a和衬底接地，测试漏区102a漏电流的大小，但是现有的这种测试方法测试不出图2所示的共享接触插塞104与共同栅极101表面形成的空洞107缺陷对晶体管性能的影响。但是这种空洞缺陷在实际使用过程中会引起器件的失效，影响器件的稳定性。

更多关于可靠性测试的方法请参考公开号为US2004/0104731A1的，美国专利。

发明内容

本发明解决的问题是提供一种半导体测试结构及其形成方法、测试方法，用于检测共享接触插塞的缺陷，提高器件的稳定性。

为解决上述问题，本发明提供了一种半导体测试结构，包括：

半导体衬底；

位于半导体衬底上至少两个栅极结构；

位于半导体衬底和栅极结构表面的介质层；

位于所述栅极结构两端的共享接触插塞，所述共享接触插塞贯穿介质层，一部分位于栅极结构一端的表面，一部分位于栅极结构相应一侧的半导体衬底上；

位于介质层上连接栅极结构间相邻共享接触插塞的金属互连线，未连接有金属互连线的共享接触插塞作为测试电压的输入端。

可选的，还包括位于栅极结构之间半导体衬底内的隔离结构。

可选的，所述金属互连线材料为铝、铜或钨。

本发明还提供了一种半导体测试结构的形成方法，其特征在于，包括步骤：

提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域用于形成半导体测试结构，所述第二区域用于形成半导体器件；

在所述第一区域表面形成至少两个栅极结构，在第二区域表面形成至少一个栅极结构；

形成覆盖第一区域、第二区域和栅极结构的介质层；

刻蚀所述介质层，在第一区域的栅极结构两端形成第一通孔，所述第一通孔暴露栅极结构一端表面和相应一侧的半导体衬底，在第二区域形成第二通孔，所述第二通孔暴露栅极结构表面和一侧的半导体衬底；

在所述第一通孔和第二通孔填充满金属，形成第一共享接触插塞和第二共享接触插塞；

在介质层上形成金属互连线，所述金属互连线连接第一区域栅极结构间相邻的第一共享接触插塞。

可选的，所述第一通孔的宽度与第二通孔的宽度相等。

可选的，所述第一通孔露出的栅极结构表面的宽度与第二通孔露出的栅极结构表面的宽度相等。

可选的，所述第一区域表面的栅极结构宽度大于第二通孔露出的栅极结构表面的宽度的2倍。

可选的，所述第一区域表面的栅极结构高度与第二区域表面的栅极结构高度相等。

可选的，所述第一共享接触插塞和第二共享接触插塞形成的工艺步骤和工艺条件相同。

可选的，所述在第一区域和第二区域表面栅极结构步骤之前，还包括：在半导体衬底内形成隔离结构。

可选的，所述金属互连线的材料为铝、铜或钨。

本发明还提供了一种采用上述半导体测试结构进行测试的方法，其特征在于，包括：

提供参考电流；

提供半导体衬底，所述半导体衬底上形成有半导体测试结构和具有共享接触插塞的半导体器件；

在半导体测试结构中未连接有金属互连线的共享接触插塞上施加测试电压，另一未连接有金属互连线的共享接触插塞接地，测试半导体测试结构中的电流；

比较半导体测试结构电流与参考电流的大小，若半导体测试结构中的电流小于参考电流，判断半导体器件中的共享接触插塞存在缺陷。

可选的，所述半导体器件中的共享接触插塞与半导体测试结构中的共享接触插塞的结构和形成工艺步骤和条件相同。

与现有技术相比，本发明技术方案具有以下优点：

本发明实施例形成的半导体测试结构，具有共享接触插塞，共享接触插塞通过栅极结构和金属互连线串联在半导体测试结构中，半导体测试结构中的共享接触插塞与半导体器件中的共享接触插塞同时形成，通过测试半导体测试结构中电流的大小，与参考电流进行比较，从而判断半导体器件中共享接触结构是否存在缺陷；

进一步，半导体器件中的共享接触插塞与半导体测试结构中的共享接触插塞的结构和形成工艺步骤和条件相同，第一通孔的宽度与第二通孔的宽度相等，第一通孔露出的栅极结构表面的宽度与第二通孔露出的栅极结构表面的宽度相等，使形成第一共享接触插塞和第二共享接触插塞条件相同，提高测试的准确性。

附图说明

图1为现有静态随机存储器(SRAM)部分结构的俯视示意图；

图2为图1沿切割线A-B方向的剖面结构示意图；

图3为本发明实施例半导体测试结构形成方法的流程示意图；

图4～图7为本发明实施例半导体测试结构形成方法剖面结构示意图。

具体实施方式

发明人对现有形成的静态随机存储器(SRAM)作可靠性测试的过程中发现，在形成图2所示的共享接触插塞104时，由于工艺条件的原因，在共同栅极结构101表面会产生空洞107缺陷，发明人采用现有的I/V测试方法对晶体管10进行性能测试时，晶体管10的栅极电压和漏极电流的性能曲线不能反应空洞107缺陷对晶体管10性能的影响，同样对晶体管30进行I/V测试时，晶体管30的栅极电压和漏极电流的性能曲线不能反应空洞107缺陷对晶体管30性能的影响，发明人根据晶体管栅极电压和漏极电流的性能曲线认为测试的存在空洞107缺陷的晶体管性能是没有问题的，但是这种存在空洞107缺陷的晶体管在实际使用过程中经常失效。

发明人进一步研究发现，现有I/V测试方法普遍采用的为直流电压测试，请参考图1，即在共享接触插塞104施加的为逐渐增大的直流电压，直流电源通过共同栅极结构101施加在晶体管10的沟道区，即使共享接触插塞104与共同栅极结构101接触的表面存在空洞107缺陷，形成高阻抗，一定时间后共同栅极结构101仍能得到足够大的电压使晶体管10正常工作，在漏区产生对应的漏电流，晶体管10不存在问题。而在实际的使用过程中，共享接触插塞104施加交流电压时，空洞107缺陷形成的高阻抗对交流电压影响较大，使晶体管不能正常工作，导致晶体管失效，影响器件的稳定性。

为解决上述问题，发明人提出了一种半导体测试结构，包括：半导体衬底；位于半导体衬底上至少两个栅极结构；位于半导体衬底和栅极结构表面的介质层；位于所述栅极结构两端的共享接触插塞，所述共享接触插塞贯穿介质层，一部分位于栅极结构一端的表面，一部分位于栅极结构相应一侧的半导体衬底上；位于介质层上连接栅极结构间相邻共享接触插塞的金属互连线，未连接有金属线的共享接触插塞作为测试电压的输入端。共享接触插塞通过栅极结构和金属互连线串联在半导体测试结构中，通过测试半导体测试结构中电流的大小，判断共享接触插塞是否存在缺陷，共享接触插塞存在缺陷的半导体测试结构的电流小于不存在缺陷的半导体测试结构。

形成上述测试结构的制作方法，包括步骤：提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域用于形成半导体测试结构，所述第二区域用于形成半导体器件；在所述第一区域表面形成至少两个栅极结构，在第二区域表面形成至少一个栅极结构；形成覆盖第一区域、第二区域和栅极结构的介质层；刻蚀所述介质层，在第一区域的栅极结构两端形成第一通孔，所述第一通孔暴露栅极结构一端表面和相应一侧的半导体衬底，在第二区域形成第二通孔，所述第二通孔暴露栅极结构表面和一侧的半导体衬底；在所述第一通孔和第二通孔填充满金属，形成第一共享接触插塞和第二共享接触插塞；在介质层上形成金属互连线，所述金属互连线连接第一区域栅极结构间相连的第一共享接触插塞。半导体测试结构中的共享接触插塞与半导体器件中的共享接触插塞同时形成，半导体器件中的共享接触插塞与半导体测试结构中的共享接触插塞的结构和形成工艺步骤和条件相同，半导体测试结构中形成的共享接触插塞能够反映半导体器件中的共享接触插塞形成情况。

应用上述半导体测试结构进行测试的方法，包括：提供参考电流；提供半导体衬底，所述半导体衬底上形成有半导体测试结构和具有共享接触插塞的半导体器件；在半导体测试结构中未连接有金属互连线的共享接触插塞上施加测试电压，另一未连接有金属互连线的共享接触插塞接地，测试半导体测试结构中的电流；比较半导体测试结构电流与参考电流的大小，若半导体测试结构中的电流小于参考电流，判断半导体器件中的共享接触插塞存下缺陷。应用半导体测试结构进行测试的方法，用于判断半导体器件中共享接触插塞是否存在缺陷，提高器件的稳定性。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，表示测试结构的示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

参考图3，图3为本发明实施例半导体测试结构形成方法的流程示意图，包括：

步骤S201，提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域用于形成半导体测试结构，所述第二区域用于形成半导体器件；

步骤S202，在所述第一区域表面形成至少两个栅极结构，在第二区域表面形成至少一个栅极结构；

步骤S203，形成覆盖第一区域、第二区域和栅极结构的介质层；

步骤S204，刻蚀所述介质层，在第一区域的栅极结构两端形成第一通孔，所述第一通孔暴露栅极结构一端表面和相应一侧的半导体衬底，在第二区域形成第二通孔，所述第二通孔暴露栅极结构表面和一侧的半导体衬底；

步骤S205，在所述第一通孔和第二通孔填充满金属，形成第一共享接触插塞和第二共享接触插塞；

步骤S206，在介质层上形成金属互连线，所述金属互连线连接第一区域栅极结构间相邻的第一共享接触插塞。

图4～图7为本发明实施例半导体测试结构形成方法剖面结构示意图。

参考图4，提供半导体衬底300，所述半导体衬底300包括第一区域1和第二区域2，所述第一区域1用于形成半导体测试结构，所述第二区域2用于形成半导体器件；在所述第一区域1表面形成至少两个栅极结构301，在第二区域2表面形成至少一个栅极结构302。

所述半导体衬底300的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等III-V族化合物。

在形成栅极结构301和栅极结构302之前，所述半导体衬底内300还形成有隔离结构304，所述隔离结构304一部分位于第一区域1中后续形成的半导体测试结构的栅极结构301的底部的半导体衬底300内，在采用本发明形成的半导体测试结构进行测试时，半导体测试结构的栅极结构301上存在测试电压，测试电压使得栅极结构301底部的沟道导通，在栅极结构301两端的半导体衬底300内产生漏电流，在栅极结构底部形成的隔离结构304能防止漏电流的产生，提高了测试的准确性；一部分位于第一区域1和第二区域2之间用于隔离半导体测试结构和半导体器件。在具体的实施例中所述隔离结构301为浅沟道隔离(STI)。

在本发明的其他实施例中，半导体测试结构的栅极结构301之间的半导体衬底300内形成有隔离结构，用于隔离后续形成的栅极结构301和栅极结构301两端的第一共享接触插塞，防止在测试时第一共享接触插塞之间在半导体衬底300表面存在漏电流，提高测试的准确性。

所述第一区域1用于相成半导体测试结构，在所述第一区域1表面形成至少两个栅极结构301，所述栅极结构301的个数跟本发明形成的半导体测试结构的长度相关，所述栅极结构301的个数范围为2～50000，本实施例中所述栅极结构301为两个；第二区域2用于形成半导体器件，第二区域2表面形成至少一个栅极结构302，本发明实施例中所述第二区域2表面形成一个栅极结构302，在实际芯片的生产过程中，在第二区域2半导体衬底300上形成的半导体器件个数成千上万，为了更方便和清楚的阐述本发明的意图，本发明实施例中仅以在第二区域2表面形成一个半导体器件为例，并非对本发明的限制。

所述栅极结构301和栅极结构302包括位于半导体衬底300上的栅介质层(图中未示出)、位于栅介质层上的栅电极(图中未示出)和位于栅电极表面的金属硅化物(图中未示出)。所述栅极结构301和栅极结构302形成的工艺条件相同，栅极结构301的高度等于栅极结构302的高度，在后续形成在第一区域的栅极结构301两端形成第一共享接触插塞和在第二区域的栅极结构302上形成第二共享接触插塞通孔时，栅极结构301和栅极结构302的高度不会对接触插塞的形成产生影响，使得形成的第一共享接触插塞和第二共享接触插塞时栅极结构的高度条件一致，使半导体测试结构的第一共享接触插塞反映半导体器件的第二共享接触插塞的形成情况，在采用本发明形成的测试结构进行测试时，测试结果更能准确的反映半导体器件的第二共享接触插塞有无缺陷，提高测试的准确性。

为了使后续在栅极结构301两端形成的第一通孔露出的栅极结构表面的宽度与和第二通孔露出的栅极结构302表面的宽度相等，栅极结构301的宽度大于后续形成的第二通孔露出的栅极结构302表面的宽度的2倍，栅极结构301的宽度小于或等于后续形成的第二通孔露出的栅极结构302表面的宽度的2倍时，在栅极结构301两端形成第一通孔时，将使得栅极结构301两端形成的第一通孔之间贯通，不满足工艺的要求。

所述栅极结构302两侧的半导体衬底内还形成有源漏掺杂区(图中为示出)，而栅极结构301两侧的半导体衬底内不形成源漏掺杂区，防止进行测试时，栅极结构301施加电压使得源漏掺杂区之间导通，影响测试结果，提高测试结果的准确性。

参考图5，形成覆盖第一区1、第二区域2、栅极结构301和栅极结构302的介质层305；刻蚀所述介质层305，在第一区域1的栅极结构301两端形成位于栅极结构301左端的第一通孔306和位于栅极结构301右端的第一通孔307，所述第一通孔306暴露栅极结构301左端的部分表面和栅极结构301左侧的半导体衬底300，所述第一通孔307暴露栅极结构301右端的部分表面和栅极结构301右侧的半导体衬底300，在第二区域2形成第二通孔308，所述第二通孔308暴露栅极结构302表面和一侧的半导体衬底300。

所述第二通孔308暴露栅极结构302的部分表面或者全部表面，本实施例中所述第二通孔308暴露栅极结构302的全部表面。

所述第一通孔306和第一通孔307的宽度与第二通孔308的宽度相等，所述宽度指通孔沿平行与衬底方向的最大宽度，所述第一通孔306露出的栅极结构301表面的宽度与第二通孔308露出的栅极结构302表面的宽度相等，第一通孔307露出的栅极结构301表面的宽度与第二通孔308露出的栅极结构302表面的宽度相等，后续在第一通孔306、第一通孔307和第二通孔308形成第一共享接触插塞和第二共享接触插塞时，第一通孔306、第一通孔307和第二通孔308的底部和侧壁的条件一致，使的半导体测试结构的第一共享接触插塞反映半导体器件的第二共享接触插塞的形成情况，在采用本发明形成的测试结构进行测试时，测试结果更能准确的反映半导体器件的第二共享接触插塞有无缺陷，提高测试的准确性。

一并参考图5和图6，在所述第一通孔306、第一通孔307和第二通孔308内填充满金属，形成位于栅极结构301左端的第一共享接触插塞306a、位于栅极结构301右端的第一共享接触插塞307a和栅极结构302表面的第二共享接触插塞308a。

所述填充满金属的工艺为化学气相沉积工艺或电镀工艺，填充满金属后，对所述金属进行平坦化工艺，使第一共享接触插塞306a、第一共享接触插塞307a和第二共享接触插塞308a的表面与介质层305的表面平齐。

所述第一共享接触插塞306a、第一共享接触插塞307a和第二共享接触插塞308a形成的工艺步骤和工艺条件相同，使的半导体测试结构的第一共享接触插塞306a、第一共享接触插塞307a反映半导体器件的第二共享接触插塞308a的形成情况，即形成的第二共享接触插塞308a有缺陷的话，形成的第一共享接触插塞306a、第一共享接触插塞307a会有相同的缺陷。

参考图7，在介质层305上形成金属互连线309，所述金属互连线309连接第一区域1中栅极结构301之间相邻的第一共享接触插塞306a和第一共享接触插塞307a。

所述金属互连线309的材料为铝、铜或钨。

在第一区域1形成金属互连线309的同时在第二区域2的也可以形成金属互连线。

上述方法形成的半导体测试结构为第一共享接触插塞306a、第一共享接触插塞307a、栅极结构301和金属互连线309组成的链式结构，具体请参考图7，包括：半导体衬底300；位于半导体衬底300上两个栅极结构301；位于半导体衬底300和栅极结构301表面的介质层305；位于所述栅极结构301左端的第一共享接触插塞306a和右端的第一共享接触插塞307a，所述第一共享接触插塞306a贯穿介质层305一部分位于栅极结构301左端的表面，一部分位于栅极结构301左侧的半导体衬底300上，所述第一共享接触插塞307a贯穿介质层305一部分位于栅极结构301右端的表面，一部分位于栅极结构301右侧的半导体衬底300上；位于介质层301上连接栅极结构301间相邻第一共享接触插塞306a和第一共享接触插塞307a的金属互连线309，未连接有金属互连线的第一共享接触插塞306a或第一共享接触插塞307a作为测试电压的输入端。

参考图7，应用本发明实施例形成的半导体测试结构的测试方法，包括：

提供参考电流，所述参考电流的通过实验方法获得，在半导体衬底上形成多个实验半导体测试结构，所述实验半导体测试结构与上述方法形成的半导体测试结构相同，且工艺步骤和工艺条件完全一样，并且没有缺陷，在形成的多个实验半导体测试结构分别施加测试电压，得到多个测试电流，计算多个测试电流的平均值作为参考电流；

在半导体测试结构中未连接有金属互连线309的第一共享接触插塞307a上施加与获得参考电流时相同的测试电压，另一未连接有金属互连线309的第一共享接触插塞306a接地，测试半导体测试结构中的电流；

比较半导体测试结构中的电流与参考电流的大小，若半导体测试结构中的电流小于参考电流，则判断半导体器件的第二共享接触插塞308a存在缺陷。

由于半导体测试结构与半导体器件同时形成，且形成条件相同，当形成半导体器件的第二共享接触插塞308a存在如图2所述的空洞107缺陷时，半导体测试结构的第一共享接触插塞306a、第一共享接触插塞307a也会形成相同的缺陷，由于现有半导体器件为分立的，现有的I/V测试方法无法检测出空洞107缺陷对半导体器件的影响，而本发明形成的半导体测试结构为链式的，第一共享接触插塞306a、第一共享接触插塞307a是串联在半导体测试结构中，在第一共享接触插塞306a、第一共享接触插塞307a中形成空洞107缺陷时，空洞107为一个高阻抗，等于增大了串联结构的电阻，因此在半导体测试结构两端施加测试电压时，测试结构中的电流会减小，因此可以判断半导体器件的第二共享接触插塞308a存在缺陷。

本发明实施例中形成的半导体测试结构的为2个第一共享接触插塞306a、2个第一共享接触插塞307a、2个栅极结构301和1个金属互连线309组成的链式结构，电阻很小，在半导体测试结构两端施加测试电压时，即使第一共享接触插塞306a、第一共享接触插塞307a中存在空洞缺陷，存在缺陷的半导体测试结构中的电流与不存在缺陷的半导体测试结构相比变化很小，在本发明的其他实施例中所述栅极结构301的个数N大于2，则所述第一共享接触插塞306a个数N，所述第一共享接触插塞307a的个数N，所述金属互连线309的个数N-1，当存在缺陷时，使得测试结构中的测试电流减小幅度增大，提高测试的准确性。

综上，本发明实施例形成的半导体测试结构，具有共享接触插塞，共享接触插塞通过栅极结构和金属互连线串联在半导体测试结构中，半导体测试结构中的共享接触插塞与半导体器件中的共享接触插塞同时形成，通过测试半导体测试结构中电流的大小，与参考电流进行比较，从而判断半导体器件中共享接触结构是否存在缺陷。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (13)

1.一种半导体测试结构，其特征在于，包括：

半导体衬底；

位于半导体衬底上至少两个栅极结构；

位于半导体衬底和栅极结构表面的介质层；

位于所述栅极结构两端共享接触插塞，所述共享接触插塞贯穿介质层，一部分位于栅极结构一端的表面，一部分位于栅极结构相应一侧的半导体衬底上；

位于介质层上连接栅极结构间相邻共享接触插塞的金属互连线，未连接有金属互连线的共享接触插塞作为测试电压的输入端。

2.如权利要求1所述半导体测试结构，其特征在于，还包括位于栅极结构底部的半导体衬底内的隔离结构。

3.如权利要求1所述半导体测试结构，其特征在于，所述金属互连线材料为铝、铜或钨。

4.一种半导体测试结构的形成方法，其特征在于，包括步骤：

提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域用于形成半导体测试结构，所述第二区域用于形成半导体器件；

在所述第一区域表面形成至少两个栅极结构，在第二区域表面形成至少一个栅极结构；

形成覆盖第一区域、第二区域和栅极结构的介质层；

刻蚀所述介质层，在第一区域的栅极结构两端形成第一通孔，所述第一通孔暴露栅极结构一端表面和相应一侧的半导体衬底，在第二区域形成第二通孔，所述第二通孔暴露栅极结构表面和一侧的半导体衬底；

在所述第一通孔和第二通孔填充满金属，形成第一共享接触插塞和第二共享接触插塞；

在介质层上形成金属互连线，所述金属互连线连接第一区域栅极结构间相邻的第一共享接触插塞。

5.如权利要求4所述半导体测试结构的形成方法，其特征在于，所述第一通孔的宽度与第二通孔的宽度相等。

6.如权利要求5所述半导体测试结构的形成方法，其特征在于，所述第一通孔露出的栅极结构表面的宽度与第二通孔露出的栅极结构表面的宽度相等。

7.如权利要求4所述半导体测试结构的形成方法，其特征在于，所述第一区域表面的栅极结构宽度大于第二通孔露出的栅极结构表面的宽度的2倍。

8.如权利要求4所述半导体测试结构的形成方法，其特征在于，所述第一区域表面的栅极结构高度与第二区域表面的栅极结构高度相等。

9.如权利要求4所述半导体测试结构的形成方法，其特征在于，所述第一共享接触插塞和第二共享接触插塞形成的工艺步骤和工艺条件相同。

10.如权利要求4所述半导体测试结构的形成方法，其特征在于，所述在第一区域和第二区域表面栅极结构步骤之前，还包括：在半导体衬底内形成隔离结构。

11.如权利要求4所述半导体测试结构的形成方法，其特征在于，所述金属互连线的材料为铝、铜或钨。

12.一种采用如权利要求1所述的半导体测试结构进行测试的方法，其特征在于，包括：

提供参考电流；

提供半导体衬底，所述半导体衬底上形成有半导体测试结构和具有共享接触插塞的半导体器件；

在半导体测试结构中未连接有金属互连线的共享接触插塞上施加测试电压，另一未连接有金属互连线的共享接触插塞接地，测试半导体测试结构中的电流；

比较半导体测试结构电流与参考电流的大小，若半导体测试结构中的电流小于参考电流，判断半导体器件中的共享接触插塞存在缺陷。

13.如权利要求12所述的半导体测试结构进行测试的方法，其特征在于，所述半导体器件中的共享接触插塞与半导体测试结构中的共享接触插塞的结构和形成工艺步骤和条件相同。

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