CN116540059A - 半导体芯片测试方法、装置、设备及存储介质 - Google Patents

Abstract

本公开提供一种半导体芯片测试方法、装置、设备及存储介质，属于半导体制造技术领域。该方法包括：对半导体芯片进行直流应力测试，获得直流应力测试结果，直流应力测试结果包括第一失效单元的失效地址信息；根据第一失效单元的失效地址信息确定交流测试区域；对交流测试区域进行交流应力测试，获得交流应力测试结果，交流应力测试结果包括第二失效单元的失效地址信息；利用第一失效单元的失效地址信息对第一失效单元进行修补以及利用第二失效单元的失效地址信息对第二失效单元进行修补。本公开能够减少测试时长，降低测试成本。

Description

半导体芯片测试方法、装置、设备及存储介质

技术领域

本公开涉及半导体制造技术领域，具体而言，涉及一种半导体芯片测试方法、装置、计算机设备及计算机可读存储介质。

背景技术

在半导体制造技术中，可以先形成分布有多个晶粒的晶圆，然后以晶粒为单位进行切片封装等各项工序制备形成芯片。在制造过程中，为了提前暴露出半导体芯片的失效单元（Fail Bit，FB），需要对半导体芯片进行测试。然而，对半导体芯片进行测试，测试时间长，测试成本高。

发明内容

本公开的目的在于提供一种半导体芯片测试方法、装置、设备及存储介质，能够减少测试时间，降低测试成本。

本公开实施例提供了一种半导体芯片测试方法，该方法包括：对半导体芯片进行直流应力测试，获得直流应力测试结果，所述直流应力测试结果包括第一失效单元的失效地址信息；根据所述第一失效单元的失效地址信息确定交流测试区域；对所述交流测试区域进行交流应力测试，获得交流应力测试结果，所述交流应力测试结果包括第二失效单元的失效地址信息；利用所述第一失效单元的失效地址信息对所述第一失效单元进行修补以及利用所述第二失效单元的失效地址信息对第二失效单元进行修补。

在本公开的一些示例性实施例中，所述第一失效单元的失效地址信息包括所述第一失效单元的字线编码和位线编码；其中，所述根据所述第一失效单元的失效地址信息确定交流测试区域，包括：设定所述第一失效单元的字线编码对应的物理地址的前后各x条字线以及所述位线编码对应的物理地址的前后各y条位线所在的区域为所述交流测试区域，其中，x和y均为正整数。

在本公开的一些示例性实施例中，所述第一失效单元的字线编码对应的物理地址的前后各x条字线为待测试字线，所述第一失效单元的位线编码对应的物理地址的前后各y条位线为待测试位线；

其中，所述对所述交流测试区域进行交流应力测试，包括：对2x条待测试字线执行多轮交流应力测试，每轮交流应力测试包括2x次交流应力测试，以使每条待测试字线上施加一次第一电压，每次交流应力测试包括：从2x条待测试字线中选择1条待测试字线作为目标测试字线，其它2x-1条待测试字线为剩余测试字线；在所述目标测试字线上施加所述第一电压，在所述剩余测试字线上施加第二电压，所述第一电压大于所述第二电压；

和/或，

对2y条待测试位线执行多轮交流应力测试，每轮交流应力测试包括2y次交流应力测试，以使每条待测试位线上施加一次第三电压，每次交流应力测试包括：从2y条待测试位线中选择1条待测试位线作为目标测试位线，其它2y-1条待测试位线为剩余测试位线；在所述目标测试位线上施加所述第三电压，在所述剩余测试位线上施加第四电压，所述第三电压大于所述第四电压。

在本公开的一些示例性实施例中，所述获得交流应力测试结果，包括：对所述交流应力测试之后的半导体芯片进行功能测试，得到所述交流应力测试结果，所述交流应力测试结果包括所述第二失效单元的失效地址信息，所述第二失效单元的失效地址信息包括所述第二失效单元的字线编码和位线编码。

在本公开的一些示例性实施例中，2<=x<=32和/或2<=y<=32。

在本公开的一些示例性实施例中，所述半导体芯片上的存储阵列包括M个字线组和P个位线组，每个字线组包括N个字线，每个位线组包括Q个位线；所述对半导体芯片进行直流应力测试，包括：对M个字线组并行的执行N次直流应力测试，以使得所述存储阵列上全部的字线均执行了1次直流应力测试，其中，每次直流应力测试包括：在每个字线组中选择第I条字线作为目标字线，其它N-1条字线作为剩余字线，其中，I为小于或等于N的正整数；在所述半导体芯片上电时，在目标字线上施加第一电压，在剩余字线上施加第二电压，在施加所述第一电压和所述第二电压第一时长后，停止施加所述第一电压和所述第二电压，且所述半导体芯片下电，其中，所述第一电压大于所述第二电压。或/和，对P个位线组并行的执行Q次直流应力测试，以使得所述存储阵列上全部的位线均执行了1次直流应力测试，其中，每次直流应力测试包括：在每个位线组中选择第J条位线作为目标位线，其它Q-1条位线作为剩余位线，其中，J为小于或等于Q的正整数；在所述半导体芯片上电时，在目标位线上施加第三电压，在剩余位线上施加第四电压，在施加所述第三电压和所述第四电压第二时长后，停止施加所述第三电压和所述第四电压，且所述半导体芯片下电，其中，所述第三电压大于所述第四电压。

在本公开的一些示例性实施例中，所述获得直流应力测试结果，包括：对所述直流应力测试之后的半导体芯片进行功能测试，得到所述直流应力测试结果，所述直流应力测试结果包括所述第一失效单元的失效地址信息，所述第一失效单元的失效地址信息包括所述第一失效单元的字线编码和位线编码。

根据本公开的另一个方面，提供一种半导体芯片测试装置，所述装置包括：获得模块、确定模块和修补模块。获得模块，用于对半导体芯片进行直流应力测试，获得直流应力测试结果，所述直流应力测试结果包括第一失效单元的失效地址信息；确定模块，用于根据所述第一失效单元的失效地址信息确定交流测试区域；所述获得模块，还用于对所述交流测试区域进行交流应力测试，获得交流应力测试结果，所述交流应力测试结果包括第二失效单元的失效地址信息；修补模块，用于利用所述第一失效单元的失效地址信息对所述第一失效单元进行修补以及利用所述第二失效单元的失效地址信息对第二失效单元进行修补。

根据本公开的再一个方面，提供一种计算机设备，包括一个或多个处理器；存储器，配置为存储一个或多个程序，当所述一个或多个程序被所述一个或多个处理器执行时，使得所述计算机设备实现本公开任一实施例中的半导体芯片测试方法。

根据本公开的又一个方面，提供一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，所述计算机程序适于由处理器加载并执行，以使得具有所述处理器的计算机设备执行本公开任一实施例中的半导体芯片测试方法。

根据本公开的又一个方面，提供一种计算机程序产品，该计算机程序被处理器执行时实现本公开任一实施例中的半导体芯片测试方法。

本公开一些实施例所提供的半导体芯片测试方法、装置、设备及计算机可读存储介质，先对半导体芯片进行直流应力测试，再根据直流应力测试结果包括的第一失效单元的失效地址信息，确定交流测试区域，并根据交流测试区域进行交流应力测试，获得包括第二失效单元的失效地址信息的交流应力测试结果，利用第一失效单元的失效地址信息对第一失效单元进行修补以及利用第二失效单元的失效地址信息对第二失效单元进行修补。本公开能够减少测试时长，降低测试成本。

附图说明

图1示出了本公开实施例提供的一种晶圆的结构示意图。

图2示本公开实施例提供的半导体芯片测试系统。

图3示出本公开一实施例中半导体芯片测试方法流程图。

图4示出本公开一实施例中半导体芯片上失效单元的位置示意图。

图5示出本公开另一实施例中半导体芯片上失效单元的位置示意图。

图6示出本公开一实施例中存储阵列的示意图。

图7示出本公开实施例中一种半导体芯片测试装置示意图。

图8示出本公开实施例中一种计算机设备的结构示意图。

图9示出本公开实施例中一种计算机可读存储介质示意图。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。

此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。

应当理解，本公开的方法实施方式中记载的各个步骤可以按照不同的顺序执行，和/或并行执行。此外，方法实施方式可以包括附加的步骤和/或省略执行示出的步骤。本公开的范围在此方面不受限制。

需要注意，本公开中提及的“第一”、“第二”等概念仅用于对不同的装置、模块或单元进行区分，并非用于限定这些装置、模块或单元所执行的功能的顺序或者相互依存关系。

需要注意，本公开中提及的“一个”、“多个”的修饰是示意性而非限制性的，本领域技术人员应当理解，除非在上下文另有明确指出，否则应该理解为“一个或多个”，其中“多个”是指两个或两个以上。

半导体制造工艺可以划分为前道工序和后道工序。具体地，前道工序是针对整片晶圆（Wafer）的工序，其可以包括晶圆制造和晶圆测试（测试对象是针对整片Wafer中的每一个Die（晶粒），晶粒为封装前的半导体芯片，目的是确保整片Wafer中的每一个Die都能基本满足器件的特征或者设计规格书，可以包括电压、电流、时序和功能的验证）。其中，图1示出了本公开实施例提供的一种晶圆的结构示意图。如图1所示，晶圆（Wafer）10上可以包括多个晶粒11。晶圆10于老化测试（Repair During Burn In，RDBI）阶段时，在不同的测试条件会得到不同的失效单元，然后使用备用电路、熔断等处理等方式对失效单元进行修补。关于如何检测出失效单元，本公开实施例不做限定，例如，在晶圆测试时，可以利用自动测试设备（Automatic Test Equipment，ATE）在晶圆上对晶粒进行针测。后道工序是对由晶圆划片后的一个个芯片入手的各项工序，其可以包括封装、最终测试和成品入库等各道工序。

在上述半导体制造过程中，为了提高芯片的制造良率，对半导体芯片进行测试，提前暴露出半导体芯片的失效单元，即提前暴露出半导体产品的失效位置，可以对失效单元进行修补，来提高芯片的制造良率。比如，可以对晶圆上的各晶粒采用诸如备用电路、熔断等处理方式进行修补，以对半导体芯片的一项或者多项性能参数进行调修，进而使得调修处理的各晶粒的性能参数处在相应地规格范围内，进而改善晶圆的良率。然而，现阶段半导体芯片的测试时间长，测试成本高。因此，如何降低半导体芯片的测试时长和测试成本成为了亟待解决的问题。

诸如动态随机存取存储器（Dynamic Random Access Memory，DRAM）等半导体芯片为了提前暴露出半导体芯片的失效单元，需要进行老化测试，以便在早期测试时就抓出失效单元，避免失效单元通过了公司内部的测试筛选，但出现在客户使用阶段。老化测试是通过高温高压来加速产品的老化，已达到让轻微（weak）的失效单元提前暴露出来的目的。老化测试有两种方案，分别为直流（Direct Current，DC）应力（stress）测试和交流（Alternating Current，AC）应力测试。

相关技术中，对半导体芯片上全部的字线（Word line，WL）和位线（Bit line，BL）进行DC stress测试和AC stress测试，抓出半导体芯片的存储阵列（array）中的失效单元，并对失效单元进行修补。由于AC stress测试只能一条一条WL地读写，完成整个晶粒的stress测试需要成倍的时间，测试成本太高。

发明人发现，在DC stress测试后，通过备用电路对失效单元进行修补，在模拟客户使用的ELFR（早期的寿命失效率分析）测试中，被修补的位置附近常常会出现新的失效单元，说明DC stress测试没有完全暴露出可能失效的位置。因此有必要考虑增加更多的ACstress测试，但往往又被AC stress测试的时间过长所阻碍。

基于此，本公开实施例提供了一种半导体芯片测试方法、装置及设备，可以应用于半导体制造场景中。示例性地，可以应用于晶圆测试的具体场景中，又或者还可以是晶圆测试之后的修补阶段，对此不作具体限定。在本公开实施例中，先对半导体芯片进行直流应力测试，根据直流应力测试结果包括的第一失效单元的失效地址信息，确定交流测试区域，再根据交流测试区域进行交流应力测试，获得包括第二失效单元的失效地址信息的交流应力测试结果，最后利用第一失效单元的失效地址信息对第一失效单元进行修补以及利用第二失效单元的失效地址信息对第二失效单元进行修补。本公开能够减少测试时长，降低测试成本。

为了便于整体理解本公开实施例提供的技术方案，接下来先对本公开实施例提供的半导体芯片测试系统进行说明。

如图2所示，半导体芯片测试系统20可以包括控制器21和备用电路22，其中，控制器21可以对半导体芯片进行直流应力测试，获得直流应力测试结果，直流应力测试结果包括第一失效单元的失效地址信息；控制器21可以根据第一失效单元的失效地址信息确定交流测试区域；对交流测试区域进行交流应力测试，获得交流应力测试结果，交流应力测试结果包括第二失效单元的失效地址信息；备用电路22可以利用第一失效单元的失效地址信息对第一失效单元进行修补以及利用第二失效单元的失效地址信息对第二失效单元进行修补。需要说明的是，备用电路22可以使用备用的冗余（Redundancy）区域进行替代失效单元，用Redundancy区域代替失效单元的方式称为修补。控制器21使用修补算法为备用电路提供冗余分配（Redundancy Allocation，RA），并控制备用电路22根据冗余分配结果进行实际位置修补。

其中，控制器21可以是自动化测试设备（Automatic Test Equipment，ATE），还可以是其它可以实现上述功能的测试设备。

首先，本公开实施例中提供了一种半导体芯片测试方法，该方法可以由任意具备计算处理能力的电子设备执行。示例性的，该方法可以由诸如自动化测试设备等半导体制造设备执行，也可以是半导体制造设备通信连接的其它处理设备执行，对此不作具体限制。

图3示出本公开一实施例中半导体芯片测试方法流程图，如图3所示，本公开实施例中提供的半导体芯片测试方法可以包括如下S301至S304。

S301，对半导体芯片进行直流应力测试，获得直流应力测试结果，直流应力测试结果包括第一失效单元的失效地址信息。

直流应力测试可以称为静态的stress测试。直流应力测试可以用于短路类型的失效单元测试。其通过简单地把相邻WL或BL的电压差拉大并保持住，利用长时间的压差来stress。示例性地，假如对4条WL进行直流应力测试，将4条WL分成两个字线组，每个字线组包括2条字线，需要进行2次直流应力测试。第1次直流应力测试，在每个字线组中选择第1条字线作为目标字线，在目标字线上施加正电压（下述称为第一电压或者字线开启电压），在字线组中的其它字线（第2条字线）上施加负电压（下述称为第二电压或者字线关闭电压），施压一段时间后，停止施加正电压和负电压，从而完成了第1次直流应力测试。第2次直流应力测试，在每个字线组中选择第2条字线作为目标字线，在目标字线上施加正电压，在字线组中的其它字线（第1条字线）上施加负电压，施压一段时间后，停止施加正电压和负电压，从而完成了第2次直流应力测试。需要说明的是，目标字线与相邻字线存在一次压差称为一次stress。通过直流应力测试可以提前暴露出半导体芯片的失效单元所在的位置。

第一失效单元为通过直流应力测试暴露出来的失效单元。关于如何检测出失效单元，本公开实施例对此不做限定。例如，获得直流应力测试结果，可以包括：对直流应力测试之后的半导体芯片进行功能（function）测试，得到直流应力测试结果，直流应力测试结果包括第一失效单元的失效地址信息，第一失效单元的失效地址信息包括第一失效单元的字线编码和位线编码。也就是说，通过功能测试可以抓出第一失效单元。需要说明的是，功能测试可以是读取测试。例如，通过半导体芯片上的逻辑控制单元与模式寄存器配合工作，来对半导体芯片上的存储阵列执行数据读取操作。再例如，可以通过将半导体芯片与终端设备连接，执行数据读取操作。终端设备可以是电脑、测试机台、手机等设备。

失效地址信息用于指示失效单元在半导体芯片上的位置。失效地址信息可以为失效单元所在位置的行和列的编码地址，编码地址可以为数字地址，本公开对此不做限定，需要说明的是，编码地址与物理地址对应，物理地址可以通过逻辑运算转换成数字地址。每一个编码地址对应唯一的一个物理地址，物理地址用于指示失效单元在存储阵列上的位置。

S302，根据第一失效单元的失效地址信息确定交流测试区域。

交流测试区域为用于进行交流应力测试的区域。也就是说，需要执行交流应力测试的字线或/和位线所在的区域。交流测试区域可以为第一失效单元四周的区域，还可以为第一失效单元相邻的区域，本公开对此不做限定。

示例性地，第一失效单元的失效地址信息包括第一失效单元的字线编码和位线编码。其中，根据第一失效单元的失效地址信息确定交流测试区域，可以包括：设定第一失效单元的字线编码对应的物理地址的前后各x条字线以及位线编码对应的物理地址的前后各y条位线所在的区域为所述交流测试区域，其中，x和y均为正整数。

关于x和y的值具体为何，本公开不做限定，可以根据测试需要和实际应用场景进行设定。示例性地，2<=x<=32和/或2<=y<=32。具体地，x=y=8或x=y=16。

如图4所示，41用于指示第一失效单元，x=y=8，图4所示的区域为交流测试区域，在第一失效单元41的位置向上和向下各8条字线，在第一失效单元41的位置向左和向右各8条位线，对交流测试区域内的字线和位线进行交流应力测试。

本公开实施例通过根据第一失效单元的失效地址信息缩小交流应力测试的区域范围，在出现失效单元频率较高的区域进行交流应力测试，在满足半导体芯片测试要求的前提下，可以缩短测试时长，降低测试成本。

需要说明的是，对半导体芯片进行直流应力测试后发现的第一失效单元进行修补后，被修补的第一失效单元的位置附近会出现新的失效单元，说明直流应力测试没有完全暴露出可能失效的位置，需要根据第一失效单元的失效地址信息确定交流测试区域。

S303，对交流测试区域进行交流应力测试，获得交流应力测试结果，交流应力测试结果包括第二失效单元的失效地址信息。

交流应力测试也可以称为动态的stress测试。交流应力测试可以用于高阻类型的失效单元测试。

示例性地，获得交流应力测试结果，可以包括：对交流应力测试之后的半导体芯片进行功能测试，得到交流应力测试结果，交流应力测试结果包括所述第二失效单元的失效地址信息，第二失效单元的失效地址信息可以包括第二失效单元的字线编码和位线编码。

第二失效单元为通过交流应力测试暴露出来的失效单元。关于第二失效单元的失效地址信息具体为何，已在S301中说明，在此不再赘述。

需要说明的是，在对直流应力测试中暴露出来的第一失效单元修补后，其中第一失效单元附近依然容易存在高阻类型的失效单元，这些高阻类型的失效单元无法通过直流应力测试被发现，而通过交流应力测试可以提前暴露出高阻类型的失效单元，从而实现暴露全部的失效单元。

S304，利用第一失效单元的失效地址信息对第一失效单元进行修补以及利用第二失效单元的失效地址信息对第二失效单元进行修补。

本公开实施例中，关于如何修补，本公开对此不做限定。例如，通过备用电路来修补第一失效单元和第二失效单元。修补第一失效单元和第二失效单元可以减少客户使用半导体芯片时产生失效的概率，提高半导体芯片的品质，也能够提高半导体芯片的制造良率。

本公开实施例可以根据第一失效单元的失效地址信息确定交流测试区域，在交流测试区域内进行交流应力测试，可以在更短的时间内暴露出更多的失效单元，从而缩短了测试时间，降低了测试成本。

下面对如何进行交流应力测试进行说明。

在一示例性实施例中，第一失效单元的字线编码对应的物理地址的前后各x条字线为待测试字线，第一失效单元的位线编码对应的物理地址的前后各y条位线为待测试位线；其中，对交流测试区域进行交流应力测试，可以包括对待测试字线进行交流应力测试或/和对待测试位线进行交流应力测试。

对交流测试区域内的待测试字线进行交流应力测试如下。

对2x条待测试字线执行多轮交流应力测试，每轮交流应力测试可以包括2x次交流应力测试，以使每条待测试字线上施加一次第一电压，每次交流应力测试可以包括：从2x条待测试字线中选择1条待测试字线作为目标测试字线，其它2x-1条待测试字线为剩余测试字线；在目标测试字线上施加第一电压，在剩余测试字线上施加第二电压，第一电压大于第二电压。

对交流测试区域内的待测试位线进行交流应力测试如下。

对2y条待测试位线执行多轮交流应力测试，每轮交流应力测试可以包括2y次交流应力测试，以使每条待测试位线上施加一次第三电压，每次交流应力测试包括：从2y条待测试位线中选择1条待测试位线作为目标测试位线，其它2y-1条待测试位线为剩余测试位线；在目标测试位线上施加第三电压，在剩余测试位线上施加第四电压，第三电压大于第四电压。

关于x和y的值具体为何，本公开不做限定，可以根据测试需要和实际应用场景进行设定。示例性地，2<=x<=32和/或2<=y<=32。具体地，x=y=8或x=y=16。

第一电压、第二电压、第三电压和第四电压的值可以为设定值。第一电压为正电压，第二电压为负电压，第三电压为正电压，第四电压为负电压。第一电压用于开启字线，第二电压用于关闭字线，第三电压用于开启位线，第四电压用于关闭位线，关于第一电压、第二电压、第三电压和第四电压具体为何，本公开不做限定，只要能够实现上述功能的电压均可。例如，第一电压为+4V（伏特，简称伏），第二电压为-1V，第三电压为+2V，第四电压为-2V。

对待测试字线进行交流应力测试的情况下，当目标测试字线上施加第一电压时，在剩余测试字线上施加第二电压；由于当目标测试字线施加正电压时，与其相邻的剩余测试字线上施加负电压，从而使目标测试字线和与其相邻的剩余测试字线上形成压差，产生应力。同理，对待测试位线进行交流应力测试的情况下，当目标测试位线上施加第三电压时，在剩余测试位线上施加第四电压。由于当目标测试位线施加正电压时，与其相邻的剩余测试位线上施加负电压，从而使目标测试位线和与其相邻的剩余测试位线上形成压差，产生应力。

关于对待测试字线进行多少轮交流应力测试以及对待测试位线进行多少轮交流应力测试，本公开实施例不做限定，例如，对待测试字线进行50轮交流应力测试以及对待测试位线进行50轮交流应力测试。

示例性地，如图5所示，51用于指示第一失效单元，设定第一失效单元51的字线编码的前后各4条字线以及位线编码的前后各4条位线所在的区域为交流测试区域，即，x=4，y=4。第一失效单元41的字线编码可以为WL4，第一失效单元41的位线编码可以为BL4，图5中的区域为交流测试区域，WL0、WL1、WL2、WL3、WL5、WL6、WL7和WL8为待测试字线，对待测试字线进行一轮交流应力测试可以包括8次交流应力测试，8次交流应力测试如下。

对8条待测试字线中确定WL0为目标测试字线，其它WL1、WL2、WL3、WL5、WL6、WL7和WL8为剩余测试字线；在WL0上施加第一电压，在WL1、WL2、WL3、WL5、WL6、WL7和WL8上施加第二电压，完成第1次交流应力测试。

对8条待测试字线中确定WL1为目标测试字线，其它WL0、WL2、WL3、WL5、WL6、WL7和WL8为剩余测试字线；在WL1上施加第一电压，在WL0、WL2、WL3、WL5、WL6、WL7和WL8上施加第二电压，完成第2次交流应力测试。

对8条待测试字线中确定WL2为目标测试字线，其它WL0、WL1、WL3、WL5、WL6、WL7和WL8为剩余测试字线；在WL2上施加第一电压，在WL0、WL1、WL3、WL5、WL6、WL7和WL8上施加第二电压，完成第3次交流应力测试。

对8条待测试字线中确定WL3为目标测试字线，其它WL0、WL1、WL2、WL5、WL6、WL7和WL8为剩余测试字线；在WL3上施加第一电压，在WL0、WL1、WL2、WL5、WL6、WL7和WL8上施加第二电压，完成第4次交流应力测试。

对8条待测试字线中确定WL5为目标测试字线，其它WL0、WL1、WL2、WL3、WL6、WL7和WL8为剩余测试字线；在WL5上施加第一电压，在WL0、WL1、WL2、WL3、WL6、WL7和WL8上施加第二电压，完成第5次交流应力测试。

对8条待测试字线中确定WL6为目标测试字线，其它WL0、WL1、WL2、WL3、WL5、WL7和WL8为剩余测试字线；在WL6上施加第一电压，在WL0、WL1、WL2、WL3、WL5、WL7和WL8上施加第二电压，完成第6次交流应力测试。

对8条待测试字线中确定WL7为目标测试字线，其它WL0、WL1、WL2、WL3、WL5、WL6和WL8为剩余测试字线；在WL7上施加第一电压，在WL0、WL1、WL2、WL3、WL5、WL6和WL8上施加第二电压，完成第7次交流应力测。

对8条待测试字线中确定WL8为目标测试字线，其它WL0、WL1、WL2、WL3、WL5、WL6和WL7为剩余测试字线；在WL8上施加第一电压，在WL0、WL1、WL2、WL3、WL5、WL6和WL7上施加第二电压，完成第8次交流应力测试。

上述通过8次交流应力测试完成一轮交流应力测试，也就是说，通过在8条待测试字线上依次施加第一电压，8条待测试字线上均施加了一次第一电压。需要说明的是，在每一轮交流测试之前，需要给半导体芯片上电，在每一轮交流测试结束之后，需要给半导体芯片断电。关于一次交流应力测试中第一电压和第二电压的施加时长，本公开不做限定，只要是能过满足测试要求的时长均可。

关于如何测试待测试位线与上述如何测试待测试字线的方式相同，关于如何测试待测试位线，本公开在此不作赘述。

只测试交流测试区域内的字线和位线的时长比测试半导体芯片整体全部的时长少很多，只测试交流测试区域内的字线和位线，可以节约时间成本。

需要说明的是，只测试交流测试区域内的字线和位线相比全区域的交流应力测试有时会遗漏一些第二失效单元，但是当这个半导体芯片比较正常时，交流应力测试出来的第二失效单元一般是单个位（single bit）的第二失效单元，可以被错误检测和修正（ErrorChecking and Correcting，ECC）功能纠正过来，不影响半导体芯片的质量。当这个半导体芯片不正常时，由直流应力测试测试出第一失效单元，再用交流应力测试后，通常能够暴露出比较大块的第二失效单元，较大块的第二失效单元（多个第二失效单元）对半导体芯片的质量会有很大的影响。也就是说，直流应力测试暴露出来的第一失效单元附近会存在较大块的第二失效单元。因此，本公开的测试方式在一定程度上能够替代全区域的交流应力测试，同时兼顾芯片质量和效率。

第二失效单元所在位置的WL/BL条数在总WL/BL条数的占比完全可以忽略，但考虑测试时不可避免的晶圆（wafer）上电和下电的几秒时间，本公开的交流应力测试的时长为相关技术中交流应力测试的时长的约1%，节约了测试的时间成本。

本公开实施通过交流应力测试提前暴露在修补位置处遗漏的第二失效单元。通过在修补位置附近进行交流应力测试，减少了第二失效单元发生在客户使用阶段和模拟客户使用的ELFR测试阶段的概率，提升了产品的可靠性。本公开实施还可以缩短测试时长，降低了测试成本。

在另一示例性实施例中，第一失效单元的字线编码对应的物理地址的前后各x条字线为待测试字线，第一失效单元的位线编码对应的物理地址的前后各y条位线为待测试位线，交流测试区域包括m个测试字线组和p个测试位线组，每个测试字线组包括n个待测试字线，每个测试位线组包括q个待测试位线，其中，m个测试字线组中待测试字线的总个数为2x，p个测试位线组中待测试位线的总个数为2y，m、n、p和q均为正整数；其中，对交流测试区域进行交流应力测试，可以包括对待测试字线进行交流应力测试或/和对待测试位线进行交流应力测试。

对交流测试区域内的待测试字线进行交流应力测试如下。

对交流测试区域内的m个测试字线组并行的执行n次交流应力测试，以使得第一失效单元的字线编码对应的物理地址的前后各x条字线均进行了1次交流应力测试，其中，每次交流应力测试可以包括：在每个测试字线组中选择第i条待测试字线作为目标测试字线，其它n-1条待测试字线为剩余测试字线，其中，i为小于或等于n的正整数；在半导体芯片上电时，在目标测试字线上交替施加第一电压和第二电压，同时，在剩余测试字线上施加第二电压，在交替次数为第一数量时，停止施加第一电压和第二电压，且半导体芯片下电，其中，第一电压大于第二电压。

对交流测试区域内的待测试位线进行交流应力测试如下。

对交流测试区域内的p个测试位线组并行的执行q次交流应力测试，以使得第一失效单元的位线编码对应的物理地址的前后各y条位线均进行了1次交流应力测试，其中，每次交流应力测试可以包括：在每个测试位线组中选择第j条待测试位线作为目标测试位线，其它q-1条待测试位线为剩余测试位线，其中，j为小于或等于q的正整数；在半导体芯片上电时，在目标测试位线上交替施加第三电压和第四电压，同时，在剩余测试位线上施加第四电压，在交替次数为第二数量时，停止施加第三电压和第四电压，且半导体芯片下电，其中，第三电压大于第四电压。

关于x和y的值具体为何，本公开不做限定，可以根据测试需要和实际应用场景进行设定。示例性地，2<=x<=32和/或2<=y<=32。具体地，x=y=8或x=y=16。

关于m、n、p和q的值具体为何，本公开不做限定，可以根据测试需要和实际应用场景进行设定。需要说明的是，m、n、p和q的值需要满足m和n的乘积为2x，p和q的乘积为2y。

需要说明的是，对待测试字线进行交流应力测试的情况下，当目标测试字线上施加第一电压时，在剩余测试字线上施加第二电压；也就是说，当目标测试字线施加正电压时，与其相邻的剩余测试字线上施加负电压，从而使目标测试字线和与其相邻的剩余测试字线上形成压差，产生应力。同理，对待测试位线进行交流应力测试的情况下，当目标测试位线上施加第三电压时，在剩余测试位线上施加第四电压。也就是说，当目标测试位线施加正电压时，与其相邻的剩余测试位线上施加负电压，从而使目标测试位线和与其相邻的剩余测试位线上形成压差，产生应力。

第一数量和第二数量可以相等，也可以不相等。关于第一数量和第二数量具体为何，本公开实施例不做限定，例如，第一数量为50，第二数量为50。

示例性地，如图5所示，51用于指示第一失效单元，设定第一失效单元51的字线编码的前后各4条字线以及位线编码的前后各4条位线所在的区域为交流测试区域，即，x=4，y=4。第一失效单元41的字线编码可以为WL4，第一失效单元41的位线编码可以为BL4，图5中的区域为交流测试区域，WL0、WL1、WL2、WL3、WL5、WL6、WL7和WL8为待测试字线，将待测试字线分成2个测试字线组，第一个测试字线组中的待测试字线为WL0、WL1、WL2和WL3，第二个测试字线组中的待测试字线为WL5、WL6、WL7和WL8。

对交流测试区域内的待测试字线进行4次交流应力测试，4次交流应力测试如下。

第1次交流应力测试如下。

在两个测试字线组中选择WL0和WL5作为目标测试字线，其它待测试字线WL1、WL2、WL3、WL6、WL7和WL8为剩余测试字线。

在半导体芯片上电时，在目标测试字线WL0和WL5上交替施加第一电压和第二电压，同时，在剩余测试字线WL1、WL2、WL3、WL6、WL7和WL8上施加第二电压，在交替次数为50时，停止施加第一电压和第二电压，且半导体芯片下电，其中，所述第一电压大于所述第二电压，从而完成第1次交流应力测试。

第2次交流应力测试如下。

在两个测试字线组中选择WL1和WL6作为目标测试字线，其它待测试字线WL0、WL2、WL3、WL5、WL7和WL8为剩余测试字线。

在半导体芯片上电时，在目标测试字线WL1和WL6上交替施加第一电压和第二电压，同时，在剩余测试字线WL0、WL2、WL3、WL5、WL7和WL8上施加第二电压，在交替次数为50时，停止施加第一电压和第二电压，且半导体芯片下电，其中，所述第一电压大于所述第二电压，从而完成第2次交流应力测试。

第3次交流应力测试如下。

在两个测试字线组中选择WL2和WL7作为目标测试字线，其它待测试字线WL0、WL1、WL3、WL5、WL6和WL8为剩余测试字线。

在半导体芯片上电时，在目标测试字线WL2和WL7上交替施加第一电压和第二电压，同时，在剩余测试字线WL0、WL1、WL3、WL5、WL6和WL8上施加第二电压，在交替次数为50时，停止施加第一电压和第二电压，且半导体芯片下电，其中，所述第一电压大于所述第二电压，从而完成第3次交流应力测试。

第4次交流应力测试如下。

在两个测试字线组中选择WL3和WL8作为目标测试字线，其它待测试字线WL0、WL1、WL2、WL5、WL6和WL7为剩余测试字线。

在半导体芯片上电时，在目标测试字线WL3和WL8上交替施加第一电压和第二电压，同时，在剩余测试字线WL0、WL1、WL2、WL5、WL6和WL7上施加第二电压，在交替次数为50时，停止施加第一电压和第二电压，且半导体芯片下电，其中，所述第一电压大于所述第二电压，从而完成第4次交流应力测试。

关于如何测试待测试位线与上述如何测试待测试字线的方式相同，关于如何测试待测试位线，本公开在此不作赘述。

本公开实施通过交流应力测试提前暴露在修补位置处遗漏的第二失效单元。通过在修补位置附近进行交流应力测试，减少了第二失效单元发生在客户使用阶段和模拟客户使用的ELFR测试阶段的概率，提升了产品的可靠性。本公开实施还可以缩短测试时长，降低了测试成本。

进一步的，本公开实施通过以测试组（测试位线组和测试字线组）的形式选择目标测试位线和目标测试字线，从而可以简单方便地确定出目标测试位线和目标测试字线，节约了测试时长。

下面对如何进行直流应力测试进行说明。

在示例性实施例中，半导体芯片上的存储阵列包括M个字线组和P个位线组，每个字线组包括N个字线，每个位线组包括Q个位线。

对半导体芯片进行直流应力测试，可以包括对存储阵列上的字线进行直流应力测试和/或对存储阵列上的位线进行直流应力测试。

对存储阵列上的字线进行直流应力测试可以包括：对M个字线组并行的执行N次直流应力测试，以使得存储阵列上全部的字线均执行了1次直流应力测试，其中，每次直流应力测试可以包括：在每个字线组中选择第I条字线作为目标字线，其它N-1条字线作为剩余字线，其中，I为小于或等于N的正整数；在半导体芯片上电时，在目标字线上施加第一电压，在剩余字线上施加第二电压，在施加第一电压和第二电压第一时长后，停止施加第一电压和第二电压，且半导体芯片下电，其中，第一电压大于第二电压。

对存储阵列上的位线进行直流应力测试可以包括：对P个位线组并行的执行Q次直流应力测试，以使得存储阵列上全部的位线均执行了1次直流应力测试，其中，每次直流应力测试可以包括：在每个位线组中选择第J条位线作为目标位线，其它Q-1条位线作为剩余位线，其中，J为小于或等于Q的正整数；在半导体芯片上电时，在目标位线上施加第三电压，在剩余位线上施加第四电压，在施加第三电压和第四电压第二时长后，停止施加第三电压和第四电压，且半导体芯片下电，其中，第三电压大于第四电压。

关于第一时长和第二时长可以根据测试需要和测试经验进行设定，第一时长和第二时长可以相等，也可以不相等，关于第一时长和第二时长具体为何，本公开不做限定。例如，第一时长的取值范围为100秒（s）-1000s，第二时长的取值范围为100s-1000s。具体地，第一时长为500s，第二时长为500s。

第一电压、第二电压、第三电压和第四电压的值可以为设定值。第一电压为正电压，第二电压为负电压，第三电压为正电压，第四电压为负电压。第一电压用于开启字线，第二电压用于关闭字线，第三电压用于开启位线，第四电压用于关闭位线，关于第一电压、第二电压、第三电压和第四电压具体为何，本公开不做限定，只要能够实现上述功能的电压均可。例如，第一电压为+4V，第二电压为-1V，第三电压为+2V，第四电压为-2V。

关于M、N、P和Q具体取值为何，本公开不做限定。需要说明的是，M和N的乘积为存储阵列（array）上字线的总数量，P和Q的乘积为存储阵列上位线的总数量。示例性的，字线的总数量为16384，位线的总数量为1024。

如图6所示，为了进一步说明直流应力测试，以8条字线和8条位线为例进行说明，实际上，每个存储阵列的字线和位线的数量很多。

半导体芯片上的存储阵列包括2个字线组和2个位线组，每个字线组包括4个字线，每个位线组包括4个位线。

图6中，WL0、WL1、WL2、WL3、WL4、WL5、WL6和WL7用于指示字线，BL0、BL1、BL2、BL3、BL4、BL5、BL6和BL7用于指示位线。第一个字线组包括字线WL0、WL1、WL2和WL3，第二个字线组包括字线WL4、WL5、WL6和WL7。第一个位线组包括BL0、BL1、BL2和BL3，第二个位线组包括BL4、BL5、BL6和BL7。

对半导体芯片进行直流应力测试，可以包括对存储阵列上的字线进行直流应力测试和/或对存储阵列上的位线进行直流应力测试。

对存储阵列上的字线进行直流应力测试可以包括4次直流应力测试。

第1次直流应力测试如下。

在两个字线组中选择字线WL1和WL5作为目标字线，其它字线WL0、WL2、WL3、WL4、WL6和WL7作为剩余字线。

在半导体芯片上电时，在目标字线WL1和WL5上施加第一电压，在剩余字线WL0、WL2、WL3、WL4、WL6和WL7上施加第二电压，在施加第一电压和第二电压第一时长后，停止施加第一电压和第二电压，且半导体芯片下电，其中，第一电压大于第二电压，从而完成第1次直流应力测试。

第2次直流应力测试如下。

在两个字线组中选择字线WL0和WL4作为目标字线，其它字线WL1、WL2、WL3、WL5、WL6和WL7作为剩余字线。

在半导体芯片上电时，在目标字线WL0和WL4上施加第一电压，在剩余字线WL1、WL2、WL3、WL5、WL6和WL7上施加第二电压，在施加第一电压和第二电压第一时长后，停止施加第一电压和第二电压，且半导体芯片下电，其中，第一电压大于第二电压，从而完成第2次直流应力测试。

第3次直流应力测试如下。

在两个字线组中选择字线WL2和WL6作为目标字线，其它字线WL0、WL1、WL3、WL4、WL5和WL7作为剩余字线。

在半导体芯片上电时，在目标字线WL2和WL6上施加第一电压，在剩余字线WL0、WL1、WL3、WL4、WL5和WL7上施加第二电压，在施加第一电压和第二电压第一时长后，停止施加第一电压和第二电压，且半导体芯片下电，其中，第一电压大于第二电压，从而完成第3次直流应力测试。

第4次直流应力测试如下。

在两个字线组中选择字线WL3和WL7作为目标字线，其它字线WL0、WL1、WL2、WL4、WL5和WL6作为剩余字线。

在半导体芯片上电时，在目标字线WL3和WL7上施加第一电压，在剩余字线WL0、WL1、WL2、WL4、WL5和WL6上施加第二电压，在施加第一电压和第二电压第一时长后，停止施加第一电压和第二电压，且半导体芯片下电，其中，第一电压大于第二电压，从而完成第4次直流应力测试。

关于位线的直流应力测试与上述字线的直流应力测试方法相同，在此不再赘述。

本公开实施通过以位线组和字线组的形式选择目标位线和目标字线，从而可以简单方便地确定出第四目标位线和第四目标字线，节约了测试时长。

进一步，本公开实施例可以通过直流应力测试提前暴露第一失效单元，从而确定出进行交流应力测试的交流测试区域，在交流测试区域内进行交流应力测试。从而缩短了测试时间，降低了测试成本。

下面以两个实施例对本公开半导体芯片测试进行说明。

实施例一

半导体芯片测试可以包括如下步骤A1至步骤A6。

步骤A1，对半导体芯片进行直流应力测试。

直流应力测试将相邻的字线和/或相邻的位线之间的电压差拉大，例如，半导体芯片上电，在目标字线上施加+4V的电压，在剩余字线上施加-1V的电压。在目标位线上施加+2V的电压，在剩余位线上施加-2V的电压。保持压差一段时间，比如500s，停止在目标字线、剩余位线、目标位线和剩余位线上施加电压，半导体芯片下电，从而完成一次直流应力测试，通过多次直流应力测试，使位于存储阵列中的全部字线和/或位线均进行一次直流应力测试，也就是说，每个字线上至少施加一次第一电压，每个位线上至少施加一次第三电压。关于如何进行直流应力测试，已在上述实施例进行了说明，在此不再赘述。通过直流应力测试可以暴露出一些短接或漏电的路径。

步骤A2，通过正常电压的存储阵列（array）读写抓出第一失效单元或者通过功能测试抓出第一失效单元，该array读写或功能测试需要覆盖整个半导体芯片，保证没有遗漏的第一失效单元。

步骤A3，记录第一失效单元的失效地址信息。失效位置信息包括字线编码和位线编码。通过字线编码和位线编码可以确定第一失效单元在半导体芯片上的位置。需要说明的是，第一失效单元的个数可以有1个，也可以有多个。

步骤A4，考虑半导体芯片设计和之前的失效模式（fail mode）统计，如图4所示，设定在第一失效单元的前后各8条字线和左右各8条位线所在的区域为交流测试区域，交流测试区域包括16条待测试字线和16条待测试位线；在16条待测试字线和16条待测试位线均进行50轮交流应力测试，每轮交流应力测试包括16次交流应力测试。关于如何进行交流应力测试，已在上述实施例进行了说明，在此不再赘述。

步骤A5，再次进行正常电压的array读写抓出第二失效单元或者通过功能测试抓出第二失效单元，该array读写需要覆盖整个半导体芯片，保证没有遗漏的第二失效单元。

步骤A6，根据第一失效单元的失效地址信息和第二失效单元的失效地址信息使用redundancy区域进行修补替代。

实施例二

半导体芯片测试可以包括如下步骤A1至步骤A6。

步骤A1，对半导体芯片进行直流应力测试。

直流应力测试将相邻的字线和/或相邻的位线之间的电压差拉大，例如，半导体芯片上电，在目标字线上施加+4V的电压，在剩余字线上施加-1V的电压。在目标位线上施加+2V的电压，在剩余位线上施加-2V的电压。保持压差一段时间，比如500s，停止在目标字线、剩余位线、目标位线和剩余位线上施加电压，半导体芯片下电，从而完成一次直流应力测试，通过多次直流应力测试，使位于存储阵列中的全部字线和/或位线均进行一次直流应力测试，也就是说，每个字线上至少施加一次第一电压，每个位线上至少施加一次第三电压。关于如何进行直流应力测试，已在上述实施例进行了说明，在此不再赘述。通过直流应力测试可以暴露出一些短接或漏电的路径。

步骤A2，通过正常电压的存储阵列（array）读写抓出第一失效单元或者通过功能测试抓出第一失效单元，该array读写或功能测试需要覆盖整个半导体芯片，保证没有遗漏的第一失效单元。

步骤A3，记录第一失效单元的失效地址信息。失效位置信息包括字线编码和位线编码。通过字线编码和位线编码可以确定第一失效单元在半导体芯片上的位置。需要说明的是，第一失效单元的个数可以有1个，也可以有多个。

步骤A4，考虑半导体芯片设计和之前的失效模式（fail mode）统计，设定在第一失效单元的前后各16条字线和左右各16条位线所在的区域为交流测试区域，交流测试区域包括32条待测试字线和32条待测试位线；在32条待测试字线和32条待测试位线上均进行50轮交流应力测试，每轮交流应力测试包括32次交流应力测试。关于如何进行交流应力测试，已在上述实施例进行了说明，在此不再赘述。

步骤A5，再次进行正常电压的array读写抓出第二失效单元或者通过功能测试抓出第二失效单元，该array读写需要覆盖整个半导体芯片，保证没有遗漏的第二失效单元。

步骤A6，根据第一失效单元的失效地址信息和第二失效单元的失效地址信息使用redundancy区域进行修补替代。

基于同一发明构思，本公开实施例中还提供了一种半导体芯片测试装置，如下面的实施例所述。由于该装置实施例解决问题的原理与上述方法实施例相似，因此该装置实施例的实施可以参见上述方法实施例的实施，重复之处不再赘述。

图7示出本公开实施例中一种半导体芯片测试装置示意图，如图7所示，该装置可以包括：获得模块71、确定模块72和修补模块73。获得模块71可以用于对半导体芯片进行直流应力测试，获得直流应力测试结果，直流应力测试结果包括第一失效单元的失效地址信息；确定模块72可以用于根据第一失效单元的失效地址信息确定交流测试区域；获得模块71还可以用于对交流测试区域进行交流应力测试，获得交流应力测试结果，交流应力测试结果包括第二失效单元的失效地址信息；修补模块73可以用于利用第一失效单元的失效地址信息对第一失效单元进行修补以及利用第二失效单元的失效地址信息对第二失效单元进行修补。

在一个实施例中，第一失效单元的失效地址信息包括第一失效单元的字线编码和位线编码。确定模块72还可以用于设定第一失效单元的字线编码对应的物理地址的前后各x条字线以及位线编码对应的物理地址的前后各y条位线所在的区域为交流测试区域，其中，x和y均为正整数。

在一个实施例中，第一失效单元的字线编码对应的物理地址的前后各x条字线为待测试字线，第一失效单元的位线编码对应的物理地址的前后各y条位线为待测试位线；获得模块71还可以用于对2x条待测试字线执行多轮交流应力测试，每轮交流应力测试包括2x次交流应力测试，以使每条待测试字线上施加一次第一电压，每次交流应力测试包括：从2x条待测试字线中选择1条待测试字线作为目标测试字线，其它2x-1条待测试字线为剩余测试字线；在所述目标测试字线上施加所述第一电压，在所述剩余测试字线上施加第二电压，所述第一电压大于所述第二电压；

和/或，

对2y条待测试位线执行多轮交流应力测试，每轮交流应力测试包括2y次交流应力测试，以使每条待测试位线上施加一次第三电压，每次交流应力测试包括：从2y条待测试位线中选择1条待测试位线作为目标测试位线，其它2y-1条待测试位线为剩余测试位线；在所述目标测试位线上施加所述第三电压，在所述剩余测试位线上施加第四电压，所述第三电压大于所述第四电压。

在一个实施例中，获得模块71还可以用于对交流应力测试之后的半导体芯片进行功能测试，得到交流应力测试结果，交流应力测试结果包括第二失效单元的失效地址信息，第二失效单元的失效地址信息包括第二失效单元的字线编码和位线编码。

在一个实施例中，2<=x<=32和/或2<=y<=32。

在一个实施例中，半导体芯片上的存储阵列包括M个字线组和P个位线组，每个字线组包括N个字线，每个位线组包括Q个位线。获得模块71还可以用于对M个字线组并行的执行N次直流应力测试，以使得存储阵列上全部的字线均执行了1次直流应力测试，其中，每次直流应力测试可以包括：在每个字线组中选择第I条字线作为目标字线，其它N-1条字线作为剩余字线，其中，I为小于或等于N的正整数；在半导体芯片上电时，在目标字线上施加第一电压，在剩余字线上施加第二电压，在施加第一电压和第二电压第一时长后，停止施加第一电压和第二电压，且半导体芯片下电，其中，第一电压大于第二电压。或/和，对P个位线组并行的执行Q次直流应力测试，以使得存储阵列上全部的位线均执行了1次直流应力测试，其中，每次直流应力测试可以包括：在每个位线组中选择第J条位线作为目标位线，其它Q-1条位线作为剩余位线，其中，J为小于或等于Q的正整数；在半导体芯片上电时，在目标位线上施加第三电压，在剩余位线上施加第四电压，在施加第三电压和第四电压第二时长后，停止施加第三电压和第四电压，且半导体芯片下电，其中，第三电压大于第四电压。

在一个实施例中，获得模块71还可以用于对直流应力测试之后的半导体芯片进行功能测试，得到直流应力测试结果，直流应力测试结果包括第一失效单元的失效地址信息，第一失效单元的失效地址信息包括第一失效单元的字线编码和位线编码。

本公开实施例的半导体芯片测试装置根据第一失效单元的失效地址信息确定交流测试区域，在交流测试区域内进行交流应力测试，可以在更短的时间内暴露出更多的失效单元，从而缩短了测试时间，降低了测试成本。

参见图8，图8是本公开实施例提供的一种计算机设备的结构示意图。如图8所示，本公开实施例中的计算机设备可以包括：一个或多个处理器801、存储器802和输入输出接口803。该处理器801、存储器802和输入输出接口803通过总线804连接。存储器802用于存储计算机程序，该计算机程序包括程序指令，输入输出接口803用于接收数据及输出数据，如用于宿主机与计算机设备之间进行数据交互，或者用于在宿主机中的各个虚拟机之间进行数据交互；处理器801用于执行存储器802存储的程序指令。

其中，该处理器801可以执行如下操作：对半导体芯片进行直流应力测试，获得直流应力测试结果，直流应力测试结果包括第一失效单元的失效地址信息；根据第一失效单元的失效地址信息确定交流测试区域；对交流测试区域进行交流应力测试，获得交流应力测试结果，交流应力测试结果包括第二失效单元的失效地址信息；利用第一失效单元的失效地址信息对第一失效单元进行修补以及利用第二失效单元的失效地址信息对第二失效单元进行修补。

该存储器802可以包括只读存储器和随机存取存储器，并向处理器801和输入输出接口803提供指令和数据。存储器802的一部分还可以包括非易失性随机存取存储器。具体实现中，该计算机设备可通过其内置的各个功能模块执行如上述任一方法实施例中各个步骤所提供的实现方式，具体可参见上述方法实施例所示图中各个步骤所提供的实现方式，在此不再赘述。

本公开实施例通过提供一种计算机设备，包括：处理器、输入输出接口、存储器，通过处理器获取存储器中的计算机程序，执行上述任一实施例中所示方法的各个步骤。

本公开实施例还提供一种计算机可读存储介质，该计算机可读存储介质存储有计算机程序，图9示出本公开实施例中一种计算机可读存储介质示意图，如图9所示，该计算机可读存储介质900上存储有能够实现本公开上述方法的程序产品。该计算机程序适于由该处理器加载并执行上述任一实施例中各个步骤所提供的半导体芯片测试方法。

本公开实施例还提供了一种计算机程序产品或计算机程序，该计算机程序产品或计算机程序包括计算机指令，该计算机指令存储在计算机可读存储介质中。计算机设备的处理器从计算机可读存储介质读取该计算机指令，处理器执行该计算机指令，使得该计算机设备执行上述任一实施例中的各种可选方式中所提供的方法。

Claims (10)

1.一种半导体芯片测试方法，其特征在于，所述方法包括：

对半导体芯片进行直流应力测试，获得直流应力测试结果，所述直流应力测试结果包括第一失效单元的失效地址信息；

根据所述第一失效单元的失效地址信息确定交流测试区域；

对所述交流测试区域进行交流应力测试，获得交流应力测试结果，所述交流应力测试结果包括第二失效单元的失效地址信息；

利用所述第一失效单元的失效地址信息对所述第一失效单元进行修补以及利用所述第二失效单元的失效地址信息对第二失效单元进行修补。

2.如权利要求1所述的方法，其特征在于，所述第一失效单元的失效地址信息包括所述第一失效单元的字线编码和位线编码；

其中，所述根据所述第一失效单元的失效地址信息确定交流测试区域，包括：

设定所述第一失效单元的字线编码对应的物理地址的前后各x条字线以及所述位线编码对应的物理地址的前后各y条位线所在的区域为所述交流测试区域，其中，x和y均为正整数。

3.如权利要求2所述的方法，其特征在于，所述第一失效单元的字线编码对应的物理地址的前后各x条字线为待测试字线，所述第一失效单元的位线编码对应的物理地址的前后各y条位线为待测试位线；

其中，所述对所述交流测试区域进行交流应力测试，包括：

对2x条待测试字线执行多轮交流应力测试，每轮交流应力测试包括2x次交流应力测试，以使每条待测试字线上施加一次第一电压，每次交流应力测试包括：

从2x条待测试字线中选择1条待测试字线作为目标测试字线，其它2x-1条待测试字线为剩余测试字线；

在所述目标测试字线上施加所述第一电压，在所述剩余测试字线上施加第二电压，所述第一电压大于所述第二电压；

和/或，

对2y条待测试位线执行多轮交流应力测试，每轮交流应力测试包括2y次交流应力测试，以使每条待测试位线上施加一次第三电压，每次交流应力测试包括：

从2y条待测试位线中选择1条待测试位线作为目标测试位线，其它2y-1条待测试位线为剩余测试位线；

在所述目标测试位线上施加所述第三电压，在所述剩余测试位线上施加第四电压，所述第三电压大于所述第四电压。

4.如权利要求1至3中任意一项所述的方法，其特征在于，所述获得交流应力测试结果，包括：

对所述交流应力测试之后的半导体芯片进行功能测试，得到所述交流应力测试结果，所述交流应力测试结果包括所述第二失效单元的失效地址信息，所述第二失效单元的失效地址信息包括所述第二失效单元的字线编码和位线编码。

5.如权利要求2或3所述的方法，其特征在于，2<=x<=32和/或2<=y<=32。

6.如权利要求1所述的方法，其特征在于，所述半导体芯片上的存储阵列包括M个字线组和P个位线组，每个字线组包括N个字线，每个位线组包括Q个位线；

所述对半导体芯片进行直流应力测试，包括：

对M个字线组并行的执行N次直流应力测试，以使得所述存储阵列上全部的字线均执行了1次直流应力测试，其中，每次直流应力测试包括：

在每个字线组中选择第I条字线作为目标字线，其它N-1条字线作为剩余字线，其中，I为小于或等于N的正整数；

在所述半导体芯片上电时，在目标字线上施加第一电压，在剩余字线上施加第二电压，在施加所述第一电压和所述第二电压第一时长后，停止施加所述第一电压和所述第二电压，且所述半导体芯片下电，其中，所述第一电压大于所述第二电压；或/和

对P个位线组并行的执行Q次直流应力测试，以使得所述存储阵列上全部的位线均执行了1次直流应力测试，其中，每次直流应力测试包括：

在每个位线组中选择第J条位线作为目标位线，其它Q-1条位线作为剩余位线，其中，J为小于或等于Q的正整数；

在所述半导体芯片上电时，在目标位线上施加第三电压，在剩余位线上施加第四电压，在施加所述第三电压和所述第四电压第二时长后，停止施加所述第三电压和所述第四电压，且所述半导体芯片下电，其中，所述第三电压大于所述第四电压。

7.如权利要求6所述的方法，其特征在于，所述获得直流应力测试结果，包括：

对所述直流应力测试之后的半导体芯片进行功能测试，得到所述直流应力测试结果，所述直流应力测试结果包括所述第一失效单元的失效地址信息，所述第一失效单元的失效地址信息包括所述第一失效单元的字线编码和位线编码。

8.一种半导体芯片测试装置，其特征在于，所述装置包括：

获得模块，用于对半导体芯片进行直流应力测试，获得直流应力测试结果，所述直流应力测试结果包括第一失效单元的失效地址信息；

确定模块，用于根据所述第一失效单元的失效地址信息确定交流测试区域；

所述获得模块，还用于对所述交流测试区域进行交流应力测试，获得交流应力测试结果，所述交流应力测试结果包括第二失效单元的失效地址信息；

修补模块，用于利用所述第一失效单元的失效地址信息对所述第一失效单元进行修补以及利用所述第二失效单元的失效地址信息对第二失效单元进行修补。

9.一种计算机设备，其特征在于，包括：

一个或多个处理器；

存储器，配置为存储一个或多个程序，当所述一个或多个程序被所述一个或多个处理器执行时，使得所述计算机设备实现如权利要求1至7任一项所述的方法。

10.一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，其特征在于，当所述计算机程序在计算机上运行时，使得所述计算机执行如权利要求1至7任一项所述的方法。