CN206422043U

CN206422043U - 一种测试结构

Info

Publication number: CN206422043U
Application number: CN201621436041.6U
Authority: CN
Inventors: 王贵明
Original assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2016-12-23
Filing date: 2016-12-23
Publication date: 2017-08-18
Anticipated expiration: 2026-12-23

Abstract

本实用新型提供一种测试结构，至少包括：有源区，有源区上沉积有栅氧化层；第一测试结构，第一测试结构包括第一多晶硅结构和共享接触插塞，第一多晶硅结构沉积于栅氧化层表面；共享接触插塞位于有源区中，其中，共享接触插塞的一部分位于有源区和第一多晶硅结构的重叠区域；第二测试结构，第二测试结构包括第二多晶硅结构，第二多晶硅结构沉积于栅氧化层表面；第一多晶硅结构和第二多晶硅结构通过金属线组成串联结构。本实用新型的测试结构通过设计共享接触插塞(干扰因子)于第一多晶硅结构上，并根据WAT测试结果来判断共享接触插塞过蚀刻和多晶硅被钨替换的问题；适于所有技术节点的工艺制程；缩短产品良率的分析时间，提高生产率。

Description

一种测试结构

技术领域

本实用新型涉及半导体制造技术领域，特别是涉及一种用于测试共享接触插塞的测试结构。

背景技术

随着以电子通讯技术为代表的现代高科技产业的不断发展，世界集成电路产业总产值以每年超过30％的速度发展，静态随机存储器(SRAM)作为一种重要的存储器件被广泛应用于数字与通讯电路设计中。SRAM是逻辑电路中一种重要部件，其因为具有功耗小，读取速度高等优点而广泛应用于数据的存储。

在器件的特征尺寸(CD)进入深亚微米阶段后，为了更大的数据存储量以及节省芯片空间，共享接触插塞(Share Contact)已广泛应用在静态随机存储器(SRAM)制作中。接触插塞是连接前道晶体管和后道金属配线的通道，既要连接栅极，又要连接到源极和漏极，它的刻蚀的好与坏直接影响到存储器件的特性和产品的良率。

但是，在现有的工艺技术中，对于接触插塞的晶圆可接受测试(Wafer AcceptanceTest，WAT)还仅限于对于普通接触插塞的测试，还没有涉及到对共享接触插塞的检测。而在半导体制备工艺中，共享接触插塞通过在共享接触孔中填充金属而形成，应一部分位于多晶硅栅极中，另一部分连接于有源区中，由于多晶硅栅极与有源区之间有绝缘层栅极氧化层隔绝，如果共享接触孔刻蚀工艺存在问题，在形成共享接触插塞以后，多晶硅栅极与有源区不能通过共享接触插塞相互连接，从而使得包含有该共享接触插塞的半导体器件在使用的过程中出现断路。

在半导体制造工艺中，28nm制程会出现碳化钨静态随机存储器(SRAM)失效(如图1所示)，通过故障预警分析(PFA，Predictive Failure Analysis)发现SRAM中的PMOS多晶硅被金属钨替换。究其根本原因是接触插塞连接的第一金属层刻蚀接触到硅化镍(NiSi)，导致第二金属层引起高强度聚酰亚胺，因此，在氮化钛(TiN)沉积时均匀性变差，钨沉积气体六氟化钨(WF₆)与硅发生反应，从而导致PMOS多晶硅中的硅被钨所替换。但在半导体测试过程中，无法通过缺陷扫描或者晶圆可接受测试(WAT)检测出上述问题。

鉴于此，有必要设计一种可以用于测试共享接触插塞的半导体测试结构以解决上述技术问题。

实用新型内容

鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种测试结构，用于解决现有的半导体测试结构难以测试共享接触插塞过蚀刻以及多晶硅被钨替换的问题。

为实现上述目的，本实用新型提供一种测试结构，所述测试结构至少包括：有源区，所述有源区上沉积有栅氧化层；第一测试结构，所述第一测试结构包括第一多晶硅结构和共享接触插塞，所述第一多晶硅结构沉积于所述栅氧化层表面；所述共享接触插塞位于所述有源区中，其中，所述共享接触插塞的一部分位于所述有源区和所述第一多晶硅结构的重叠区域；第二测试结构，所述第二测试结构包括第二多晶硅结构，所述第二多晶硅结构沉积于所述栅氧化层表面；所述第一多晶硅结构和所述第二多晶硅结构通过金属线组成串联结构。

于本实用新型的一实施方式中，所述第一多晶硅结构和所述第二多晶硅结构的长度和宽度均相同。

于本实用新型的一实施方式中，所述第一多晶硅结构和所述第二多晶硅结构均位于浅沟槽隔离区。

于本实用新型的一实施方式中，所述第一多晶硅结构和所述第二多晶硅结构均为蛇形结构。

于本实用新型的一实施方式中，所述共享接触插塞的个数根据所述第一多晶硅结构的长度和宽度设置，且所述共享接触插塞的个数至少设有一个。

于本实用新型的一实施方式中，所述第一多晶硅结构和所述第二多晶硅结构均包括第一端和第二端，所述第一多晶硅结构的第一端通过金属线连接一测试焊盘，所述第一多晶硅结构的第二端与所述第二多晶硅结构的第一端通过金属线相连并共同连接一测试焊盘，所述第二多晶硅结构的第二端通过金属线连接一测试焊盘。

于本实用新型的一实施方式中，还包括连接所述金属线与所述第一多晶硅结构、连接所述金属线与所述第二多晶硅结构的接触插塞。

于本实用新型的一实施方式中，所述共享接触插塞和接触插塞中的金属为钨、铜、铝或钼。

如上所述，本实用新型的测试结构，具有以下有益效果：

1、通过设计共享接触插塞(干扰因子)于所述第一多晶硅结构上，通过WAT测试所述第一测试结构和所述第二测试结构，并根据测试结果来判断共享接触插塞过蚀刻和多晶硅被钨替换的问题，方便快速地通过WAT测试结果区分可能的根本原因；

2、该测试结构适于所有技术节点的工艺制程，适用范围广；

3、缩短产品良率的分析时间，在客户探讨测试程序之前尽早检测出共享接触插塞的缺陷问题，提高客户满意度。

附图说明

图1为现有技术中碳化钨SRAM存储失效图。

图2为本实用新型的测试结构示意图。

元件标号说明

1 第一测试结构

11 第一多晶硅结构

12 共享接触插塞

2 第二测试结构

21 第二多晶硅结构

3 测试焊盘

4 接触插塞

5 金属线

具体实施方式

以下由特定的具体实施例说明本实用新型的实施方式，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本实用新型的其他优点及功效。

请参阅图2。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本实用新型可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本实用新型所能产生的功效及所能达成的目的下，均应仍落在本实用新型所揭示的技术内容能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本实用新型可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本实用新型可实施的范畴。

请参阅图2，为本实用新型的测试结构示意图，所述测试结构至少包括：有源区(未示出)，所述有源区上沉积有栅氧化层(未示出)；第一测试结构1，所述第一测试结构1包括第一多晶硅结构11和共享接触插塞12，所述第一多晶硅结构11沉积于所述栅氧化层表面；所述共享接触插塞12位于所述有源区中，其中，所述共享接触插塞12的一部分位于所述有源区和所述第一多晶硅结构11的重叠区域；第二测试结构2，所述第二测试结构2包括第二多晶硅结构21，所述第二多晶硅结构21沉积于所述栅氧化层表面；所述第一多晶硅结构11和所述第二多晶硅结构21通过金属线5组成串联结构。这里，所述第一测试结构1和所述第二测试结构2符合最小特征尺寸设计要求。

需要注意的是，本实用新型的测试结构中设计的共享接触插塞12为干扰因子，通过该干扰因子测试真实半导体器件中共享接触插塞12可能出现的问题，具体是通过WAT测试结果判断共享接触插塞12过蚀刻和多晶硅被钨替换的问题，并区分可能的根本原因。且所述测试结构应用范围广，适于所有技术节点包括65nm、55nm、40nm、和28nm中的任一种的工艺制程，监视所述工艺制程中共享接触插塞12蚀刻的窗口。

作为示例，所述第一多晶硅结构11和所述第二多晶硅结构21的长度和宽度均相同。

作为示例，所述第一多晶硅结构11和所述第二多晶硅结构21均位于浅沟槽隔离区(未示出)。

作为示例，所述第一多晶硅结构11和所述第二多晶硅结构21均为蛇形结构。需要注意的是，如果所述第一多晶硅结构11设计的更长，则能够设置更多的共享接触插塞12，更容易捕捉共享接触插塞12出现的问题，所以本实用新型中所述第一多晶硅结构11和所述第二多晶硅结构21设计为蛇形结构，以便放置更多的共享接触插塞12。当然，所述第一多晶硅结构11和所述第二多晶硅结构21也并不仅限于蛇形结构，于其它示例中，可以是弯曲或弯折的结构。

作为示例，所述共享接触插塞12的个数根据所述第一多晶硅结构11的长度和宽度设置，且所述共享接触插塞12的个数至少设有一个。

作为示例，所述第一多晶硅结构11和所述第二多晶硅结构21均包括第一端和第二端，所述第一多晶硅结构11的第一端通过金属线5连接一测试焊盘3，所述第一多晶硅结构11的第二端与所述第二多晶硅结构21的第一端通过金属线5相连并共同连接一测试焊盘3，所述第二多晶硅结构21的第二端通过金属线5连接一测试焊盘3，并构成测试端口。应当知晓，所述第一多晶硅结构11和所述第二多晶硅结构21通过金属线5组成串联结构不仅限于所述示例中显示的一种情况。

作为示例，还包括连接所述金属线5与所述第一多晶硅结构11、连接所述金属线5与所述第二多晶硅结构21的接触插塞4，该接触插塞4为普通的接触插塞。

作为示例，所述共享接触插塞12和接触插塞4中的金属为钨、铜、铝或钼。所述共享接触插塞12和接触插塞4均为通孔结构，并在通孔中填充金属钨、铜、铝或钼。

所述测试结构的测试方法如下：通过第一多晶硅结构11第一端连接的测试焊盘3和第一多晶硅结构11第二端连接的测试焊盘3来测量所述第一多晶硅结构11的电阻值；并通过第二多晶硅结构21的第一端连接的测试焊盘3和第二多晶硅结构21第二端连接的测试焊盘3来测量所述第二多晶硅结构21的电阻值，并由上述可知，所述第二多晶硅结构21的第一端与所述第一多晶硅结构11的第二端连接的是同一测试焊盘3；然后比较测得的两组电阻值并判断是否存在共享接触插塞12过蚀刻或者第一多晶硅结构11中的硅被钨替换的问题。值得注意的是，如果出现共享接触插塞12过蚀刻问题，则电阻值的变化不是很明显；如果出现第一多晶硅结构11中的硅被钨替换的情况，则电阻值的变化较明显。

如上所述，本实用新型的测试结构具有以下有益效果：通过设计共享接触插塞(干扰因子)于所述第一多晶硅结构上，通过WAT测试所述第一测试结构和所述第二测试结构，并根据测试结果来判断共享接触插塞过蚀刻和多晶硅被钨替换的问题，方便快速地通过WAT测试结果区分可能的根本原因；该测试结构适于所有技术节点的工艺制程，适用范围广；缩短产品良率的分析时间，在客户探讨测试程序之前尽早检测出共享接触插塞的缺陷问题，赢得客户满意。

上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。

Claims

1.一种测试结构，其特征在于，所述测试结构至少包括：

有源区，所述有源区上沉积有栅氧化层；

第一测试结构，所述第一测试结构包括第一多晶硅结构和共享接触插塞，所述第一多晶硅结构沉积于所述栅氧化层表面；所述共享接触插塞位于所述有源区中，其中，所述共享接触插塞的一部分位于所述有源区和所述第一多晶硅结构的重叠区域；

第二测试结构，所述第二测试结构包括第二多晶硅结构，所述第二多晶硅结构沉积于所述栅氧化层表面；

所述第一多晶硅结构和所述第二多晶硅结构通过金属线组成串联结构。

2.根据权利要求1所述的测试结构，其特征在于，所述第一多晶硅结构和所述第二多晶硅结构的长度和宽度均相同。

3.根据权利要求1所述的测试结构，其特征在于，所述第一多晶硅结构和所述第二多晶硅结构均位于浅沟槽隔离区。

4.根据权利要求1所述的测试结构，其特征在于，所述第一多晶硅结构和所述第二多晶硅结构均为蛇形结构。

5.根据权利要求1所述的测试结构，其特征在于，所述共享接触插塞的个数根据所述第一多晶硅结构的长度和宽度设置，且所述共享接触插塞的个数至少设有一个。

6.根据权利要求1-5任一项所述的测试结构，其特征在于，所述第一多晶硅结构和所述第二多晶硅结构均包括第一端和第二端，所述第一多晶硅结构的第一端通过金属线连接一测试焊盘，所述第一多晶硅结构的第二端与所述第二多晶硅结构的第一端通过金属线相连并共同连接一测试焊盘，所述第二多晶硅结构的第二端通过金属线连接一测试焊盘。

7.根据权利要求6所述的测试结构，其特征在于，还包括连接所述金属线与所述第一多晶硅结构、连接所述金属线与所述第二多晶硅结构的接触插塞。

8.根据权利要求7所述的测试结构，其特征在于，所述共享接触插塞和接触插塞中的金属为钨、铜、铝或钼。