TWI549207B - 晶圓及其測試方法 - Google Patents

Description

晶圓及其測試方法

本發明係有關於晶圓及其測試方法，且特別係有關於一種具有導電墊之晶圓及其測試方法。

近年來由於對多重晶片封裝之需求日漸增加，因此業界對於已知良好晶粒之需求亦日漸提高。

為了可在晶圓層級下即測得哪些晶片是良好的晶片，必需在晶圓層級中的多個階段中對每一個晶片作性能測試。例如，必需在高溫及低溫下對每一個晶片作測試，以得知各個晶片是否皆可良好運作。

然而，此測試步驟會在晶片的導電墊上留下缺陷，降低後續製程步驟的良率。且此測試步驟越多，在導電墊上留下的缺陷越嚴重。此外，傳統之晶圓測量方法必需各別對每一個晶片下一次探針(亦即接觸端子)以測量其性能，故此測量步驟耗時甚鉅。

因此，業界亟須一種可使測試步驟不影響後續製程步驟良率的晶圓及其測試方法，且此測試方法可縮短傳統測量步驟所需之時間。

本發明提供一種晶圓，包括：第一晶片；第二晶 片，與第一晶片併排設置，其中第一晶片與第二晶片之相對側各具有相對應之多個第一晶片導電墊與多個第二晶片導電墊；及多個第一外部導電墊，設於第一晶片與第二晶片之間，且每一個第一外部導電墊與相對應之第一晶片導電墊及第二晶片導電墊電性連接。

本發明更提供一種晶圓之測試方法，包括：提供晶圓，包括：第一晶片；第二晶片，與第一晶片併排設置，其中第一晶片與第二晶片之相對側各具有相對應之多個第一晶片導電墊與多個第二晶片導電墊；及多個第一外部導電墊，設於第一晶片與第二晶片之間，且每一個第一外部導電墊與相對應之第一晶片導電墊及第二晶片導電墊電性連接；提供測試器，具有多個接觸端子；以及將多個接觸端子電性連接多個第一外部導電墊，以測試第一晶片及/或第二晶片。

為讓本發明之特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。

3-3‧‧‧線段

100‧‧‧晶圓

110‧‧‧晶片

110a‧‧‧第一晶片

110b‧‧‧第二晶片

110c‧‧‧第三晶片

110d‧‧‧第四晶片

120a‧‧‧第一晶片導電墊

120a₂‧‧‧第一晶片導電墊

120b‧‧‧第二晶片導電墊

120b₂‧‧‧第二晶片導電墊

120c‧‧‧第三晶片導電墊

120c₂‧‧‧第三晶片導電墊

120d‧‧‧第四晶片導電墊

120d₂‧‧‧第四晶片導電墊

130a‧‧‧第一外部導電墊

130b‧‧‧第二外部導電墊

130c‧‧‧第三外部導電墊

140a‧‧‧導線

140b‧‧‧導線

140c‧‧‧導線

150‧‧‧開關電路

160‧‧‧內連線結構

170‧‧‧導孔

180‧‧‧測試器

190a‧‧‧接觸端子

190b‧‧‧接觸端子

190c‧‧‧接觸端子

SC‧‧‧切割道

SC1‧‧‧切割道

SC2‧‧‧切割道

SC3‧‧‧切割道

S‧‧‧基板

M_top‧‧‧頂金屬層

M_n‧‧‧金屬層

M_n-1‧‧‧底金屬層

D_top‧‧‧介電層

D_n‧‧‧介電層

D_n-1‧‧‧介電層

第1-2圖係本發明實施例之晶圓的上視圖；第3圖係本發明實施例之晶圓的剖面圖；及第4-6圖係本發明實施例之晶圓在其測試步驟中的剖面圖。

此外，實施例中可能使用相對性的用語，例如「較低」或「底部」及「較高」或「頂部」，以描述圖示的一個元件對於另一元件的相對關係。能理解的是，如果將圖示的裝置 翻轉使其上下顛倒，則所敘述在「較低」側的元件將會成為在「較高」側的元件。

本發明實施例係利用外部導電墊取代晶片導電墊，以使晶圓的晶片導電墊在測試步驟中不會因直接接觸測試器而造成缺陷。

參見第1圖，此圖係本發明實施例之晶圓的上視圖。晶圓100包括形成於其上之多個晶片110。在一實施例中，晶圓100可由複數個預定切割道SC劃分此多個晶片110。晶圓100為半導體晶圓，例如矽晶圓。此外，上述半導體晶圓亦可為元素半導體，包括鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽鍺合金、磷砷鎵合金、砷鋁銦合金、砷鋁鎵合金、砷銦鎵合金、磷銦鎵合金及/或磷砷銦鎵合金或上述材料之組合。此外，晶圓100也可以是絕緣層上覆半導體。

晶片110可為各種記憶體，例如虛擬靜態隨機存取記憶體(Pseudo SRAM)、低功耗單存取同步動態隨機存取記憶體、低功耗雙存取同步動態隨機存取記憶體、同步動態隨機存取記憶體、雙倍資料傳輸速率同步動態隨機存取記憶體、並列式快閃記憶體、串列式快閃記憶體。此外，晶片110亦可為光電元件、微機電系統、微流體系統、物理感測器、發光二極體、太陽能電池、射頻元件、加速計、陀螺儀、微制動器、表面聲波元件、壓力感測器、噴墨頭、功率金氧半場效電晶體模組、或其它任何類似之元件。

接著，參見第2圖，該圖為第1圖晶圓100之A部分 的放大圖。如第2圖所示，晶圓100包括第一晶片110a以及第二晶片110b。此第二晶片110b與第一晶片110a係併排設置(juxtapose)，且第一晶片110a與第二晶片110b之相對側各具有相對應之多個第一晶片導電墊120a與多個第二晶片導電墊120b。此外，晶圓100包括多個第一外部導電墊130a，設於第一晶片110a與第二晶片110b之間。每一個第一外部導電墊130a與相對應之第一晶片導電墊120a及第二晶片導電墊120b電性連接，例如可藉由設於第一晶片110a與第二晶片110b之間的多條導線140a電性連接相對應的第一晶片導電墊120a、第二晶片導電墊120b及第一外部導電墊130a。此第一晶片導電墊120a、第二晶片導電墊120b及第一外部導電墊130a之材料可分別為單層或多層之金、鉻、鎳、鉑、鈦、鋁、銥、銠、銅、上述之組合或其它導電性佳的金屬材料。

在對傳統之晶圓進行測試時，測試器之接觸端子(例如探針)會直接接觸晶片導電墊，故會在晶片導電墊上留下缺陷，並使後續製程的良率降低。例如，在後續製程中若要將接線接合至此晶片導電墊，導電墊上於測試步驟所留下缺陷可能會造成接線接合失敗。相較之下，由於本發明之晶圓100包括此第一外部導電墊130a，故在測試步驟中測試器之接觸端子可直接接觸此第一外部導電墊130a，而不接觸第一晶片導電墊120a及第二晶片導電墊120b。因此，在測試步驟結束後，第一晶片導電墊120a及第二晶片導電墊120b仍可保持完整且不具有缺陷，故可進一步提升後續製程的良率。例如，可提升後續將接線接合至此第一晶片導電墊120a及第二晶片導電墊120b 之良率。

此外，本發明之晶圓於測試時，可同時測量一外部導電墊兩旁之晶片，因此，可大幅降低成本以及減少製程所需的時間。此部份將於本發明之晶圓測試方法中詳細說明。

繼續參見第2圖，在一實施例中，第一晶片110a與第二晶片110b相同，且第一晶片110a係相對於第二晶片110b反向設置。如第2圖所示，由於第一晶片110a係相對於第二晶片110b反向設置，故第一晶片110a之L型標號(箭號較靠近下方的第一晶片導電墊120a，且其箭頭方向為向右)與第二晶片110b之L型標號(箭號較靠近上方的第二晶片導電墊120b，且其箭頭方向為向左)反向設置。換句話說，第一晶片110a中位於上排左側第二個的第一晶片導電墊120a₂與第二晶片110b中位於下排右側第二個的第二晶片導電墊120b₂為相同之導電墊。

繼續參見第2圖，在一實施例中，第一外部導電墊130a係位於第一晶片110a與第二晶片110b之間的切割道SC1上。此切割道SC1之寬度可為第一外部導電墊130a之寬度的約1.5-10倍，例如為約2-5倍。需注意的是，若此切割道SC1之寬度過寬，例如寬於第一外部導電墊130a之寬度的約10倍，則切割道SC1會佔據過多晶圓100之面積，降低晶片的產出量。然而若此切割道SC1之寬度過窄，例如窄於第一外部導電墊130a之寬度的約1.5倍，則會使切割時所產生之裂痕或缺陷容易進入第一晶片110a與第二晶片110b中，造成良率降低。

參見第3圖，該圖係本發明實施例之晶圓延著第2圖之線段3-3所繪之剖面圖。如第3圖所示，晶圓100具有基板S 以及形成於其上之內連線結構160。基板S可為半導體基板，例如矽基板。內連線結構160包括金屬層M_top、M_n、M_n-1、介電層D_top、D_n及D_n-1以及形成於介電層(例如介電層D_top)中的導孔170。金屬層M_top、M_n、M_n-1之間彼此上下電性連接。金屬層M_top、M_n、M_n-1之材料可為鋁、鋁矽銅合金、銅、鈦、氮化鈦、鎢、多晶矽、金屬矽化物、或上述之組合，而介電層D_top、D_n及D_n-1之材料可為一或多層之氧化矽、氮化矽、氮氧化矽、硼磷矽玻璃、磷矽玻璃、旋塗式玻璃、低介電常數介電材料、或其它任何適合之介電材料、或上述之組合。金屬層M_top為頂金屬層M_top，亦即其為內連線結構160中最靠近第一晶片導電墊120a、第二晶片導電墊120b及第一外部導電墊130a之金屬層。而金屬層M_n為位於頂金屬層M_top下之第一層金屬層，金屬層M_n-1為位於頂金屬層M_top下之第二層金屬層。

在一實施例中，如第3圖所示，導線140a與第一晶片110a之頂金屬層M_top在同層級，亦即導線140a為頂金屬層M_top之一部分且可與頂金屬層M_top在同一道微影與蝕刻製程定義而成。導線140a電性連接相對應的第一晶片導電墊120a、第二晶片導電墊120b及第一外部導電墊130a。例如，導線140a可藉由導孔170電性連接相對應的第一晶片導電墊120a、第二晶片導電墊120b及第一外部導電墊130a。導孔170的材料可包括銅、鋁、鎢、摻雜多晶矽、其它任何適合之導電材料、或上述之組合。

雖然第3圖僅繪示內連線結構160之其中三層金屬層M_top-M_n-1，然而本技術領域中具有通常知識者可知此內連線 結構160亦可包括更多或更少層之金屬層，例如可僅包括兩層金屬層，或者可包括五層金屬層。此外，導線140a可設置於任意金屬層中，例如設置於金屬層M_n、金屬層M_n-1或內連線結構160之底金屬層中。或者，導線140a亦可與第一晶片導電墊120a、第二晶片導電墊120b及第一外部導電墊130a在同層級。

參見第2圖，晶圓100可更包括開關電路150。此開關電路150電性連接多條導線140a，以控制第一外部導電墊130a與第一晶片導電墊120a之間為電性連接或電性絕緣，以及控制第一外部導電墊130a與第二晶片導電墊120b之間為電性連接或電性絕緣。

參見第2圖，晶圓100可更包括第三晶片110c。此第三晶片110c係與第一晶片110a併排設置，且第二晶片110b與第三晶片110c分別位於第一晶片110a之相反側。第一晶片110a與第三晶片110c之相對側各具有相對應之多個第一晶片導電墊120a與多個第三晶片導電墊120c。此外，晶圓100可更包括多個第二外部導電墊130b，設於第一晶片110a與第三晶片110c之間。每一個第二外部導電墊130b與相對應之第一晶片導電墊120a及第三晶片導電墊120c電性連接。此第三晶片導電墊120c與第二外部導電墊130b之材料可分別為單層或多層之金、鉻、鎳、鉑、鈦、鋁、銥、銠、銅、上述之組合或其它導電性佳的金屬材料。

由於本發明之晶圓100可更包括此第二外部導電墊130b，故在測試步驟中測試器之接觸端子可直接接觸此第二外部導電墊130b，而不接觸第三晶片導電墊120c。因此，在測 試步驟結束後，第三晶片導電墊120c仍可保持完整且不具有缺陷，故可進一步提升後續製程的良率。

在一實施例中，如第2圖所示，第三晶片110c與第一晶片110a及第二晶片110b相同。第三晶片110c係相對於第一晶片110a反向設置，且第三晶片110c係相對於第二晶片110b同向設置。由於第三晶片110c係相對於第一晶片110a反向設置，而相對於第二晶片110b同向設置，故第三晶片110c之L型標號(箭號較靠近上方的第三晶片導電墊120c，且其箭頭方向為向左)與第一晶片110a之L型標號(箭號較靠近下方的第一晶片導電墊120a，且其箭頭方向為向右)反向設置，而與第二晶片110b之L型標號(箭號較靠近上方的第二晶片導電墊120b，且其箭頭方向為向左)同向設置。換句話說，第三晶片110c中位於下排右側第二個的第三晶片導電墊120c₂與第一晶片110a中位於上排左側第二個的第一晶片導電墊120a₂及第二晶片110b中位於下排右側第二個的第二晶片導電墊120b₂為相同之導電墊。

繼續參見第2圖，在一實施例中，第二外部導電墊130b係位於第一晶片110a與第三晶片110c之間的切割道SC2上。此外，多條導線140b係設於第一晶片110a與第三晶片110c之間，且電性連接相對應的第一晶片導電墊120a、第三晶片導電墊120c及第二外部導電墊130b。

再者，參見第2圖，晶圓100可更包括第四晶片110d。此第四晶片110d係與第三晶片110c併排設置，且第四晶片110d與第一晶片110a分別位於第三晶片110c之相反側。第四晶片110d與第三晶片110c之相對側各具有相對應之多個第四 晶片導電墊120d與多個第三晶片導電墊120c。此外，晶圓100可更包括多個第三外部導電墊130c，設於第三晶片110c與第四晶片110d之間。每一個第三外部導電墊130c與相對應之第三晶片導電墊120c及第四晶片導電墊120d電性連接。此第四晶片導電墊120d與第三外部導電墊130c之材料可分別為單層或多層之金、鉻、鎳、鉑、鈦、鋁、銥、銠、銅、上述之組合或其它導電性佳的金屬材料。

由於本發明之晶圓100可更包括此第三外部導電墊130c，故在測試步驟中測試器之接觸端子可直接接觸此第三外部導電墊130c，而不接觸第四晶片導電墊120d。因此，在測試步驟結束後，第四晶片導電墊120d仍可保持完整且不具有缺陷，故可進一步提升後續製程的良率。

在一實施例中，如第2圖所示，第四晶片110d與第一晶片110a、第二晶片110b及第三晶片110c相同。第四晶片110d係相對於第三晶片110c、第二晶片110b反向設置，且第四晶片110d係相對於第一晶片110a同向設置。

在一些實施例中，此第一晶片導電墊120a、第二晶片導電墊120b、第三晶片導電墊120c、第四晶片導電墊120d、第一外部導電墊130a、第二外部導電墊130b以及第三外部導電墊130c可藉由沈積製程以及微影與蝕刻等製程形成。此沈積製程可為濺鍍法、電鍍法、電阻加熱蒸鍍法、電子束蒸鍍法、化學氣相沉積、或其它任何適合的沈積方式。此蝕刻製程包括乾蝕刻、濕蝕刻或上述之組合。

應注意的是，雖然上述實施例僅以四個晶片作為 範例說明，然而本技術領域中具有通常知識者可知本發明之結構可應用於具有更多晶片之結構，而不限於本發明所舉之實施例。

由以下測試方法的說明可進一步看出本發明的優點。第4-6圖係本發明實施例之晶圓在其測試步驟中延著第2圖之線段3-3所繪之剖面圖。在一實施例中，如第4圖所示，先提供上述之晶圓100。接著，提供測試器180。此測試器180具有多個接觸端子190a。應注意的是，由於第4圖為剖面圖，故雖然測試器180具有多個接觸端子190a，但第4圖僅繪示出一個接觸端子190a。

接著，將多個接觸端子190a電性連接多個第一外部導電墊130a，以測試第一晶片110a及/或第二晶片110b。例如，可藉由開關電路150控制每一個外部導電墊與其兩側之晶片導電墊為電性連接或電性絕緣。在一實施例中，如第2圖及第4圖所示，開關電路150可控制第一外部導電墊130a與第一晶片導電墊120a、第二晶片導電墊120b之間皆為電性連接，使測試器180可同時測試第一晶片110a及第二晶片110b。在其它實施例中，開關電路150可控制第一外部導電墊130a與第一晶片導電墊120a之間、以及第一外部導電墊130a與第二晶片導電墊120b之間其中一者為電性連接，另一者為電性絕緣，以使測試器180可單獨測試第一晶片110a或第二晶片110b。

此接觸端子190a可包括彈簧探針(pogo pin)、探針(probe pin)、導電墊或其它任何適合之接觸端子。

在另一實施例中，如第5圖所示，測試器180包括 接觸端子190a、190b，且晶圓100之測試方法更包括將多個接觸端子190a、190b分別同時電性連接多個第一外部導電墊130a及多個第二外部導電墊130b，以測試第一晶片110a、第二晶片110b及/或第三晶片110c。

在另一實施例中，如第6圖所示，測試器180包括接觸端子190a、190b、190c，且晶圓100之測試方法更包括將多個接觸端子190a、接觸端子190b以及接觸端子190c分別同時電性連接多個第一外部導電墊130a、多個第二外部導電墊130b以及多個第三外部導電墊130c，以測試第一晶片110a、第二晶片110b、第三晶片110c及/或第四晶片110d。

傳統之晶圓測量方法必需各別對每一個晶片下一次探針(亦即將接觸端子電性連接每一個晶片所對應之導電墊)以測量其性能，或者是需要數倍的探針數來同時測試多個晶片。例如，若晶圓有四個晶片要測試，則必需下四次探針，或者是需要四倍的探針數來同時測試四個晶片。反之，由於本發明之晶圓100之測試方法係以電性連接位於晶片之間的外部導電墊之方式測量，故可同時測量一外部導電墊兩旁之晶片，因此，可大幅降低所需的探針數，於同一次下探針的步驟中測量多個晶片。例如，於第6圖所示之實施例中，由於接觸端子190a、接觸端子190b以及接觸端子190c分別同時電性連接多個第一外部導電墊130a、多個第二外部導電墊130b以及多個第三外部導電墊130c，故可於同一次下探針的步驟中測量第一晶片110a、第二晶片110b、第三晶片110c及/或第四晶片110d之性能，相較於傳統之測量方法，可大幅降低成本以及減少製程所 需的時間。

應注意的是，雖然上述實施例僅以四個晶片作為範例說明本發明之晶圓測量方法，然而本技術領域中具有通常知識者可知本發明之測量方法可應用於測量具有更多晶片之晶圓，而不限於本發明所舉之實施例。

綜上所述，由於本發明之晶圓包括此外部導電墊，故在測試步驟中測試器之接觸端子可直接接觸此外部導電墊，而不接觸晶片導電墊。因此，在測試步驟結束後，本發明之晶圓的晶片導電墊仍可保持完整且不具有缺陷，故可進一步提升後續製程的良率。此外，由於本發明之晶圓之測試方法係以電性連接位於晶片之間的外部導電墊之方式測量，故可增加於同一次下探針的步驟中測量的晶片數，大幅降低成本以及減少製程所需的時間。

3-3‧‧‧線段

100‧‧‧晶圓

110a‧‧‧第一晶片

110b‧‧‧第二晶片

110c‧‧‧第三晶片

110d‧‧‧第四晶片

120a‧‧‧第一晶片導電墊

120a₂‧‧‧第一晶片導電墊

120b‧‧‧第二晶片導電墊

120b₂‧‧‧第二晶片導電墊

120c‧‧‧第三晶片導電墊

120c₂‧‧‧第三晶片導電墊

120d‧‧‧第四晶片導電墊

120d₂‧‧‧第四晶片導電墊

130a‧‧‧第一外部導電墊

130b‧‧‧第二外部導電墊

130c‧‧‧第三外部導電墊

140a‧‧‧導線

140b‧‧‧導線

140c‧‧‧導線

150‧‧‧開關電路

SC1‧‧‧切割道

SC2‧‧‧切割道

SC3‧‧‧切割道

Claims (13)

1. 一種晶圓，包括：一第一晶片；一第二晶片，與該第一晶片併排設置，其中該第一晶片與該第二晶片之相對側各具有相對應之多個第一晶片導電墊與多個第二晶片導電墊；及多個第一外部導電墊，設於該第一晶片與該第二晶片之間，且每一個該第一外部導電墊與相對應之該第一晶片導電墊及該第二晶片導電墊電性連接。
2. 如申請專利範圍第1項所述之晶圓，其中該第一晶片與該第二晶片相同，且該第一晶片係相對於該第二晶片反向設置。
3. 如申請專利範圍第1項所述之晶圓，更包括：一第三晶片，與該第一晶片併排設置，且該第二晶片與該第三晶片分別位於該第一晶片之相反側，其中該第一晶片與該第三晶片之相對側各具有相對應之多個第一晶片導電墊與多個第三晶片導電墊；及多個第二外部導電墊，設於該第一晶片與該第三晶片之間，且每一個該第二外部導電墊與相對應之該第一晶片導電墊及該第三晶片導電墊電性連接。
4. 如申請專利範圍第3項所述之晶圓，其中該第三晶片與該第一晶片及該第二晶片相同，該第三晶片係相對於該第一晶片反向設置，且該第三晶片係相對於該第二晶片同向設置。
5. 如申請專利範圍第1項所述之晶圓，其中該多個第一外部導電墊係位於該第一晶片與該第二晶片之間的一切割道上。
6. 如申請專利範圍第1項所述之晶圓，更包括： 多條導線，設於該第一晶片與該第二晶片之間，且電性連接相對應的該第一晶片導電墊、該第二晶片導電墊及該第一外部導電墊。
7. 如申請專利範圍第6項所述之晶圓，其中：該多條導線與該第一晶片之一頂金屬層在同一層級。
8. 如申請專利範圍第6項所述之晶圓，更包括：一開關電路，電性連接該多條導線，以控制該多個第一外部導電墊與該多個第一晶片導電墊之間或該多個第一外部導電墊與該多個第二晶片導電墊之間為電性連接或電性絕緣。
9. 一種晶圓之測試方法，包括：提供一晶圓，包括：一第一晶片；一第二晶片，與該第一晶片併排設置，其中該第一晶片與該第二晶片之相對側各具有相對應之多個第一晶片導電墊與多個第二晶片導電墊；及多個第一外部導電墊，設於該第一晶片與該第二晶片之間，且每一個該第一外部導電墊與相對應之該第一晶片導電墊及該第二晶片導電墊電性連接；提供一測試器，具有多個接觸端子；以及將該多個接觸端子電性連接該多個第一外部導電墊，以測試該第一晶片及/或該第二晶片。
10. 如申請專利範圍第9項所述之晶圓之測試方法，其中該晶圓更包括：一第三晶片，與該第一晶片併排設置，且該第二晶片與該第三晶片分別位於該第一晶片之相反側，其中該第一晶片與該 第三晶片之相對側各具有相對應之多個第一晶片導電墊與多個第三晶片導電墊；及多個第二外部導電墊，設於該第一晶片與該第三晶片之間，且每一個該第二外部導電墊與相對應之該第一晶片導電墊及該第三晶片導電墊電性連接；且該晶圓之測試方法更包括：將該多個接觸端子同時電性連接該多個第一外部導電墊及該多個第二外部導電墊，以測試該第一晶片、該第二晶片及/或該第三晶片。
11. 如申請專利範圍第9項所述之晶圓之測試方法，其中該第一晶片與該第二晶片相同，且該第一晶片係相對於該第二晶片反向設置。
12. 如申請專利範圍第10項所述之晶圓之測試方法，其中該第三晶片與該第一晶片及該第二晶片相同，該第三晶片係相對於該第一晶片反向設置，且該第三晶片係相對於該第二晶片同向設置。
13. 如申請專利範圍第9項所述之晶圓之測試方法，該晶圓更包括：多條導線，設於該第一晶片與該第二晶片之間，且電性連接相對應的該第一晶片導電墊、該第二晶片導電墊及該第一外部導電墊。