CN105321910A - 晶片及其测试方法 - Google Patents

Abstract

本发明提供一种晶片及其测试方法，该晶片包括：第一芯片；第二芯片，与第一芯片并排设置，其中第一芯片与第二芯片的相对侧各具有相对应的多个第一芯片导电垫与多个第二芯片导电垫；及多个第一外部导电垫，设于第一芯片与第二芯片之间，且每一个第一外部导电垫与相对应的第一芯片导电垫及第二芯片导电垫电连接。本发明的晶片包括外部导电垫，可使测试器的接触端子不接触芯片的导电垫，从而使芯片的导电垫在测试结束后仍保持完整且不具有缺陷，进而提升后续制造工艺的良率。

Description

晶片及其测试方法

技术领域

本发明是有关于晶片及其测试方法，且特别是有关于一种具有导电垫的晶片及其测试方法。

背景技术

近年来由于对多重芯片(chip)封装的需求日渐增加，因此业界对于已知良好晶粒的需求亦日渐提高。

为了可在晶片(wafer)层级下即测得哪些芯片(chip)是良好的芯片，必需在晶片层级中的多个阶段中对每一个芯片作性能测试。例如，必需在高温及低温下对每一个芯片作测试，以得知各个芯片是否皆可良好运作。

然而，此测试步骤会在芯片的导电垫上留下缺陷，降低后续制造工艺步骤的良率。且此测试步骤越多，在导电垫上留下的缺陷越严重。此外，传统的晶片测量方法必需各别对每一个芯片下一次探针(亦即接触端子)以测量其性能，故此测量步骤耗时甚巨。

因此，业界亟须一种可使测试步骤不影响后续制造工艺步骤良率的晶片及其测试方法，且此测试方法可缩短传统测量步骤所需的时间。

发明内容

本发明的目的在于提供一种晶片及其测试方法，以解决晶片测试步骤会影响其后续制造工艺步骤良率的问题。

本发明提供一种晶片，包括：第一芯片；第二芯片，与第一芯片并排设置，其中第一芯片与第二芯片的相对侧各具有相对应的多个第一芯片导电垫与多个第二芯片导电垫；及多个第一外部导电垫，设于第一芯片与第二芯片之间，且每一个第一外部导电垫与相对应的第一芯片导电垫及第二芯片导电垫电连接。

本发明还提供一种晶片的测试方法，包括：提供晶片，包括：第一芯片；第二芯片，与第一芯片并排设置，其中第一芯片与第二芯片的相对侧各具有相对应的多个第一芯片导电垫与多个第二芯片导电垫；及多个第一外部导电垫，设于第一芯片与第二芯片之间，且每一个第一外部导电垫与相对应的第一芯片导电垫及第二芯片导电垫电连接；提供测试器，具有多个接触端子；以及将多个接触端子电连接多个第一外部导电垫，以测试第一芯片及/或第二芯片。

本发明的晶片包括外部导电垫，故在测试步骤中测试器的接触端子可直接接触外部导电垫，而不接触芯片导电垫，从而可使晶片的芯片导电垫在测试步骤后仍可保持完整且不具有缺陷，进而提升后续制造工艺的良率。

为让本发明的特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。

附图说明

图1-2是本发明实施例的晶片的上视图；

图3是本发明实施例的晶片的剖面图；及

图4-6是本发明实施例的晶片在其测试步骤中的剖面图。

符号说明：

3-3线段；

100晶片；

110芯片；

110_a第一芯片；

110b第二芯片；

110_c第三芯片；

110d第四芯片；

120_a第一芯片导电垫；

120a₂第一芯片导电垫；

120b第二芯片导电垫；

120b₂第二芯片导电垫；

120_c第三芯片导电垫；

120c₂第三芯片导电垫；

120d第四芯片导电垫；

120d₂第四芯片导电垫；

130a第一外部导电垫；

130b第二外部导电垫；

130c第三外部导电垫；

140a导线；

140b导线；

140c导线；

150开关电路；

160内连线结构；

170导孔；

180测试器；

190a接触端子；

190b接触端子；

190c接触端子；

SC切割道；

SC1切割道；

SC2切割道；

SC3切割道；

S基板；

M_top顶金属层；

M_n金属层；

M_n-1底金属层；

D_top介电层；

D_n介电层；

D_n-1介电层。

具体实施方式

此外，实施例中可能使用相对性的用语，例如“较低”或“底部”及“较高”或“顶部”，以描述图示的一个元件对于另一元件的相对关系。能理解的是，如果将图示的装置翻转使其上下颠倒，则所叙述在“较低”侧的元件将会成为在“较高”侧的元件。

本发明实施例利用外部导电垫取代芯片导电垫，以使晶片的芯片导电垫在测试步骤中不会因直接接触测试器而造成缺陷。

参见图1，此图是本发明实施例的晶片的上视图。晶片(wafer)100包括形成于其上的多个芯片(chip)110。在一实施例中，晶片100可由多个预定切割道SC划分此多个芯片110。晶片100为半导体晶片，例如硅晶片。此外，上述半导体晶片亦可为元素半导体，包括锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，包括硅锗合金、磷砷镓合金、砷铝铟合金、砷铝镓合金、砷铟镓合金、磷铟镓合金及/或磷砷铟镓合金或上述材料的组合。此外，晶片100也可以是绝缘层上覆半导体。

芯片110可为各种存储器，例如虚拟静态随机存取存储器(PseudoSRAM)、低功耗单存取同步动态随机存取存储器、低功耗双存取同步动态随机存取存储器、同步动态随机存取存储器、双倍数据传输速率同步动态随机存取存储器、并列式快闪存储器、串列式快闪存储器。此外，芯片110亦可为光电元件、微机电系统、微流体系统、物理感测器、发光二极管、太阳能电池、射频元件、加速计、陀螺仪、微制动器、表面声波元件、压力感测器、喷墨头、功率金属氧化物半导体场效应晶体管模组、或其它任何类似的元件。

接着，参见图2，该图为图1晶片100的A部分的放大图。如图2所示，晶片100包括第一芯片110a以及第二芯片110b。此第二芯片110b与第一芯片110a并排设置(juxtapose)，且第一芯片110a与第二芯片110b的相对侧各具有相对应的多个第一芯片导电垫120a与多个第二芯片导电垫120b。此外，晶片100包括多个第一外部导电垫130a，设于第一芯片110a与第二芯片110b之间。每一个第一外部导电垫130a与相对应的第一芯片导电垫120a及第二芯片导电垫120b电连接，例如可通过设于第一芯片110a与第二芯片110b之间的多条导线140a电连接相对应的第一芯片导电垫120a、第二芯片导电垫120b及第一外部导电垫130a。此第一芯片导电垫120a、第二芯片导电垫120b及第一外部导电垫130a的材料可分别为单层或多层的金、铬、镍、铂、钛、铝、铱、铑、铜、上述的组合或其它导电性佳的金属材料。

在对传统的晶片进行测试时，测试器的接触端子(例如探针)会直接接触芯片导电垫，故会在芯片导电垫上留下缺陷，并使后续制造工艺的良率降低。例如，在后续制造工艺中若要将接线接合至此芯片导电垫，导电垫上于测试步骤所留下缺陷可能会造成接线接合失败。相较之下，由于本发明的晶片100包括此第一外部导电垫130a，故在测试步骤中测试器的接触端子可直接接触此第一外部导电垫130a，而不接触第一芯片导电垫120a及第二芯片导电垫120b。因此，在测试步骤结束后，第一芯片导电垫120a及第二芯片导电垫120b仍可保持完整且不具有缺陷，故可进一步提升后续制造工艺的良率。例如，可提升后续将接线接合至此第一芯片导电垫120a及第二芯片导电垫120b的良率。

此外，本发明的晶片于测试时，可同时测量一外部导电垫两旁的芯片，因此，可大幅降低成本以及减少制造工艺所需的时间。此部份将于本发明的晶片测试方法中详细说明。

继续参见图2，在一实施例中，第一芯片110a与第二芯片110b相同，且第一芯片110a相对于第二芯片110b反向设置。如图2所示，由于第一芯片110a相对于第二芯片110b反向设置，故第一芯片110a的L型标号(箭号较靠近下方的第一芯片导电垫120a，且其箭头方向为向右)与第二芯片110b的L型标号(箭号较靠近上方的第二芯片导电垫120b，且其箭头方向为向左)反向设置。换句话说，第一芯片110a中位于上排左侧第二个的第一芯片导电垫120a2与第二芯片110b中位于下排右侧第二个的第二芯片导电垫120b2为相同的导电垫。

继续参见图2，在一实施例中，第一外部导电垫130a位于第一芯片110a与第二芯片110b之间的切割道SC1上。此切割道SC1的宽度可为第一外部导电垫130a的宽度的约1.5-10倍，例如为约2-5倍。需注意的是，若此切割道SC1的宽度过宽，例如宽于第一外部导电垫130a的宽度的约10倍，则切割道SC1会占据过多晶片100的面积，降低芯片的产出量。然而若此切割道SC1的宽度过窄，例如窄于第一外部导电垫130a的宽度的约1.5倍，则会使切割时所产生的裂痕或缺陷容易进入第一芯片110a与第二芯片110b中，造成良率降低。

参见图3，该图是本发明实施例的晶片延着图2的线段3-3所绘的剖面图。如图3所示，晶片100具有基板S以及形成于其上的内连线结构160。基板S可为半导体基板，例如硅基板。内连线结构160包括金属层M_top、M_n、M_n-1、介电层D_top、D_n及D_n-1以及形成于介电层(例如介电层D_top)中的导孔170、170、170。金属层M_top、M_n、M_n-1之间彼此上下电连接。金属层M_top、M_n、M_n-1的材料可为铝、铝硅铜合金、铜、钛、氮化钛、钨、多晶硅、金属硅化物或上述的组合，而介电层D_top、D_n及D_n-1的材料可为一或多层的氧化硅、氮化硅、氮氧化硅、硼磷硅玻璃、磷硅玻璃、旋涂式玻璃、低介电常数介电材料或其它任何适合的介电材料或上述的组合。金属层M_top为顶金属层M_top，亦即其为内连线结构160中最靠近第一芯片导电垫120a、第二芯片导电垫120b及第一外部导电垫130a的金属层。而金属层M_n为位于顶金属层M_top下的第一层金属层，金属层M_n-1为位于顶金属层M_top下的第二层金属层。

在一实施例中，如图3所示，导线140a与第一芯片110a的顶金属层M_top在同层级，亦即导线140a为顶金属层M_top的一部分且可与顶金属层M_top在同一道光刻与蚀刻制造工艺定义而成。导线140a电连接相对应的第一芯片导电垫120a、第二芯片导电垫120b及第一外部导电垫130a。例如，导线140a可通过导孔170电连接相对应的第一芯片导电垫120a、第二芯片导电垫120b及第一外部导电垫130a。导孔170的材料可包括铜、铝、钨、掺杂多晶硅、其它任何适合的导电材料或上述的组合。

虽然图3仅绘示内连线结构160的其中三层金属层M_top-M_n-1，然而本技术领域中的技术人员可知此内连线结构160亦可包括更多或更少层的金属层，例如可仅包括两层金属层，或者可包括五层金属层。此外，导线140a可设置于任意金属层中，例如设置于金属层M_n、金属层M_n-1或内连线结构160的底金属层中。或者，导线140a亦可与第一芯片导电垫120a、第二芯片导电垫120b及第一外部导电垫130a在同层级。

参见图2，晶片100还可包括开关电路150。此开关电路150电连接多条导线140a，以控制第一外部导电垫130a与第一芯片导电垫120a之间为电连接或电性绝缘，以及控制第一外部导电垫130a与第二芯片导电垫120b之间为电连接或电性绝缘。

参见图2，晶片100还可包括第三芯片110c。此第三芯片110c与第一芯片110a并排设置，且第二芯片110b与第三芯片110c分别位于第一芯片110a的相反侧。第一芯片110a与第三芯片110c的相对侧各具有相对应的多个第一芯片导电垫120a与多个第三芯片导电垫120c。此外，晶片100还可包括多个第二外部导电垫130b，设于第一芯片110a与第三芯片110c之间。每一个第二外部导电垫130b与相对应的第一芯片导电垫120a及第三芯片导电垫120c电连接。此第三芯片导电垫120c与第二外部导电垫130b的材料可分别为单层或多层的金、铬、镍、铂、钛、铝、铱、铑、铜、上述的组合或其它导电性佳的金属材料。

由于本发明的晶片100还可包括此第二外部导电垫130b，故在测试步骤中测试器的接触端子可直接接触此第二外部导电垫130b，而不接触第三芯片导电垫120c。因此，在测试步骤结束后，第三芯片导电垫120c仍可保持完整且不具有缺陷，故可进一步提升后续制造工艺的良率。

在一实施例中，如图2所示，第三芯片110c与第一芯片110a及第二芯片110b相同。第三芯片110c相对于第一芯片110a反向设置，且第三芯片110c相对于第二芯片110b同向设置。由于第三芯片110c相对于第一芯片110a反向设置，而相对于第二芯片110b同向设置，故第三芯片110c的L型标号(箭号较靠近上方的第三芯片导电垫120c，且其箭头方向为向左)与第一芯片110a的L型标号(箭号较靠近下方的第一芯片导电垫120a，且其箭头方向为向右)反向设置，而与第二芯片110b的L型标号(箭号较靠近上方的第二芯片导电垫120b，且其箭头方向为向左)同向设置。换句话说，第三芯片110c中位于下排右侧第二个的第三芯片导电垫120c₂与第一芯片110a中位于上排左侧第二个的第一芯片导电垫120a₂及第二芯片110b中位于下排右侧第二个的第二芯片导电垫120b₂为相同的导电垫。

继续参见图2，在一实施例中，第二外部导电垫130b位于第一芯片110a与第三芯片110c之间的切割道SC2上。此外，多条导线140b设于第一芯片110a与第三芯片110c之间，且电连接相对应的第一芯片导电垫120a、第三芯片导电垫120c及第二外部导电垫130b。

再者，参见图2，晶片100还可包括第四芯片110d。此第四芯片110d与第三芯片110c并排设置，且第四芯片110d与第一芯片110a分别位于第三芯片110c的相反侧。第四芯片110d与第三芯片110c的相对侧各具有相对应的多个第四芯片导电垫120d与多个第三芯片导电垫120c。此外，晶片100还可包括多个第三外部导电垫130c，设于第三芯片110c与第四芯片110d之间。每一个第三外部导电垫130c与相对应的第三芯片导电垫120c及第四芯片导电垫120d电连接。此第四芯片导电垫120d与第三外部导电垫130c的材料可分别为单层或多层的金、铬、镍、铂、钛、铝、铱、铑、铜、上述的组合或其它导电性佳的金属材料。

由于本发明的晶片100还可包括此第三外部导电垫130c，故在测试步骤中测试器的接触端子可直接接触此第三外部导电垫130c，而不接触第四芯片导电垫120d。因此，在测试步骤结束后，第四芯片导电垫120d仍可保持完整且不具有缺陷，故可进一步提升后续制造工艺的良率。

在一实施例中，如图2所示，第四芯片110d与第一芯片110a、第二芯片110b及第三芯片110c相同。第四芯片110d相对于第三芯片110c、第二芯片110b反向设置，且第四芯片110d系相对于第一芯片110a同向设置。

在一些实施例中，此第一芯片导电垫120a、第二芯片导电垫120b、第三芯片导电垫120c、第四芯片导电垫120d、第一外部导电垫130a、第二外部导电垫130b以及第三外部导电垫130c可通过沉积制造工艺以及光刻与蚀刻等制造工艺形成。此沉积制造工艺可为溅射法、电镀法、电阻加热蒸镀法、电子束蒸镀法、化学气相沉积、或其它任何适合的沉积方式。此蚀刻制造工艺包括干法刻蚀、湿法刻蚀或上述的组合。

应注意的是，虽然上述实施例仅以四个芯片作为范例说明，然而本技术领域中的技术人员可知本发明的结构可应用于具有更多芯片的结构，而不限于本发明所举的实施例。

由以下测试方法的说明可进一步看出本发明的优点。图4-6是本发明实施例的晶片在其测试步骤中延着图2的线段3-3所绘的剖面图。在一实施例中，如图4所示，先提供上述的晶片100。接着，提供测试器180。此测试器180具有多个接触端子190a。应注意的是，由于图4为剖面图，故虽然测试器180具有多个接触端子190a，但图4仅绘示出一个接触端子190a。

接着，将多个接触端子190a电连接多个第一外部导电垫130a，以测试第一芯片110a及/或第二芯片110b。例如，可通过开关电路150控制每一个外部导电垫与其两侧的芯片导电垫为电连接或电性绝缘。在一实施例中，如图2及图4所示，开关电路150可控制第一外部导电垫130a与第一芯片导电垫120a、第二芯片导电垫120b之间皆为电连接，使测试器180可同时测试第一芯片110a及第二芯片110b。在其它实施例中，开关电路150可控制第一外部导电垫130a与第一芯片导电垫120a之间、以及第一外部导电垫130a与第二芯片导电垫120b之间其中一者为电连接，另一者为电性绝缘，以使测试器180可单独测试第一芯片110a或第二芯片110b。

此接触端子190a可包括弹簧探针(pogopin)、探针(probepin)、导电垫或其它任何适合的接触端子。

在另一实施例中，如图5所示，测试器180包括接触端子190a、190b，且晶片100的测试方法还包括将多个接触端子190a、190b分别同时电连接多个第一外部导电垫130a及多个第二外部导电垫130b，以测试第一芯片110a、第二芯片110b及/或第三芯片110c。

在另一实施例中，如图6所示，测试器180包括接触端子190a、190b、190c，且晶片100的测试方法还包括将多个接触端子190a、接触端子190b以及接触端子190c分别同时电连接多个第一外部导电垫130a、多个第二外部导电垫130b以及多个第三外部导电垫130c，以测试第一芯片110a、第二芯片110b、第三芯片110c及/或第四芯片110d。

传统的晶片测量方法必需分别对每一个芯片下一次探针(亦即将接触端子电连接每一个芯片所对应的导电垫)以测量其性能，或者是需要数倍的探针数来同时测试多个芯片。例如，若晶片有四个芯片要测试，则必需下四次探针，或者是需要四倍的探针数来同时测试四个芯片。反之，由于本发明的晶片100的测试方法以电连接位于芯片之间的外部导电垫的方式测量，故可同时测量一外部导电垫两旁的芯片，因此，可大幅降低所需的探针数，于同一次下探针的步骤中测量多个芯片。例如，于图6所示的实施例中，由于接触端子190a、接触端子190b以及接触端子190c分别同时电连接多个第一外部导电垫130a、多个第二外部导电垫130b以及多个第三外部导电垫130c，故可于同一次下探针的步骤中测量第一芯片110a、第二芯片110b、第三芯片110c及/或第四芯片110d的性能，相较于传统的测量方法，可大幅降低成本以及减少制造工艺所需的时间。

应注意的是，虽然上述实施例仅以四个芯片作为范例说明本发明的晶片测量方法，然而本技术领域中的技术人员可知本发明的测量方法可应用于测量具有更多芯片的晶片，而不限于本发明所举的实施例。

综上所述，由于本发明的晶片包括此外部导电垫，故在测试步骤中测试器的接触端子可直接接触此外部导电垫，而不接触芯片导电垫。因此，在测试步骤结束后，本发明的晶片的芯片导电垫仍可保持完整且不具有缺陷，故可进一步提升后续制造工艺的良率。此外，由于本发明的晶片的测试方法以电连接位于芯片之间的外部导电垫的方式测量，故可增加于同一次下探针的步骤中测量的芯片数，大幅降低成本以及减少制造工艺所需的时间。

Claims (13)

1.一种晶片，其特征在于，该晶片包括：

一第一芯片；

一第二芯片，与该第一芯片并排设置，其中该第一芯片与该第二芯片的相对侧各具有相对应的多个第一芯片导电垫与多个第二芯片导电垫；及

多个第一外部导电垫，设于该第一芯片与该第二芯片之间，且每一个该第一外部导电垫与相对应的该第一芯片导电垫及该第二芯片导电垫电连接。

2.如权利要求1所述的晶片，其特征在于，该第一芯片与该第二芯片相同，且该第一芯片相对于该第二芯片反向设置。

3.如权利要求1所述的晶片，其特征在于，还包括：

一第三芯片，与该第一芯片并排设置，且该第二芯片与该第三芯片分别位于该第一芯片的相反侧，其中该第一芯片与该第三芯片的相对侧各具有相对应的多个第一芯片导电垫与多个第三芯片导电垫；及

多个第二外部导电垫，设于该第一芯片与该第三芯片之间，且每一个该第二外部导电垫与相对应的该第一芯片导电垫及该第三芯片导电垫电连接。

4.如权利要求3所述的晶片，其特征在于，该第三芯片与该第一芯片及该第二芯片相同，该第三芯片相对于该第一芯片反向设置，且该第三芯片相对于该第二芯片同向设置。

5.如权利要求1所述的晶片，其特征在于，该多个第一外部导电垫位于该第一芯片与该第二芯片之间的一切割道上。

6.如权利要求1所述的晶片，其特征在于，还包括：

多条导线，设于该第一芯片与该第二芯片之间，且电连接相对应的该第一芯片导电垫、该第二芯片导电垫及该第一外部导电垫。

7.如权利要求6所述的晶片，其特征在于，

该多条导线与该第一芯片的一顶金属层在同一层级。

8.如权利要求6所述的晶片，其特征在于，还包括：

一开关电路，电连接该多条导线，以控制该多个第一外部导电垫与该多个第一芯片导电垫之间或该多个第一外部导电垫与该多个第二芯片导电垫之间为电连接或电性绝缘。

9.一种晶片的测试方法，其特征在于，该方法包括：

提供一晶片，包括：

一第一芯片；

一第二芯片，与该第一芯片并排设置，其中该第一芯片与该第二芯片的相对侧各具有相对应的多个第一芯片导电垫与多个第二芯片导电垫；及

多个第一外部导电垫，设于该第一芯片与该第二芯片之间，且每一个该第一外部导电垫与相对应的该第一芯片导电垫及该第二芯片导电垫电连接；

提供一测试器，具有多个接触端子；以及

将该多个接触端子电连接该多个第一外部导电垫，以测试该第一芯片及/或该第二芯片。

10.如权利要求9所述的晶片的测试方法，其特征在于，该晶片还包括：

一第三芯片，与该第一芯片并排设置，且该第二芯片与该第三芯片分别位于该第一芯片的相反侧，其中该第一芯片与该第三芯片的相对侧各具有相对应的多个第一芯片导电垫与多个第三芯片导电垫；及

多个第二外部导电垫，设于该第一芯片与该第三芯片之间，且每一个该第二外部导电垫与相对应的该第一芯片导电垫及该第三芯片导电垫电连接；

且该晶片的测试方法还包括：

将该多个接触端子同时电连接该多个第一外部导电垫及该多个第二外部导电垫，以测试该第一芯片、该第二芯片及/或该第三芯片。

11.如权利要求9所述的晶片的测试方法，其特征在于，该第一芯片与该第二芯片相同，且该第一芯片相对于该第二芯片反向设置。

12.如权利要求10所述的晶片的测试方法，其特征在于，该第三芯片与该第一芯片及该第二芯片相同，该第三芯片相对于该第一芯片反向设置，且该第三芯片相对于该第二芯片同向设置。

13.如权利要求9所述的晶片的测试方法，其特征在于，该晶片还包括：

多条导线，设于该第一芯片与该第二芯片之间，且电连接相对应的该第一芯片导电垫、该第二芯片导电垫及该第一外部导电垫。