CN101030579A - 半导体晶片、半导体芯片、半导体器件及晶片测试方法 - Google Patents

Abstract

本发明的半导体晶片包括连接了半导体芯片的内部电路和测试焊盘的开关电路。此外，在划线区域或所述半导体芯片内，包括开关控制用焊盘，它被上拉或下拉到所述半导体晶片的衬底电位的同电位，被提供用于使所述开关电路导通的与所述衬底电位不同的电位的信号。而且，在所述测试焊盘上，连接有插入在所述测试焊盘间且相互相邻的所述半导体芯片的各个所述开关电路。

Description

半导体晶片、半导体芯片、半导体器件及晶片测试方法

技术领域

本发明涉及半导体晶片、从该半导体晶片中截取出的半导体芯片、包括该半导体芯片的半导体器件及晶片测试方法。

背景技术

一般地，半导体集成电路(以下，简称为芯片)在半导体晶片上以规定的节距纵横地整列排列而形成，在晶片测试后，被切割并制造为各个芯片。

上述晶片测试是检查所述各芯片各自是否正常地动作的工艺，在用于进行上述各芯片内所设置的晶片测试的测试焊盘(test pad)上，通过使其接触探针并输入输出电信号而进行电特性的检查。由此，在上述各芯片内，选择合格品和不合格品，仅合格品被切割取出，被安装在框架(frames)或衬底上，进行引线键合等处理并被封装密封(以下，将从上述芯片的取出起至上述封装密封为止的工艺作为组装工艺)。

可是，近年来，随着微细化技术的进步，电路规模增大。伴随这种发展，测试焊盘数增加，其结果，导致芯片面积增大造成的过大的成本上升。因此，进一步提高封装密度的半导体晶片和它的晶片测试方法变得很重要。

这里，对于满足上述要求的半导体晶片和它的晶片测试方法的以往例子，用图14说明。

图14简略表示公知文献1(‘日本公开专利公报：特开平7-50326号公报(1995年2月21日公开)’)中记载的芯片(IC芯片)140的结构。再有，图中的划线区域S是在被形成了芯片140的半导体晶片150上所设置的、用于进行切割的切割余量，切割宽度Sd是被切割除去的部分。而引线键合(wirebonding)用焊盘(以下，简称为键合用焊盘Bp)是在上述组装工艺中使用的焊盘。而且，内部电路是在芯片140内所形成的电路。

如图所示，在芯片140，在划线区域S中形成有测试焊盘90(键合用焊盘Bp在芯片内)。通过这种结构，除了晶片测试时以外，能够在切割时除去不需要的测试焊盘90，能够仅形成必要的焊盘(键合用焊盘Bp)。因此，能够高效率地形成焊盘，可以使芯片面积缩小。

但是，在上述结构，因在切割(dicing)时将测试焊盘90的布线金属上进行截断而产生布线金属的渣滓，产生由此引起的芯片140的内部电路和衬底电位(GND)间的短路，有合格率下降的问题。这样的问题在上述结构(将测试焊盘设置在划线区域上的结构)(公知文献2(‘日本公开专利公报：特开2004-342725号公报(2004年12月2日公开)’等)中并未被避免。

此外，在上述结构，虽然没有使芯片面积增大，但却使划线区域S增加，也产生使形成半导体晶片150的芯片140的面积减少的问题。

发明内容

本发明鉴于上述问题而完成，其目的是，在将测试焊盘设置在划线(scribing)区域中的情况下，提供不发生因测试焊盘的布线金属的渣滓引起的芯片内部电路的短路，同时能够削减测试焊盘数的半导体晶片、从该半导体晶片中切出的半导体芯片、包括该半导体芯片的半导体器件以及上述半导体晶片的晶片测试方法。

为了实现上述目的，本发明的半导体晶片，其上纵横地整列排列而形成多个半导体芯片，在作为用于进行切割的区域的划线区域中设有晶片测试用的测试焊盘，该半导体晶片包括：开关电路，连接所述半导体芯片内所形成的内部电路和所述测试焊盘；以及开关控制用焊盘，在所述划线区域或所述半导体芯片内，被上拉或下拉到所述半导体晶片的衬底电位的同电位，被提供用于将所述开关电路导通的与所述衬底电位不同的电位的信号，在所述测试焊盘上，连接了插入在所述测试焊盘间且相互相邻的半导体芯片的各个开关电路。

在本发明的半导体晶片，晶片测试用的测试焊盘被设置在划线区域中。由此，可缩小半导体芯片的芯片面积，可降低制造成本。

此外，根据上述结构，在所述半导体晶片中，设置有所述开关电路和所述开关控制用焊盘。所述开关控制用焊盘被设置在所述划线区域或所述半导体芯片内。在所述开关控制用焊盘被设置在所述划线区域中的情况下，与所述测试焊盘同样，能够降低制造成本而不增大半导体芯片的芯片面积。

此外，所述开关控制用焊盘被上拉或下拉到所述半导体晶片的衬底电位的同电位，所述开关电路在与所述衬底电位不同的电位被提供给所述开关控制用焊盘时导通。因此，在切割时，即使所述测试焊盘和所述开关控制用焊盘与衬底电位短路，但由于所述开关控制用焊盘的电位不变化，所以所述开关电路不导通。因此，即使是将所述测试焊盘设置在所述划线区域中的结构，也不发生所述半导体芯片内的内部电路和衬底电位的短路。

此外，在所述开关控制用焊盘被设置在所述半导体芯片的情况下，由于在切割时不需要切出所述开关控制用焊盘，所以没有所述开关控制用焊盘与衬底电位短路的可能性，即使是将所述测试焊盘设置在所述划线区域中的结构，也完全不产生所述半导体芯片内的内部电路和衬底电位间的短路。

此外，在所述测试焊盘上，连接有相邻的半导体芯片的各个开关电路。即，由相邻的半导体芯片共有测试焊盘。由此，具有能够削减测试焊盘数的效果。换句话说，能够增加由一个测试焊盘可测量的内部电路数，能够高效率地利用测试焊盘。

根据以上，具有以下效果：在将测试焊盘设置在划线区域中的情况下，不发生因测试焊盘的布线金属的渣滓引起的芯片的内部电路的短路，同时能够实现可削减测试焊盘数的半导体晶片。

本发明的半导体晶片的晶片测试方法用于所述的半导体晶片的晶片测试，使所述开关控制用焊盘接触探针，从而在所述半导体芯片中，仅使检查对象的半导体芯片的开关电路导通，而且使所述测试焊盘接触探针，测量所述检查对象的半导体芯片的电特性。

根据上述晶片测试方法，在相邻的半导体芯片中，能够仅将检查对象的半导体芯片导通。即，在检查对象的半导体芯片的检查时，在其他半导体芯片为截止状态下，对上述检查不产生影响。因此，根据上述晶片测试方法，即使是将测试焊盘由相邻的半导体芯片共有而削减了测试焊盘数的半导体晶片，也能够可靠地进行规定的晶片测试，具有不降低半导体芯片的可靠性的效果。

本发明的半导体芯片是从上述半导体晶片截断的半导体芯片。而本发明的半导体器件是使用了上述半导体芯片的半导体器件。

如上述那样，从上述半导体晶片截断的半导体芯片在切割后不发生与上述半导体晶片的衬底电位间的短路，而且由于可靠地进行晶片测试，所以是在其动作等中具有高可靠性的半导体芯片。因此，上述本发明的半导体芯片及使用该半导体芯片的半导体器件产生具有高可靠性的半导体芯片和半导体器件的效果。

本发明的其他目的、特征和优点，通过以下所示的记载而将十分明确。此外，本发明的好处在参照附图的以下说明中会变得清楚。

附图说明

图1是表示一实施方式的半导体晶片(P型衬底)的整体的图。

图2放大表示上述半导体晶片的任意部分，是简略表示在上述半导体晶片中所形成的芯片的内部结构的图。

图3是表示上述芯片内所设置的开关电路的结构例子的电路图。

图4是表示上述芯片的晶片测试状况的图。

图5放大表示一实施方式的半导体晶片(N型衬底)的任意部分，是简略表示该半导体晶片中所形成的芯片的内部结构的图。

图6是表示在图5所示的半导体晶片中所形成的芯片的晶片测试状况的图。

图7放大表示另一实施方式的半导体晶片(P型衬底)的任意部分，是简略表示该半导体晶片中所形成的芯片的内部结构的图。

图8是表示图7所示的半导体晶片的另一结构例子的图。

图9放大表示以往的半导体晶片的任意部分，是简略表示该半导体晶片中所形成的芯片的内部结构的图。

图10放大表示另一实施方式的半导体晶片(P型衬底)的任意部分，是简略表示该半导体晶片中所形成的芯片的内部结构的图。

图11是表示在图10所示的半导体晶片中形成的芯片内所设置的选择电路的结构例子的电路图。

图12放大表示另一实施方式的半导体晶片(P型衬底)的任意部分，是简略表示该半导体晶片中所形成的芯片的内部结构的图。

图13放大表示以往的半导体晶片的任意部分，是简略表示该半导体晶片中所形成的芯片的内部结构的图。

图14放大表示以往的半导体晶片的任意部分，是简略表示该半导体晶片中所形成的芯片的内部结构的图。

具体实施方式

[实施方式1]

对于本发明的一实施方式，用图1～图6和表1说明如下。

图1表示本实施方式的半导体晶片20的整体。如图所示，芯片(半导体芯片)10被纵横地整列排列而形成。再有，这里，设半导体晶片20为P型衬底。因此，半导体晶片20的衬底电位为GND电平。而且，这里，将作为半导体晶片20的衬底电位的GND电平记载为L电平，将Vcc电平(与衬底电位不同的电位)记载为H电平。

图2放大表示半导体晶片20的任意部分。而且，图2简略表示芯片10的内部结构。再有，芯片10a和10b都是芯片10。图中的划线区域S如上述现有技术中所述那样，是用于进行切割的切割余量(用于切割的区域)，切割宽度Sd是被切割除去的部分。此外，键合用焊盘Bp(图中仅示出一个)是在上述现有技术中论述过的组装工艺中使用的焊盘。

在半导体晶片20的划线区域S(切割宽度Sd)中，设有晶片测试用的测试焊盘1，以及在晶片测试时，为了使后述的开关电路3A～3D动作，而通过探针卡(probe card)的探针而被设为H电平的开关控制用焊盘2。

如上述那样，在半导体晶片20，测试焊盘1和开关控制用焊盘2被设置在划线区域S中。由此，能够除了晶片测试以外，在切割时除去不需要的测试焊盘1，仅剩余必要的焊盘(键合用焊盘Bp)，所以能够高效率地形成焊盘，能够缩小芯片面积，能够降低制造成本。

在芯片10中，形成了开关电路3A～3D和内部电路41～4D。开关电路连接内部电路和测试焊盘。例如，如图所示，开关电路3A连接内部电路4A和测试焊盘1(1b)。在其他开关电路中也是同样。

如图所示，在测试焊盘1上，芯片10a和10b的各个开关电路被各连接一个。例如，在测试焊盘1a上，连接了芯片10a的开关电路3D和芯片10b的开关电路3C。即，将测试焊盘1共有。由此，能够削减测试焊盘数。而且，能够减小划线区域S，能够增大用于形成半导体晶片20的芯片10的有效面积。换句话说，能够增加由一个测试焊盘可测量的内部电路数，能够高效率地利用测试焊盘。

在开关控制用焊盘2上，连接了下拉电阻R1，开关控制用焊盘2的电位被下拉到L电平。此外，在开关控制用焊盘2上，连接了反相器N1，开关控制用焊盘2和反相器N1的输入端子的连接点连接到图中的开关电路3A～3D间的端子G1，反相器N1的输出端子连接到图中的开关电路3A～3D的端子G2。

图3表示开关电路3A～3D的具体的结构例子。

开关电路3A～3D是分别由图示的N沟道型MOS晶体管(以下，为NMOS)和P沟道型MOS晶体管(以下，为PMOS)构成的普通的转移门电路(transfer gate circuit)。再有，NMOS的栅极端子是上述端子G1，PMOS的栅极端子是上述端子G2。

下面，用表1说明开关电路3A～3D的动作。再有，表1中的控制信号S1是提供给端子G1的信号，即，是上述开关控制用焊盘2和反相器N1的输入输出端子的连接点的电位，控制信号S2是提供给端子G2的信号，即，是反相器N1的输出端子的电位。

表1

S1	S2	开关电路3A～3D
			L	H	截止
H	L	导通

如表1那样，对端子G1提供L电平的控制信号S1、对端子G2提供H电平的控制信号S2时，开关电路3A～3D分别截止。由此，内部电路4A～4D和与该内部电路4A～4D连接的各测试焊盘1变为非导通。在对上述端子G1提供L电平的控制信号S1、对端子G2提供H电平的控制信号S2的情况是通常时的情况(除了晶片测试时以外)(如上述那样，开关控制用焊盘2的电位被下拉电阻R1下拉到L电平)。即，在通常时，各测试焊盘1和内部电路4A～4D为非导通。

另一方面，如表1那样，在对端子G1提供H电平的控制信号S1、对端子G2提供L电平的控制信号S2时，开关电路3A～3D分别导通。由此，内部电路4A～4D和与该内部电路4A～4D连接的各测试焊盘1导通。对上述端子G1提供H电平的控制信号S1、对端子G2提供L电平的控制信号S2的情况是晶片测试时的情况(如上述那样，在晶片测试时，开关控制用焊盘2通过探针卡的探针而被设为H电平)。即，在晶片测试时，各测试焊盘1和内部电路4A～4D导通。

半导体晶片20通过包括上述那样的结构，在切割时，即使测试焊盘1和开关控制用焊盘2与衬底电位短路，开关控制用焊盘2的电位也不变化，所以开关电路3A～3D不导通。由于只要开关电路3A～3D不导通，各测试焊盘1和内部电路4A～4D就不导通，由此，即使将测试焊盘1设置在划线区域S中，在切割后也不发生内部电路4A～4D和衬底电位间的短路。

再有，在本实施方式，开关控制用焊盘2被设置在划线区域S中，但不限于此。开关控制用焊盘2也可以设置在芯片10内。这种情况下，由于在切割时不需要切出开关控制用焊盘2，所以没有开关控制用焊盘2与衬底电位短路的可能性，完全不产生内部电路4A～4D和衬底电位间的短路。

下面，关于半导体晶片20的晶片测试方法，用图4说明。再有，以将芯片10b作为检查对象的情况为例进行说明。

图4表示芯片10b的晶片测试的状况。

在晶片测试开始时，将检查对象芯片(芯片10b)的开关控制用焊盘2用探针卡的探针设为H电平(这里，将图中的开关控制用焊盘2b设为H电平)。由此，控制信号S1变为H电平，控制信号S2变为L电平，芯片10b的全部开关电路3A～3D变为导通。

通过芯片10b的全部开关电路3A～3D变为导通，内部电路4A～4D和该内部电路4A～4D上所分别连接的各测试焊盘1分别导通，如图所示，通过各测试焊盘1而进行内部电路4A～4D的检查。

此时，与芯片10b相邻的芯片10a的开关控制用焊盘2(开关控制用焊盘2a)仍为L电平(使开关控制用焊盘2a只要不是H电平就仍为L电平)，所以芯片10a的开关电路3A～3D为全部截止状态。因此，芯片10a的内部电路4A～4D和该内部电路4A～4D上所分别连接的各测试焊盘1分别变为非导通。

即，即使将测试焊盘由相邻的芯片共有，在检查对象芯片的测试时，与检查对象芯片相邻的芯片也不对测量产生影响。由此，即使削减测试焊盘数，也能够进行规定的晶片测试，不降低芯片的可靠性。

再有，在本实施方式，说明了有关半导体晶片20为P型衬底的情况，但不限于此。半导体晶片20也可以是N型衬底(半导体晶片25)。这种情况也能够具有上述效果。图5简略表示在半导体晶片25上所形成的芯片15的内部结构。再有，附加了与图2相同的标号的部件具有相同的功能，省略其说明。此外，芯片15a和15b都是芯片15。

这种情况下，半导体晶片25的衬底电位变为H电平。因此，如图示那样，将开关控制用焊盘2通过上拉电阻R2而上拉到H电平。此外，将连接反相器N1的位置变更，以在通常时，对开关电路3A～3D的端子G1提供L电平的控制信号S1，对端子G2提供H电平的控制信号S2。其他结构，与芯片10相同。

图6表示半导体晶片25的晶片测试的状况。检查对象芯片是芯片15b。这种情况下，在晶片测试开始时，将检查对象芯片(芯片15b)的开关控制用焊盘2通过探针卡的探针设为L电平即可(这里，将图中的开关控制用焊盘2b设为L电平)。由此，与半导体晶片20的晶片测试时同样，能够进行内部电路4A～4D的检查。

[实施方式2]

对于本发明的另一实施方式，用图7说明如下。

图7放大表示本实施方式的半导体晶片20A的任意部分。此外，图7简略表示在半导体晶片20A上所形成的芯片10A的内部结构。再有，半导体晶片20A是P型衬底，芯片10aA和10bA都是芯片10A。此外，附加了与实施方式1中说明的部件相同标号的部件，具有相同的功能，省略其说明。

半导体晶片20A除了具有半导体晶片20的效果以外，是能够进一步削减测试焊盘数的结构，具体地说，在一个测试焊盘上，连接多个相邻的芯片的各个开关电路。这里，将在一个测试焊盘上，各连接两个相邻的芯片的各个开关电路的情况作为例子进行说明。

在半导体晶片20A的划线区域S(切割宽度Sd)中，如图所示，设置了测试焊盘1、以及对每个芯片10A的两个开关控制用焊盘2(开关控制用焊盘2c和2d)。

在测试焊盘1上，芯片10aA和芯片10bA的各个开关电路被各连接两个。具体地说，在测试焊盘1a上，连接了芯片10aA的开关电路3B和3D，而且，连接了芯片10bA的开关电路3A和3C。

这样，在一个测试焊盘上，通过连接多个相邻的芯片的各个开关电路，与实施方式1那样的在一个测试焊盘上，每次连接一个相邻的芯片的各个开关电路的结构比较，能够削减测试焊盘数。换句话说，能够进一步增加由一个测试焊盘可测量的内部电路数，能够更有效地利用测试焊盘。

在开关控制用焊盘2c和2d上，分别连接了下拉电阻R1，开关控制用焊盘2c和2d各自的电位都被下拉到L电平。

此外，在开关控制用焊盘2c和2d上，分别连接了反相器N1，开关控制用焊盘2c和反相器N1的输入端子的连接点分别连接到开关电路3C和3D的端子G1，反相器N1的输出端子分别连接到开关电路3C和3D的端子G2。

此外，开关控制用焊盘2d和反相器N1的输入端子的连接点分别连接到开关电路3A和3B的端子G1(这里设为G3)，反相器N1的输出端子分别连接到开关电路3A和3B的端子G2(这里设为G4)。

下面，说明有关半导体晶片20A的晶片测试方法。设检查对象芯片为芯片10bA。

在开始晶片测试时，与实施方式1中记载的晶片测试方法同样，将检查对象芯片上所连接的开关控制用焊盘2用探针卡的探针设为H电平即可。但是，本实施方式的情况下，与实施方式1有所不同，在一个测试焊盘上，连接有多个相邻的芯片的各个开关电路，所以内部电路4A～4D的检查依次进行。详细地说，内部电路4C和4D一次地进行，内部电路4A和4B一次地进行。以下，详细地说明。

首先，在进行内部电路4C和4D的检查时，将开关控制用焊盘2c设为H电平即可。通过将开关控制用焊盘2c设为H电平，仅开关电路3C和3D导通，其结果，测试焊盘1a和内部电路4C、测试焊盘1c和内部电路4D分别导通，能够进行内部电路4C和4D的检查。

而在进行内部电路4A和4B的检查时，将开关控制用焊盘2d设为H电平即可。通过将开关控制用焊盘2d设为H电平，仅开关电路3A和3B导通，测试焊盘1a和内部电路4A、测试焊盘1c和内部电路4B分别导通，能够进行内部电路4A和4B的检查。

此时，与实施方式1同样，与芯片10bA相邻的芯片10aA的开关控制用焊盘2(与开关控制用焊盘2c和2d同样，芯片10aA的开关控制用焊盘2也为两个)仍为L电平(只要不将芯片10aA的开关控制用焊盘2用探针设为H电平就仍为L电平)，芯片10aA的开关电路3A～3D全部为截止状态。

即，即使由相邻的芯片共有测试焊盘，在检查对象芯片的测试时，与检查对象芯片相邻的芯片也不对测量产生影响。由此，即使削减测试焊盘数，也可以进行规定的晶片测试，不降低芯片的可靠性。

下面，用图8说明半导体晶片20A的另一结构例子(设为半导体晶片20AA)。

图8放大表示半导体晶片20AA的任意部分。而且，图8简略表示在半导体晶片20AA上形成的芯片10AA的内部结构。再有，这里，半导体晶片20AA是P型衬底，芯片10aAA和10bAA都是芯片10AA。此外，附加了与上述部件相同标号的部件具有相同的功能，省略其说明。

在半导体晶片20AA的划线区域S(切割宽度Sd)中，如图所示，设有测试焊盘1和对每个芯片10AA的两个开关控制用焊盘2。

在芯片10AA中，形成了开关电路3A～3E和内部电路4A～4E。如图示那样，芯片10AA在对置相邻的芯片的边上所配置的内部电路数有所不同。具体地说，在芯片10aAA和芯片10bAA对置的边上，在芯片10aAA，形成了内部电路4C～4E，而在芯片10bAA，形成了内部电路4A和4B。

在各测试焊盘1上，如图示那样，连接了开关电路。具体地说，在测试焊盘1a上，连接了芯片10aAA的开关电路3C，而且连接了芯片10bAA的开关电路3A。而在测试焊盘1b上，连接了芯片10aAA的开关电路3D和3E，而且连接了芯片10bAA的开关电路3B。

在开关控制用焊盘2cc和2dd上，分别连接了下拉电阻R1，开关控制用焊盘2cc和2dd各自的电位都被下拉到L电平。

此外，在开关控制用焊盘2cc和2dd上，分别连接了反相器N1，开关控制用焊盘2cc和反相器N1的输入端子的连接点分别连接了开关电路3A、3C、3D的端子G1，反相器N1的输出端子分别连接了开关电路3A、3C、3D的端子G2。

此外，开关控制用焊盘2dd和反相器N1的输入端子间的连接点分别连接了开关电路3B和3E的端子G1(这里设为G3)，反相器N1的输出端子分别连接了开关电路3B和3E的端子G2(这里设为G4)。

下面，说明有关半导体晶片20AA的晶片测试方法。检查对象芯片设为芯片10bAA。

在开始晶片测试时，与实施方式1中记载的晶片测试方法同样，将检查对象芯片上所连接的开关控制用焊盘2用探针卡的探针设为H电平即可。但是，本实施方式的情况下，与实施方式1有所不同，在一个测试焊盘上，连接有多个相邻的芯片的各个开关电路，所以内部电路4A～4E的检查依次进行。详细地说，内部电路4A、4C、4D一次地进行，内部电路4B和4E一次地进行。以下，详细地说明。

首先，在进行内部电路4A、4C、4D的检查时，将开关控制用焊盘2cc设为H电平即可。通过将开关控制用焊盘2cc设为H电平，仅开关电路3A、3C、3D导通，其结果，测试焊盘1a和内部电路4A、测试焊盘1c和内部电路4C、测试焊盘1d和内部电路4D分别导通，能够进行内部电路4A、4C、4D的检查。

而在进行内部电路4B和4E的检查时，将开关控制用焊盘2dd设为H电平即可。通过将开关控制用焊盘2dd设为H电平，仅开关电路3B和3E导通，测试焊盘1b和内部电路4B、测试焊盘1d和内部电路4E分别导通，能够进行内部电路4B和4E的检查。

通过以上的结构，在半导体晶片20AA，即使是在相邻的芯片的对置的边上所配置的内部电路数有所不同时，通过控制该内部电路上所连接的开关电路的导通/截止，也能够共有测试焊盘。

以下，作为比较例，用图9说明有关在相邻的芯片的对置的边上所配置的内部电路数有所不同时共有测试焊盘的以往结构(公知文献2)。

图9放大表示公知文献2中记载的半导体晶片110的任意部分。而且，图9简略表示在半导体晶片110上形成的芯片100的内部结构。再有，图中的箭头表示各芯片100的各自方向。此外，芯片100a和100b都是芯片100。

如图示那样，在半导体晶片110，相邻的芯片100的电路图形被转动180度而形成。由此，使相邻的芯片100的对置的边上所配置的各个键合用焊盘Bp为相同数。具体地说，在芯片100a和芯片100b，如图示那样，电路图形为相反方向，在芯片100a和芯片100b中对置的边上所设置的键合用焊盘Bp分别为三个，成为相同数。由此，在半导体晶片110，由相邻的芯片100共有测试焊盘90。

但是，这种情况下，在组装工艺中取出芯片100时，需要使芯片100的方向一致的工艺(例如，在每隔一个取出芯片100，并需要转动半导体晶片110而再次取出等的技巧)，关联到成本上升。

但是，在上述半导体晶片20AA，如半导体晶片110那样，由于不需要使相邻的芯片中转动图形转动，所以不需要上述那样的组装工艺中的无用的工艺，不产生成本上升。

再有，在这里，也将半导体晶片20A(半导体晶片20AA)作为P型衬底进行了说明，但与实施方式1同样，也可以是N型衬底。此外，在半导体晶片20A，将在一个测试焊盘上，相邻的芯片的各个开关电路被各连接两个的情况作为例子进行了说明，但不限于此，也可以是两个以上。再有，这种情况下，需要根据一个测试焊盘上所连接的开关电路数而增加开关控制用焊盘。

[实施方式3]

对于本发明的另一实施方式，用图10、图11和表2说明如下。

图10放大表示本实施方式的半导体晶片20B的任意部分。而且，图10简略表示在半导体晶片20B上形成的芯片10B的内部结构。再有，这里，半导体晶片20B为P型衬底，芯片10aB和10bB都是芯片10B。此外，附加了与上述部件相同标号的部件具有相同的功能，省略其说明。

半导体晶片20B与半导体晶片20A同样，除了具有半导体晶片20的效果以外，还是能够进一步削减测试焊盘数的结构，具体地说，在一个测试焊盘上，连接三个开关电路。此外，半导体晶片20B与半导体晶片20AA同样，即使在相邻的芯片的对置的边上所配置的内部电路数有所不同时，也能够共有测试焊盘。

在半导体晶片20B的划线区域S(切割宽度Sd)中，如图所示，设置了测试焊盘1、以及对每个芯片10B的两个开关控制用焊盘2。

在测试焊盘1上，连接了图示的开关电路。具体地说，在测试焊盘1a上，连接了芯片10aB的开关电路3D，而且连接了芯片10bA的开关电路3A～3C。

这样，在一个测试焊盘上，通过连接多个开关电路，与实施方式1那样的在一个测试焊盘上，每次连接一个相邻的芯片的各个开关电路的结构比较，能够削减测试焊盘数。换句话说，能够进一步增加由一个测试焊盘可测量的内部电路数，能够更高效率地利用测试焊盘。

在开关控制用焊盘2e和2f上，分别连接了下拉电阻R1，开关控制用焊盘2e和2f的各自电位都被下拉到L电平。此外，开关控制用焊盘2e和2f上，连接了对开关电路3A～3D的导通/截止进行控制的选择电路5。

图11表示选择电路5的结构例子。

如图示那样，选择电路5包括三个“与(AND)”电路A1～A3和两个反相器N2。在“与”电路A1的一个输入端子上，连接了开关控制用焊盘2e(输入端子I1)，在“与”电路A1的另一个输入端子上，通过反相器N2连接了开关控制用焊盘2f(输入端子I2)。在“与”电路A2的一个输入端子上，通过反相器N2连接了开关控制用焊盘2e，在“与”电路A2的另一个输入端子上，连接了开关控制用焊盘2f。在“与”电路A3的一个输入端子上，连接了开关控制用焊盘2e，在“与”电路A3的另一个输入端子上，连接了开关控制用焊盘2f。

“与”电路A1～A3的各个输出端子是选择电路5的输出端子O1～O3。

在选择电路5的输出端子O1～O3上，分别连接了反相器N1，选择电路5的输出端子O1和反相器N1的输入端子的连接点分别连接到开关电路3A和3D的端子G1，反相器N1的输出端子分别连接到开关电路3A和3D的端子G2。

此外，选择电路5的输出端子O2和反相器N1的输入端子的连接点连接到开关电路3B的端子G1(这里设为端子G3)，反相器N1的输出端子连接到开关电路3B的端子G2(这里设为端子G4)。而且，选择电路5的输出端子O3和反相器N1的输入端子的连接点连接到开关电路3C的端子G1(这里设为G5)，反相器N1的输出端子连接到开关电路3C的端子G2(这里设为端子G6)。

下面，用表2说明选择电路5的动作。再有，表2中的‘L’表示端子的电位为L电平，‘H’表示端子的电位为H电平。例如，输入端子I1上的‘L’表示输入端子I1的电位为L电平。再有，输入端子I1的电位是开关控制用焊盘2e的电位，输入端子I2的电位是开关控制用焊盘2f的电位。

[表2]

输入		输出
					I1	I2	O1	O2	O3
L	L	L	L	L
					H	L	H	L	L
L	H	L	H	L
					H	H	L	L	H

首先，在输入端子I1和I2的电位都为L电平时，即，通常时，由于输出端子O1～O3的电位全部为L电平，所以开关电路3A～3D全部截止。接着，在输入端子I1的电位为H电平，输入端子I2的电位为L电平时，由于仅输出端子O1的电位为H电平，所以仅开关电路3A和3D导通。

接着，在输入端子I1的电位为L电平，输入端子I2的电位为H电平时，由于仅输出端子O2的电位为H电平，所以仅开关电路3B导通。接着，在输入端子I1和I2的电位都为H电平时，仅输出端子O3的电位为H电平，所以仅开关电路3C导通。这样，通过选择电路5，能够仅使所要求的开关电路导通。

下面，说明有关半导体晶片20B的晶片测试方法。检查对象芯片设为芯片10bB。

在开始晶片测试时，与实施方式1中记载的晶片测试方法同样，将检查对象芯片上所连接的开关控制用焊盘2用探针卡的探针设为H电平即可。本实施方式的情况下，内部电路4A和4D一次地进行。以下，详细地说明。

首先，进行内部电路4A和4D的检查时，从上述选择电路5的动作说明中可知，将输入端子I1的电位设为H电平，将输入端子I2的电位设为L电平即可。即，将开关控制用焊盘2e设为H电平即可。通过将开关控制用焊盘2e设为H电平，仅开关电路3A和3D导通，其结果，测试焊盘1a和内部电路4A、测试焊盘1c和内部电路4D分别导通，能够进行内部电路4A和4D的检查。

而在进行内部电路4B的检查时，将输入端子I1的电位设为L电平，将输入端子I2的电位设为H电平即可。即，将开关控制用焊盘2f设为H电平即可。通过将开关控制用焊盘2f设为H电平，仅开关电路3B导通，其结果，测试焊盘1a和内部电路4B导通，能够进行内部电路4B的检查。

而且，在进行内部电路4C的检查时，将输入端子I1和I2的电位都设为H电平即可。即，将开关控制用焊盘2e和2f设为H电平即可。通过将开关控制用焊盘2e和2f设为H电平，仅开关电路3C导通，其结果，测试焊盘1a和内部电路4C导通，能够进行内部电路4C的检查。

此时，与实施方式1同样，与芯片10bB相邻的芯片10aB的开关控制用焊盘2(与开关控制用焊盘2e和2f同样，芯片10aB的开关控制用焊盘2也为两个)仍为L电平(只要不将芯片10aB的开关控制用焊盘2用探针设为H电平就仍为L电平)，所以芯片10aB的开关电路3A～3D全部为截止状态。

即，即使相邻的芯片共有测试焊盘，在检查对象芯片的测试时，与检查对象芯片相邻的芯片也不对测量产生影响。由此，即使削减测试焊盘数，也能够进行规定的晶片测试，不降低芯片的可靠性。

再有，在这里，也将半导体晶片20B作为P型衬底进行了说明，但与实施方式1同样，也可以是N型衬底。此外，将在一个测试焊盘上，连接了三个开关电路的情况作为例子进行了说明，但不限于此。

[实施方式4]

对于本发明的另一实施方式，用图12说明如下。

图12放大表示本实施方式的半导体晶片20C的任意部分。而且，图12简略表示在半导体晶片20C上形成的芯片10C的内部结构。再有，这里，半导体晶片20C为P型衬底，芯片10aC和10bC都是芯片10C。此外，附加了与上述部件相同标号的部件具有相同的功能，省略其说明。

如图示那样，半导体晶片20C是将实施方式3的半导体晶片20B的选择电路5和选择电路5的电源供给焊盘6设置在划线区域S中的结构。选择电路5是仅在晶片测试时使用，在切割后不需要的电路。因此，通过将选择电路5形成在划线区域5中，除了具有半导体晶片20B的效果以外，还不需要在芯片内形成无用的电路，能够缩小该部分芯片区域的面积，能够降低制造成本。换句话说，在芯片内能够内置更多的电路。

最后，作为比较例，表示以往技术，它作为本发明的课题之一，要解决将测试焊盘设置在划线区域中而在切割后产生的问题。例如，在公知文献3(‘日本公开专利公报：特开6-120308号公报(1994年4月28日公开)’)中，为了解决上述问题，记载了在切割前，用光刻工艺除去在划线区域中所设置的测试焊盘。但是，这种情况下，由于上述光刻工艺，会导致大幅度的成本上升。

此外，在公知文献4(‘日本公开专利公报：特开2002-343839号公报(2002年11月29日公开)’等)和公知文献5(‘日本公开专利公报：特开2003-209176号公报(2003年7月25日公开)’)中，为了不发生上述问题，如图13所示，记载了使用与划线区域S不同的未使用区域(电源用布线部分)，形成了测试焊盘90的芯片120、形成了该芯片120的半导体晶片130。但是，这种情况下，没有未使用区域的情况，芯片面积因测试焊盘90而增大，成本上升。

以上，在各实施方式中，说明了有关本发明的半导体晶片，在本发明的技术范围内，还包括从上述各实施方式记载的半导体晶片中截取的半导体芯片、以及使用了该半导体芯片的半导体器件。

从上述各实施方式的半导体晶片中截取的半导体芯片在切割后不与半导体晶片的衬底电位间发生短路，而且可靠地进行晶片测试，所以是在其动作上具有高可靠性的半导体芯片。因此，本发明的半导体芯片和使用了该半导体芯片的半导体器件是具有高可靠性的半导体芯片和半导体器件。

本发明不限于上述各实施方式，可在权利要求的范围内进行各种各样的变更，将在不同的实施方式中分别公开的技术手段适当组合所得到的实施方式，也包含在本发明的技术范围内。

再有，本实施方式的半导体晶片，除了上述结构以外，也可以在上述测试焊盘上，连接多个插入在所述测试焊盘间且相互相邻的半导体芯片的各个开关电路，在每个所述半导体芯片上包括多个所述开关控制用焊盘，将该多个开关控制用焊盘分别与不同的所述开关电路连接。

根据上述结构，所述半导体晶片在所述测试焊盘上连接多个相邻的半导体芯片的各个开关电路。由此，除了上述效果以外，能够进一步削减测试焊盘数。换句话说，能够进一步增加由一个测试焊盘可测量的内部电路数，能够更高效率地利用测试焊盘。

此外，根据上述结构，所述半导体晶片对每个所述半导体芯片包括多个所述开关控制用焊盘，通过将该多个开关控制用焊盘分别与不同的所述开关电路连接，在所述半导体芯片的多个开关电路中，使规定的开关电路导通。

这种结构对于所述相邻的半导体芯片的对置的边上所配置的引线键合用焊盘数在相邻的半导体芯片之间有所不同情况下共有测试焊盘是有效的。

详细地说明如下。在以往，上述情况下，将相邻的半导体芯片的电路图形转动180度而形成，使在相邻的半导体芯片的对置的边上所配置的键合用焊盘相互地作为相同数而共有测试焊盘。

但是，这种情况下，由于将相邻的半导体芯片的电路图形转动180度而形成，所以在组装工艺中取出半导体芯片时，需要用于使半导体芯片的方向一致的工艺(例如，将半导体芯片每隔一个地取出，旋转半导体晶片而再次取出等的技巧)，产生与成本上升相关联的问题。

上述结构的情况下，从上述说明可知，在测试焊盘上所连接的多个开关电路中，能够仅使所要求的开关电路导通，所以不需要如上述以往的结构那样，将半导体芯片的电路图形转动180度而形成，不产生上述问题。

此外，本实施方式的半导体晶片，除了上述结构以外，优选是包括选择电路，该选择电路在所述测试焊盘上，连接多个插入在所述测试焊盘间且相互相邻的半导体芯片的各个开关电路，对每个所述半导体芯片，通过多个所述开关控制用焊盘和对该多个开关控制用焊盘分别提供的所述信号的组合，在所述半导体芯片的多个开关电路中，选择使其导通的开关电路。

根据上述结构，所述半导体晶片包括多个所述开关控制用焊盘，并包括多个所述选择电路。该选择电路能够在所述半导体芯片的多个开关电路中，选择使其导通的开关电路。由此，能够使更多的开关电路导通。因此，在测试焊盘上，能够更多地连接相邻的半导体芯片的各个开关电路。其结果，除了上述效果以外，能够进一步削减测试焊盘数。换句话说，能够进一步增加由一个测试焊盘可测量的内部电路数，能够更高效率地利用测试焊盘。

此外，这种结构对于所述相邻的半导体芯片的对置的边上所配置的引线键合用焊盘数在相邻的半导体芯片之间有所不同情况下共有测试焊盘是有效的，不产生将所述半导体芯片的电路图形转动180度而形成所造成的成本上升等问题。

本实施方式的半导体晶片，除了上述结构以外，优选是将所述选择电路和该选择电路的电源供给用焊盘设置在所述划线区域中。

根据上述结构，除了上述效果以外，由于将所述选择电路和该选择电路的电源供给焊盘设置在所述划线区域中，所以不增大芯片面积，能够降低制造成本。换句话说，能够在半导体芯片中内置更多的内部电路。

发明的详细说明项中形成的具体的实施方式或实施例，终究是使本发明的技术内容清楚，不应仅限于这样的具体例而被狭义地解释，在本发明的精神和权利要求的范围内，能够各种各样地变更并实施。

Claims (7)

1.一种半导体晶片，其上纵横地整列排列而形成多个半导体芯片，在作为用于进行切割的区域的划线区域中设有晶片测试用的测试焊盘，该半导体晶片包括：

开关电路，连接所述半导体芯片内所形成的内部电路和所述测试焊盘；以及

开关控制用焊盘，在所述划线区域或所述半导体芯片内，被上拉或下拉到所述半导体晶片的衬底电位的同电位，被提供用于将所述开关电路导通的与所述衬底电位不同的电位的信号，

在所述测试焊盘上，连接了插入在所述测试焊盘间且相互相邻的半导体芯片的各个开关电路。

2.如权利要求1所述的半导体晶片，其特征在于，

在所述测试焊盘上，连接了多个插入在所述测试焊盘间且相互相邻的半导体芯片的各个开关电路，

在每个所述半导体芯片上包括多个所述开关控制用焊盘，将该多个开关控制用焊盘与各个不同的所述开关电路连接。

3.如权利要求1所述的半导体晶片，其特征在于，

在所述测试焊盘上，连接了多个插入在所述测试焊盘间且相互相邻的半导体芯片的各个开关电路，

在每个所述半导体芯片上，包括选择电路，该选择电路通过多个所述开关控制用焊盘和对该多个开关控制用焊盘分别提供的所述信号的组合，在所述半导体芯片的多个开关电路中，选择被导通的开关电路。

4.如权利要求3所述的半导体晶片，其特征在于，

在所述划线区域中设置所述选择电路和该选择电路的电源供给用焊盘。

5.一种晶片测试方法，用于所述权利要求1～4的任何一项所述的半导体晶片，其特征在于，

使所述开关控制用焊盘接触探针，从而在所述半导体芯片中，仅使检查对象的半导体芯片的开关电路导通，

使所述测试焊盘接触探针，测量所述检查对象的半导体芯片的电特性。

6.一种半导体芯片，从所述权利要求1所述的半导体晶片中被截断。

7.一种半导体器件，使用了所述权利要求6所述的半导体芯片。

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