CN1519937A - 半导体器件 - Google Patents

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Abstract

半导体衬底(1)上形成阱(2)。该阱(2)内，分别形成包括栅电极(7a)、源区(4b)、源电场缓和层(5b)和源、漏区(5a)的一个MOS晶体管(T1)和包括栅电极(7b)、漏区(4a)、漏电场缓和层(5c)和源、漏区(5a)的另一个MOS晶体管(T2)。一个MOS晶体管(T1)和另一个MOS晶体管(T2)，通过两个晶体管内共同的源、漏区(5a)串联连接起来。因此，对于包括高耐压MOS晶体管的元件串联连接，获得抑制图形布局面积增大的半导体器件。

Description

半导体器件
技术领域
本发明是关于一种半导体器件，特别，是关于具备高耐压MOS晶体管的半导体器件。
背景技术
逻辑电路和模拟电路中具有应用高耐压MOS(Metal OxideSemiconductor：金属氧化物半导体)晶体管的半导体器件。作为这种半导体器件的一个例子，就特开2001-94103号公报中所记载的半导体器件进行说明。
对该公报上记载的半导体器件来说，在半导体衬底上规定的区域形成一个n沟道型高耐压MOS晶体管。
首先，在P型半导体衬底中形成P型阱。P型阱是高耐压MOS晶体管用的阱扩散层。该P型阱上边介于栅氧化膜之间形成栅电极。
在栅电极与漏扩散层之间和栅电极与源扩散层之间，形成LOCOS(Local Oxidation of Silicon：硅局部氧化)氧化膜。利用LOCOS氧化膜，在表面上使栅电极与漏扩散层电隔离，同时在表面上使栅电极与源扩散层电隔离。
栅电极两端部的LOCOS氧化膜正下方，分别形成漏侧偏移区和源侧偏移区。漏扩散层下方形成漏侧阱偏移区。源扩散层正下方形成源侧阱偏移区。
栅极、漏极和源极借助于N型隔离扩散层、P型隔离扩散层、LOCOS氧化膜，电隔离成为用于取得P型阱扩散层电位的扩散层和沟道截断环。形成其沟道截断环，使其包围高耐压MOS晶体管。
具备现有高耐压MOS晶体管的半导体器件，就是如上述这样构成。
然而，上述的现有半导体器件，有如下这个问题。将高耐压MOS晶体管应用于NAND电路和NOR电路等逻辑电路的场合和应用于模拟电路的场合，需要串联连接高耐压MOS晶体管。
为了串联连接上述高耐压MOS晶体管，就应该例如用铝布线连接一个沟道截断环内形成的高耐压MOS晶体管的源极、漏极和另一个沟道截断环内形成的高耐压MOS晶体管的源极、漏极。
这时，通过重复配置形成包括沟道截断环的高耐压MOS晶体管的区域(图形)，串联连接高耐压MOS晶体管。
这样一来，由于重复配置该图形，半导体衬底上边占用的该图形的占有面积将增大，作为整个半导体器件就发生图形布局面积增加的问题。
并且，对电阻器连接到高耐压MOS晶体管的电路场合而言，将电阻器连接到高耐压MOS晶体管以后，对电阻器也要求高耐压。
为了确保高耐压，往往例如在LOCOS氧化膜上边形成由多晶硅膜构成的电阻器。这样一来，形成的电阻器通过例如铝布线连接到高耐压MOS晶体管的源、漏极。
即使在电阻器串联连接到高耐压MOS晶体管的场合，也必需确保在LOCOS氧化膜上边用于形成由多晶硅膜构成电阻器的区域，作为半导体器件整体，造成图形布局面积增大的这个问题。
发明内容
本发明就是为解决上述问题而做出的发明，其目的是提供一种在包括高耐压MOS晶体管的元件串联连接方面，抑制图形布局面积增大，以便高耐压MOS晶体管互相串联连接或高耐压MOS晶体管与电阻器间串联连接的半导体器件。
本发明的一种半导体器件具备：第1导电型的第1杂质区域、第1隔离绝缘膜、第2导电型的第2杂质区域、第2导电型的第3杂质区域、第2导电型的第4杂质区域、第1电极部、以及第2电极部。第1导电型的第1杂质区域，是在半导体衬底的主表面上形成。第1隔离绝缘膜，是在第1杂质区域的表面上形成。第2导电型的第2杂质区域，是在位于第1隔离绝缘膜的正下方的第1杂质区域部分形成。第2导电型的第3杂质区域，是在第1杂质区域部分的表面上，与第1隔离绝缘膜隔开距离形成。第2导电型的第4杂质区域，是夹着第1隔离绝缘膜，在与位于第3杂质区域一侧相反侧的第1杂质区域部分的表面上，与第1隔离绝缘膜隔开距离形成。第1电极部是在由第2杂质区域与第3杂质区域夹着的第1杂质区域的部分上形成的。第2电极部是在由第2杂质区域与第4杂质区域夹着的第1杂质区域的部分上形成的。
按照该构造，首先，构成包括第2杂质区域、第3杂质区域和第1电极部的一个MOS晶体管，构成包括第2杂质区域、第4杂质区域和第2电极部的另一个MOS晶体管。一MOS晶体管和另一MOS晶体管，通过两个MOS晶体管内共同的第2杂质区域串联连接起来。因此，与各自串联连接MOS晶体管的场合比较，能够减少MOS晶体管的占有面积，能够抑制半导体器件的图形布局面积增大。
本发明的另一种半导体器件具备：第1导电型的第1杂质区域、隔离绝缘膜、第2导电型的第2杂质区域、第2导电型的第3杂质区域、第2导电型的第4杂质区域、以及电极部。第1导电型的第1杂质区域，是在半导体衬底的主表面上形成。隔离绝缘膜，是在第1杂质区域的表面上形成。第2导电型的第2杂质区域，是在位于隔离绝缘膜的正下方的第1杂质区域部分形成。第2导电型的第3杂质区域，与第2杂质区域电连接，向着离开隔离绝缘膜的方向在第1杂质区域部分形成。第2导电型的第4杂质区域，是与隔离绝缘膜隔开距离，在与位于第3杂质区域一侧相反侧的第1杂质区域部分的表面上形成。电极部是在由第2杂质区域与第4杂质区域夹着的第1杂质区域的部分上形成的。在第2杂质区域，从电极部一侧直至第3杂质区域侧之间，形成沿着与从电极部向第3杂质区域的方向大约一直去的方向的宽度变得更窄的部分。
按照该构造，首先，构成包括第2杂质区域、第3杂质区域、第4杂质区域和电极部的MOS晶体管。就是位于该MOS晶体管的第2杂质区域也起电阻器功能的作用，将电阻器串联连接到MOS晶体管。因此，例如通过铝布线等连接MOS晶体管和电阻器的场合等比较的话，就能够减少MOS晶体管和电阻器的占有面积，能够抑制半导体器件的图形布局面积增大。
附图说明
图1是本发明实施例1半导体器件的图2中表示的剖面线I-I的剖面图。
图2是同一实施例中，图1所示的半导体器件的平面图。
图3是同一实施例中，表示图1和图2所示的半导体器件一例等效电路图。
图4同一实施例中，表示图1和图2所示的半导体器件另一例等效电路图。
图5是本发明实施例2的半导体器件的图6所示的剖面线V-V的剖面图。
图6是同一实施例中，图5所示的半导体器件的平面图。
图7是同一实施例中，表示图5和图6所示的半导体器件的等效电路图。
图8是本发明实施例3的半导体器件的平面图。
图9是用于说明同一实施例中，图8所示半导体器件的效果的一平面图。
图10是本发明实施例4的半导体器件的平面图。
图11是同一实施例中，表示图10所示的半导体器件的一等效电路图。
图12是同一实施例中，表示图10所示半导体器件的另一等效电路图。
图13是本发明实施例5的半导体器件的图14所示的剖面线VIII-VIII的剖面图。
图14是同一实施例中，图13所示的半导体器件的平面图。
图15是本发明实施例6的半导体器件的平面图。
图16是本发明实施例7的半导体器件的平面图。
图17是同一实施例中，表示图16所示的半导体器件的一等效电路图。
图18是同一实施例中，表示图16所示的半导体器件另一等效电路图。
图19是本发明实施例8的半导体器件的平面图。
图20是同一实施例中，表示图19所示半导体器件的一等效电路图。
图21是同一实施例中，表示图19所示半导体器件的另一等效电路图。
具体实施方式
实施例1
说明有关具备本发明实施例1高耐压MOS晶体管的半导体器件。如图1和图2所示，半导体衬底1上边形成作为第1杂质区域的阱2。在该阱2表面的规定区域，分别形成元件隔离绝缘膜3a～3e。
在由元件隔离绝缘膜3a、3b夹着的阱2表面，形成作为第4杂质区域的漏区4a。在其元件隔离绝缘膜3a、3b正下方的阱2区域，形成作为缓和漏电场用第4杂质区域的漏电场缓和层5c。
另一方面，在由元件隔离绝缘膜3d、3e夹着的阱2表面，形成作为第3杂质区域的源区4b。在其元件隔离绝缘膜3d、3e正下方的阱2区域，形成作为缓和源电场用第3杂质区域的源电场缓和层5b。
而且，在元件隔离绝缘膜3c正下方的阱2的区域，形成作为第2杂质区域的源、漏区5a。在由元件隔离绝缘膜3b、3c夹着的阱2表面上边，介于栅绝缘膜6b之间，形成作为第2电极部的栅电极7b。
并且，在由元件隔离绝缘膜3c、3d夹着的阱2表面上边，介于栅绝缘膜6a之间，形成作为第1电极部的栅电极7a。
在半导体衬底1上边形成氧化硅膜8，使之覆盖栅电极7a、7b。在该氧化硅膜中，分别形成分别露出漏区4a、源区4b表面的接触孔8b、8a。
氧化硅膜8上边，形成铝布线9、10、12、13。漏区4a通过接触部分10a与铝布线10电连接起来。另一方面，源区4b通过接触部分9a与铝布线9电连接起来。
并且，栅电极7a通过接触部分12a与铝布线12电连接起来。栅电极7b通过接触部分13a与铝布线13电连接起来。
一个MOS晶体管T1构成包括栅电极7a、源区4b、源电场缓和层5b以及源、漏区5a。另一个MOS晶体管T2构成包括栅电极7b、漏区4a、漏电场缓和层5c以及源、漏区5a。
上述的半导体器件中，在元件隔离绝缘膜3c正下方的阱2区域形成的源、漏区5a，对于一个MOS晶体管T1变成漏区，对于另一个MOS晶体管T2变成源区。通过该源、漏区5a，如图3和图4所示，将一个MOS晶体管T1和另一个MOS晶体管T2串联连接起来。
另外，图3中，MOS晶体管T1、T2是表示n沟道型MOS晶体管场合的等效电路，图4中MOS晶体管T1、T2是表示p沟道型MOS晶体管场合的等效电路。
这样，本半导体器件中，通过一个MOS晶体管T1和另一个MOS晶体管T2共同的源、漏区5a，将一个MOS晶体管T1和另一个MOS晶体管T2串联连接起来。
因此，与各自串联连接MOS晶体管的半导体器件比较的话，对本半导体器件而言，会减少MOS晶体管T1、T2的占有面积，能够抑制半导体器件的图形布局面积的增大。
并且，采用设定源电场缓和层5b、漏电场缓和层5c和源、漏区5a的各自杂质浓度比漏区4a和源区4b的杂质浓度要低的办法，可以对这些区域与阱2的结造成较高的结耐压。
实施例2
上述的半导体器件中，举例说明在位于元件隔离绝缘膜3a～3e各自正下方的阱2区域部分，形成漏电场缓和层5c、源、漏区5a和源电场缓和层5b的场合。
这里，举例说明形成漏电场缓和层、源、漏区和源电场缓和层作为阱的场合。
如图5和图6所示，在元件隔离绝缘膜3a、3b和漏区4a的正下方区域，形成到达半导体衬底1表面的阱55c。
并且，在元件隔离绝缘膜3c的正下方区域，形成到达半导体衬底1表面的阱55a。进而，在元件隔离绝缘膜3d、3e和源区4b正下方，形成到达半导体衬底1表面的阱55b。设定半导体衬底1为与阱55a～55c的导电型相反的导电型。
所以，在图7所示的半导体器件等效电路中，串联连接的一个MOS晶体管T1和另一个MOS晶体管T2的反向栅变成与半导体衬底1的电位相同的电位。
并且，将阱55a～55c的杂质浓度设定为比漏区4a和源区4b的杂质浓度还要低。
另外，除此外的构成都与图1所示的半导体器件同样，因而对同一部件附加同一标号并省略其说明。
对上述的半导体器件而言，除实施例1中说明的效果外，还获得如下这种效果。
即，例如采用p型半导体衬底作为半导体衬底1形成n沟道型MOS晶体管的场合，由于形成n型阱55a～55c，就不需要形成n型电场缓和层，可以简化工序。
实施例3
这里，举例说明串联连接栅极宽度(沟宽)互相不同的2个MOS晶体管的半导体器件。
如图8所示，设定MOS晶体管T1的沟宽W1比MOS晶体管T2的沟宽W2还要短。在沿着源、漏区5a的各栅电极7a、7b延伸方向的宽度，如虚线框A所示，从位于沟道区11b一侧的部分到位于沟道区11a一侧的部分有平滑变化的部分。
另外，除此以外的构成都与图1中所示的半导体器件的构成同样，因而给同一部件附加同一标号并省略说明。
对上述的半导体器件而言，除实施例1中说过的效果外还获得如下这种效果。
首先，由于MOS晶体管T1、T2的沟宽W1、W2互相不同，就是说在源、漏区5a，沿位于沟道区11b一侧部分的栅电极7b延伸方向的宽度与沿位于沟道区11a一侧部分的栅电极7a延伸方向的宽度不同。
这时，如图9中的虚线框B所示，在源、漏区5a没有平滑变化的部分，而具有约270°角度急剧变化的半导体器件的场合，在该急剧变化的部分，就会显著降低源、漏区5a与阱2的结耐压。
对此，就本半导体器件来说，在源、漏区5a，从位于沟道区11b一侧的部分到位于沟道区11a一侧的部分，存在平滑变化的部分。
因此，源、漏区5a与阱2之间没有电场集中的部分，可提高源、漏区5a与阱2的结耐压。
实施例4
在实施例3，已经叙述了，串联连接栅极宽度(沟宽)互相不同的2个MOS晶体管的半导体器件的场合，在从位于一方沟道区的一侧部分到位于另一方沟道区的一侧部分，存在源、漏区5a的宽度急剧变化的部分的话，就在该部分显著降低源、漏区与阱区的结耐压。
这里，对即便存在这样的源、漏区宽度急剧变化的部分，也能缓和电场的半导体器件进行说明。
如图10所示，设定MOS晶体管T1的沟宽W1，比MOS晶体管T2的沟宽W2还要短。在源、漏区5a，如虚线框B所示，从位于沟道区11b的一侧部分到沟道区11a的一侧部分，设置其宽度急剧变化的部分。
形成栅电极77b，除沟道区11b外使其也覆盖该急剧变化的部分。另外，除此以外的构成都与图1所示的半导体器件7的构成同样，因而给同一部件附加同一标号并省略说明。
对上述的半导体器件而言，除实施例1说明的效果以外，获得如下这种效果。
首先，图11表示串联连接n沟道型MOS晶体管T1、T2场合的等效电路，图12表示串联连接p沟道型MOS晶体管T1、T2场合的等效电路。
图11和图12中，与虚线框B对应的部分，是2个MOS晶体管T1、T2内共同的源、漏区5a部分。
例如，对图11所示的场合来说，之所以给源、漏区5a施加反偏压，是只有给漏区4a(铝布线10)施加反偏压的状态下MOS晶体管T2为接通的场合。
对n沟道型MOS晶体管T1、T2的场合而言，漏区4a的电压为Vdd的时候，n沟道型MOS晶体管T2才变成接通状态(栅电极77b的电压＝Vdd)。
因此，源、漏区5a的电压变成与漏区4a相同电压Vdd。这时，源、漏区5a和形成PN结的阱2成为与源区4b相同电压(GND)，变成施加反偏压(Vdd)的状态。
即，当给源、漏区5a谁加反偏压时，栅电极77b的电压与源、漏区5a的电压变成相同电压。
本半导体器件中，如图10所示，要这样形成栅电极77b，使其覆盖源、漏区5a与阱2的结耐压减少的急剧部分。
给源、漏区5a施加反偏压的场合，应该也给该栅电极77b施加与源、漏区5a相同的电压。由于给栅电极77b施加该电压，向着半导体衬底1的阱2一侧产生电场。
而且，通过该电场而从源、漏区5a与阱2的界面延伸的耗尽层进一步扩展。上述的作用对图12所示的场合也同样适合。
因此，在源、漏区5a形成急剧部分，也能保证MOS晶体管的耐压。
实施例5
就本发明实施例5的半导体器件来说，举例说明串联连接MOS晶体管和电阻器的半导体器件。
如图13和图14所示，半导体衬底1上边形成作为第1杂质区域的阱2。该阱2表面的规定区域上，分别形成元件隔离绝缘膜3a～3d。
在由元件隔离绝缘膜3a、3b夹着的阱2表面上，形成作为第4杂质区域的源、漏区4c。在该元件隔离绝缘膜3a、3b正下方的阱2区域，形成用于缓和源、漏区电场作为第4杂质区域的源、漏电场缓和层5e。
另一方面，在由元件隔离绝缘膜3c、3d夹着的阱2表面上，形成作为第3杂质区域的源、漏区4d。在该元件隔离绝缘膜3c、3d正下方的阱2区域，形成用于缓和源、漏区电场作为第2杂质区域的源、漏电场缓和层5d。
在由元件隔离绝缘膜3b、3c夹着的阱2表面上边，介于栅绝缘膜6c之间形成栅电极7c。
在半导体衬底1上边形成氧化硅膜8使之覆盖栅电极7c。在该氧化硅膜8上分别形成接触孔8d、8c，接触孔8d、8c分别露出源、漏区4c、4d的表面。
氧化硅膜8上边，形成铝布线15、14、16。源、漏区4c通过接触部15a与铝布线15电连接起来。
另一方面，源、漏区4d通过接触部14a，与铝布线14电连接起来。并且，栅电极7c通过接触部16a，与铝布线16电连接起来。
MOS晶体管T由包括栅电极7a、源、漏区4c、4d和源、漏区电场缓和层5e、5d而构成。
一般，在形成MOS晶体管的场合下，为了提高用作晶体管的功率，靠近沟道区形成源、漏区4c、4d。
就上述的半导体器件来说，一对源、漏区4c、4d之中的一个源、漏区4d，离开沟道区11c规定距离而形成。这时，该规定距离应该与在比源、漏区4c、4d杂质浓度要低的源、漏电场缓和层5d中沿电流流动方向的长度对应。
通过进一步增长杂质浓度更低的源、漏电场缓和层5d的长度，决定源、漏电场缓和层5d起到电阻器R的作用。
特别，如图14所示，在源、漏电场缓和层5d，通过进一步缩小大体与从沟道区11c朝着源、漏区4d的方向垂直的方向长度(宽度)，可以进一步提高电阻器R的电阻值。
这样，对本半导体器件而言，一个MOS晶体管T的源、漏电场缓和层5d具有起到电阻器R的作用，就等于串联连接MOS晶体管T和电阻器R。
因此，若与用铝布线串联连接一个MOS晶体管和电阻器的半导体器件，或使串联连接的2个MOS晶体管之中的一个MOS晶体管时常为ON状态，与处于该ON状态的MOS晶体管作为接通电阻的半导体器件的场合比较，则对本半导体器件而言，能够减少MOS晶体管T和电阻器R的占有面积，能够抑制半导体器件的图形布局面积的增大。
另外，上述的半导体器件中，虽然举例说明在一对源、漏电场缓和层5d、5e中的一个源、漏区5d形成电阻器R的情况，但是也可以在双方的源、漏区5d、5e形成电阻器。
实施例6
这里，说明进一步提高实施例5中说过的半导体器件结耐压的半导体器件的一个例子。
如图15中虚线框A所示，在具有电阻器R作用的源、漏电场缓和层5d，形成从宽度窄的部分到宽度大的部分平滑变化的部分。
另外，除此以外的构成都与图13和图14所示的构成同样，因而给同一构件附加同一标号并省略其说明。
对上述半导体器件而言，除实施例5中说明的效果外还获得如下这种效果。
即，通过在源、漏电场缓和层5d形成其宽度平滑变化部分，与宽度急剧变化的场合比较，在源、漏电场缓和层5d与阱2之间没有电场集中部分。其结果，能够提高源、漏电场缓和层5d与阱2的结耐压。
实施例7
这里，说明进一步提高实施例5中说明的半导体器件结耐压的半导体器件的另一例。
如图16所示，在具有起到电阻器R作用的源、漏电场缓和层5d，与图14所示半导体器件的场合同样，设置其宽度急剧变化的部分。
将栅电极7d形成为使之覆盖该急剧变化的部分。另外，对除此以外的构成都与图13和图14所示半导体器件的构成同样，因而给同一部件附加同一标号并省略其说明。
对上述半导体器件而言，除实施例5中说过的效果外还获得如下这种效果。
首先，图17表示串联连接n沟道型MOS晶体管T和电阻器R场合的等效电路，图18表示串联连接p沟道型MOS晶体管T和电阻器R场合的等效电路。
图17和图18中的电阻器R对应于图16中的源、漏电场缓和层5d。之所以给电阻器R的沟道区侧的部分(点C)施加高反偏压，是只有给源、漏区4c施加反偏压的状态下MOS晶体管T为接通的场合。
例如，在图17所示的n沟道型MOS晶体管的场合，可以认为是给源、漏区4c施加电压Vdd，给栅电极7d施加Vdd的场合。
这个场合下，n沟道型MOS晶体管T变成接通的状态，电阻器R的点C部分电压也大约为Vdd。
另一方面，形成电阻器R和PN结的阱2的电压为GND电压，由此，决定给电阻器R的点C施加反偏压。即，当给电阻器R的沟道区侧的部分施加反偏压时，加到栅电极7d上的电压也与该反偏压大约相同。
对本半导体器件而言，如图16所示，要形成栅电极7d使之覆盖电阻器R上的宽度急剧变化的部分。
在给电阻器R的沟道区侧(点C)的部分施加反偏压时，等于也给栅电极7d施加与该反偏压大约相同的电压。
通过对栅电极7d上施加该电压，向半导体衬底1的阱2一侧产生电场。就利用该电场进一步扩展从形成电阻器R的源、漏电场缓和层5d与阱2的界面延伸出去的耗尽层。
因此，即使在形成电阻器R的源、漏区5d中形成急剧的部分，也能确保电阻器R和MOS晶体管的耐压。
另外，在图18所示的p沟道型MOS晶体管T的场合，之所以给电阻器的沟道区侧(点C)的部分施加反偏压，是给源、漏区4c施加例如GND电压等反偏压的状态下，p沟道型MOS晶体管T为接通的场合。
在该状态的期间，与n沟道型MOS晶体管的场合同样，应该给栅电极7d施加与反偏压相同的电压。因此，使耗尽层扩展，能够确保电阻器R和MOS晶体管的耐压。
并且，为了谋求用源、漏电场缓和层5d提高与阱2的结耐压，尽可能降低其杂质浓度。特别是，对杂质浓度低的电阻器R的宽度很窄的部分施加高反偏压的话，就往往使该电阻器R的部分耗尽了。
对本半导体器件而言，由于随着栅电极7d上施加电压而发生的电场，就抑制了使源、漏电场缓和层5d(电阻器R)发生耗尽。因此，电阻器R对电场依赖性减少，可以保持稳定的电阻值。
实施例8
这里，说明进一步提高实施例5中说明的半导体器件结耐压的半导体器件又一个例子。
首先，如图19所示，在具有起到电阻器R作用的源、漏电场缓和层5d，与图14所示半导体器件的场合同样，设置其宽度急剧变化的部分。
要形成电极7e使之覆盖其急剧变化的部分。该电极7e，与连接到源、漏区4d的铝布线14电连接起来。
另外，除此以外的构成都与图13和图14所示半导体器件的构成同样，因而给同一部件附加同一标号并省略其说明。
对上述的半导体器件而言，除实施例5中说过的效果外，还获得如下这种效果。
首先，图20表示串联连接n沟道型MOS晶体管T和电阻器R场合的等效电路，图21表示串联连接p沟道型MOS晶体管T和电阻器R场合的等效电路。
在图13所示的场合，若通过接触部14a给源、漏区4d施加高反偏压，n沟道型MOS晶体管或p沟道型MOS晶体管成为断开状态的话，就等于给整个电阻器R施加高反偏压。
对本半导体器件而言，如图19所示，要形成电极7e使之覆盖电阻器R(源、漏电场缓和层5d)。将该电极7e与铝布线14电连接，电极7e变成与源、漏区4d的电压相同的电压。
通过向电极7e上施加电压，向阱2一侧产生电场。随着该电场，进一步扩展从形成电阻器R的源、漏电场缓和层5d与阱2的界面延伸出去的耗尽层。
因此，即使在构成电阻器R的源、漏区5d中形成急剧的部分，也能确保电阻器R和MOS晶体管的耐压。
另外，给源、漏区4d施加高反偏压，使n沟道型MOS晶体管或p沟道型MOS晶体管成为接通状态的场合，在电阻器R的沟道区11c侧的部分，随着由电阻器R引起的压降就会缓和反偏压。
因此，电阻器R与阱2的耐压，主要取决于电阻器R的源、漏区14a侧的部分所加的反偏压。这时，随着因电极7e上施加电压而发生的电场使耗尽层进一步扩展，所以即使MOS晶体管处于接通状态能够提高耐压。上述的作用效果，对图21所示的场合也同样适合。
这次公开的实施例所有方面都是举例说明，应该认为不是限制性的。本发明不是上述说明而是按照权利要求的范围来表示，企求包括与权利要求范围等同意思和范围内的全部变更。

Claims (12)

1.一种半导体器件，具备：
半导体衬底的主表面上形成的第1导电型的第1杂质区域；
所述第1杂质区域的表面上形成的第1隔离绝缘膜；
在位于所述第1隔离绝缘膜的正下方的所述第1杂质区域部分形成的第2导电型的第2杂质区域；
在所述第1杂质区域部分的表面上与所述第1隔离绝缘膜隔开距离形成的第2导电型的第3杂质区域；
夹着所述第1隔离绝缘膜，在与位于所述第3杂质区域的一侧相反侧的所述第1杂质区域部分的表面上，与所述第1隔离绝缘膜隔开距离形成的第2导电型的第4杂质区域；
在由所述第2杂质区域与所述第3杂质区域夹着的所述第1杂质区域的部分上形成的第1电极部；以及，
在由所述第2杂质区域与所述第4杂质区域夹着的所述第1杂质区域的部分上形成的第2电极部。
2.  按照权利要求1所述的半导体器件，其特征是，
具备：
相对所述第1隔离绝缘膜位于所述第3杂质区域一侧的所述第1杂质区域部分表面上，与所述第1隔离绝缘膜隔开距离形成的第2隔离绝缘膜，和，
相对所述第1隔离绝缘膜位于所述第4杂质区域一侧的所述第1杂质区域部分的表面上，与所述第1隔离绝缘膜隔开距离形成的第3隔离绝缘膜；
所述第3杂质区域包括：
在位于所述第2隔离绝缘膜正下方的所述第1杂质区域的部分形成的具有规定杂质浓度的第1浓度区域，和，
与所述第1浓度区域电连接，对所述第2隔离绝缘膜朝着与所述第1隔离绝缘膜远离的方向形成，具有杂质浓度比所述第1浓度区域还高的第2浓度区域；以及，
所述第4杂质区域包括：
在位于所述第3隔离绝缘膜正下方的所述第1杂质区域的部分形成的具有规定杂质浓度的第3浓度区域，和，
与所述第3浓度区域电连接，对所述第3隔离绝缘膜朝着与所述第1隔离绝缘膜远离的方向形成，具有杂质浓度比所述第3浓度区域还高的第4浓度区域。
3.按照权利要求2所述的半导体器件，其特征是分别形成所述第2杂质区域、所述第3杂质区域和所述第4杂质区域作为阱。
4.按照权利要求2所述的半导体器件，其特征是，
分别形成所述第1电极部和所述第2电极部，使其横穿所述第1杂质区域表面，
设定在位于所述第1电极部正下方的第1沟道区的，对应于所述第1电极部横穿所述第1杂质区域表面的部分的长度的沟道宽度，比在位于所述第2电极部正下方的第2沟道区的，对应于所述第2电极部横穿所述第1杂质区域表面的长度的沟道宽度要短，
在所述第2杂质区域，沿着所述第2杂质区域的所述第1电极部和所述第2电极部延伸的方向的宽度，从位于所述第1沟道区一侧的部分直到位于所述第2沟道区一侧的部分是平滑变化的。
5.按照权利要求2所述的半导体器件，其特征是，
分别形成所述第1电极部和所述第2电极部，使其横穿所述第1杂质区域表面，
设定对应于所述第1电极部横穿所述第1杂质区域表面部分的长度的所述第1沟道区的沟道宽度，比对应于所述第2电极部横穿所述第1杂质区域表面的长度的所述第2沟道区的沟道宽度要短，
在所述第2杂质区域，沿着所述第2杂质区域的所述第1电极部和所述第2电极部延伸的方向的宽度，在位于所述第1沟道区一侧的部分与位于所述第2沟道区一侧的部分之间设置急剧变化的部分，
形成所述第2电极部使其覆盖所述第2杂质区域的所述急剧变化的部分。
6.按照权利要求1所述的半导体器件，其特征是分别形成所述第2杂质区域、所述第3杂质区域和所述第4杂质区域作为阱。
7.按照权利要求1所述的半导体器件，其特征是，
分别形成所述第1电极部和所述第2电极部，使其横穿所述第1杂质区域表面，
设定在位于所述第1电极部正下方的第1沟道区的，对应于所述第1电极部横穿所述第1杂质区域表面部分长度的沟道宽度，比在位于所述第2电极部正下方的第2沟道区的，对应于所述第2电极部横穿所述第1杂质区域表面的长度的沟道宽度要短，
在所述第2杂质区域，沿着所述第2杂质区域的所述第1电极部和所述第2电极部延伸的方向的宽度，从位于所述第1沟道区一侧的部分直到位于所述第2沟道区一侧的部分是平滑变化的。
8.按照权利要求1所述的半导体器件，其特征是
分别形成所述第1电极部和所述第2电极部，使其横穿所述第1杂质区域表面，
设定对应于所述第1电极部横穿所述第1杂质区域表面部分的长度的所述第1沟道区的沟道宽度，比对应于所述第2电极部横穿所述第1杂质区域表面的长度的所述第2沟道区的沟道宽度要短，
在所述第2杂质区域，沿着所述第2杂质区域的所述第1电极部和所述第2电极部延伸的方向的宽度，在位于所述第1沟道区一侧的部分与位于所述第2沟道区一侧的部分之间设置急剧变化的部分，
形成所述第2电极部，使其覆盖所述第2杂质区域的所述急剧变化的部分。
9.一种半导体器件，具备：
半导体衬底的主表面上形成的第1导电型的第1杂质区域；
所述第1杂质区域的表面上形成的隔离绝缘膜；
在位于所述隔离绝缘膜正下方的所述第1杂质区域部分形成的第2导电型的第2杂质区域；
与所述第2杂质区域电连接，向着离开隔离绝缘膜的方向，在所述第1杂质区域部分形成的第2导电型的第3杂质区域；
与所述隔离绝缘膜隔开距离，在与位于所述第3杂质区域一侧相反侧的所述第1杂质区域部分的表面上形成的第2导电型的第4杂质区域；
在由所述第2杂质区域与所述第4杂质区域夹着的所述第1杂质区域的部分上形成的电极部，
在所述第2杂质区域，从所述电极部一侧直至所述第3杂质区域一侧之间，形成沿着与从所述电极部向所述第3杂质区域的方向大体直去方向的宽度更加变窄的部分。
10.按照权利要求9所述的半导体器件，其特征是所述第2杂质区域的所述宽度，从所述电极部一侧直到所述第3杂质区域一侧是平滑变化的。
11.按照权利要求9所述的半导体器件，其特征是在所述第2杂质区域上形成所述电极部，使其覆盖所述宽度变化的部分。
12.按照权利要求9所述的半导体器件，其特征是与所述第3杂质区域固定于相同电位，在所述隔离绝缘膜上形成的另外电极部，使覆盖所述第2杂质区域。
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