CN1825602A - 半导体装置及互补型金属绝缘半导体逻辑电路 - Google Patents

半导体装置及互补型金属绝缘半导体逻辑电路 Download PDF

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Abstract

本发明目的在于提供一种半导体装置，包括一个具有以SOI结构绝缘分离的绝缘分离层4的NchMOS晶体管(1)和一个用绝缘膜形成的电容器，减小硅衬底(B)的厚度来减小衬底电容量。NchMOS晶体管(1)具有绝缘分离区域(5a、5b)以使其成为完全耗尽型或近似的部分耗尽型。与NchMOS晶体管(1)的栅极G连接的电极(6)和杂质扩散层(7)，通过电容器(2)相连接。源极(S)与电源端子(3a)连接，栅极(G)与内部信号线(S1)连接，漏极(D)与内部信号线(S2)连接。NchMOS晶体管(1)在导通/截止时，通过电容器耦合来控制衬底偏置电压。

Description

半导体装置及互补型金属绝缘半导体逻辑电路
技术领域
本发明涉及一种在SOI(Silicon On Insulator，绝缘体上外延硅)上制成的MIS(Metal Insulator Semiconductor，金属绝缘半导体)结构的半导体装置，特别是一种为同时实现高速运作和低漏电流的MOS(Metal OxideSemiconductor，金属氧化物半导体)等半导体装置及使用了该半导体装置的互补型MIS逻辑电路。
背景技术
我们知道，以往为使MOS晶体管本身高速化，将半导体元件微细化而使MOS晶体管的栅极长度变短，并降低阈值电压是非常有效的办法。但是，越降低阈值电压，流过源极与漏极之间的亚阈值·漏电流就有增大的趋势，所述亚阈值·漏电流为不需要电流。因此，使这种亚阈值·漏电流不增大的各种技术被提出。
例如，专利文献1(日本特开平7-211079号公报)中公开了，一种通过只在待机时才在硅衬底上施加反向偏置电压，提高MOS晶体管的阈值电压，来抑制亚阈值·漏电流的静态(static)RAM。根据这种技术，接入时提供一个接地电压VSS＝0V作为启动用晶体管的的反向偏置电压。然后，在将启动晶体管的阈值电压设成例如0.4V的情况下，待机时就提供一个负电压VAA＝-2V作为启动晶体管的反向偏置电压，使启动晶体管的阈值电压成为0.9V。这样，就可以将阈值电压从0.4V提升至0.9V，而能够抑制亚阈值·漏电流的增大。
另外，专利文献2(日本特开平11-307652号公开公报)中公开了，一种在使用了NMOS晶体管的传输晶体管逻辑电路(pass transistor logic)中，通过利用与栅极信号同相的缓冲的输出信号产生的电容器耦合，产生衬底偏置效果。根据这种技术，在用CMOS逆变器(invertor)，对从含有使用了NMOS晶体管的传输晶体管逻辑电路输出的一对输出信号进行缓冲(buffering)的情况下，其中一个CMOS逆变器的输出端子与构成另一个CMOS逆变器的晶体管的沟道(channel)区域，通过硅衬底分别电容耦合，将在输入信号发生变换的时刻开始的上升电平变化较快的CMOS逆变器的输出信号，施加在另一个CMOS逆变器一侧的晶体管的硅衬底上。通过此衬底偏置效果，使晶体管的驱动能力提高，加速另一个CMOS逆变器的输出信号中的上升电平变化。
再者，在专利文献2其它实施方式中，用CMOS逆变器，对从含有使用了NMOS晶体管的传输晶体管逻辑电路输出的输出信号进行缓冲的情况下，根据该逆变器的输出信号通过另外的CMOS逆变器产生反转信号，该信号与最初的构成CMOS逆变器的晶体管的沟道区域介于由硅衬底产生电容耦合。这样就可以产生衬底偏置效果。
另外，专利文献3(美国专利6213869号的说明书)中公开了，一种利用在浮动(floating)状态的衬底上形成的MOS晶体管的栅极与衬底之间的栅极电容(capacitance)，在MOS晶体管接通时，衬底电位向正向偏置方向变动，并稳定在与MOS晶体管并列形成的BJT(Bipolar Junction Transistor，双极结型晶体管)接通的电压上，所以MOS晶体管的阈值电压变小，具有高驱动能力。相反的，在MOS晶体管断开时，衬底电位向反向偏置方向变动，所以MOS晶体管的阈值电压变大，以此实现低消耗电力。
发明内容
专利文献1所记载的亚阈值·漏电流的控制方法，由于需要施加衬底偏置的电路，而具有半导体装置变大或成本增加的问题。另外，专利文献2所记载的技术，由于需要象传输晶体管逻辑电路那样的一对正相和反相的信号，而具有信号电路复杂的问题。另外，在专利文献2的其它实施方式中，每一个输出就需要一个CMOS逆变器，因而有输出数量越多电路规模就变得越大的缺点。
再者，在专利文献3中，由于晶体管尺寸越来越被微细化，栅极面积减小，所以呈浮动状态的衬底上的MOS晶体管的栅极电容量就逐渐减小。进而，伴随电源电压的低电压化，施加在栅极上的电压也低电压化。因此，在施加使MOS晶体管接通的栅极电压时，会产生介于栅极电容量而变化的衬底电位无法超过由BJT的基极和发射极形成的二极管的钳位(cramp)电压VC的现象，而具有衬底电位不稳定的问题。
本发明的目的在于，提供一种半导体装置及包括该半导体装置的互补型MIS逻辑电路，其无需衬底偏置施加电路，以简单的方法控制衬底偏置电压，使MOS晶体管在接通时的衬底电位不会处于不稳定状态，并且能够同时实现高速运作时及待机时的低消耗电力化。
根据本发明一种形态的半导体装置，其SOI结构的硅衬底上形成有绝缘分离区域，所述半导体装置包括：被所述绝缘分离区域包围而电绝缘的，形成在硅衬底上的完全耗尽型或近似的部分耗尽型MIS晶体管；用绝缘膜形成的电容器，其中，与所述MIS晶体管的栅极连接的电极，和通过扩散与所述硅衬底相同的杂质而在所述硅衬底内形成的杂质扩散层，通过所述电容器相连接，形成一个所述MIS晶体管的漏极相当于集电极，所述硅衬底相当于基极，源极相当于发射极的BJT(双极性晶体管)，若相对源极的栅极电压为VGS，所述MIS晶体管的栅极电容量为CG，所述电容器的电容量为CC，寄生电容量为CP，所述BJT的钳位电压为VC，栅极电位变化前的硅衬底电位为VB(I)，那么VB(I)+(CG+CC)*VGS/(CG+CC+CP)＞VC成立。
根据本发明另一种形态的半导体装置，其SOI结构的硅衬底上形成有绝缘分离区域，所述半导体装置包括：被所述绝缘分离区域包围而电绝缘的，形成在硅衬底上的完全耗尽型或近似的部分耗尽型NchMIS晶体管；所述NchMIS晶体管的源极与所述硅衬底之间的衬底电位控制用NchMIS晶体管，其中，所述NchMIS晶体管的栅极与所述衬底电位控制用NchMIS晶体管的栅极连接，所述NchMIS晶体管接通时，硅衬底电位与所述源极的电位为同电位。
根据本发明另一种形态的半导体装置，其SOI结构的硅衬底上形成有绝缘分离区域，所述半导体装置包括：被所述绝缘分离区域包围而电绝缘的，形成在硅衬底上的完全耗尽型或近似的部分耗尽型PchMIS晶体管；所述PchMIS晶体管的源极与所述硅衬底之间的衬底电位控制用PchMIS晶体管，其中，所述PchMIS晶体管的栅极与所述衬底电位控制用PchMIS晶体管的栅极连接，所述PchMIS晶体管接通时，硅衬底电位与所述源极的电位为同电位。
根据本发明另一种形态的半导体装置，其SOI结构的硅衬底上形成有绝缘分离区域，所述半导体装置包括：一个或多个被所述绝缘分离区域包围而电绝缘的，形成在硅衬底上的完全耗尽型或近似的部分耗尽型NchMIS晶体管；用绝缘膜形成的电容器；衬底电位控制用NchMIS晶体管，其中，所述一个或多个NchMIS晶体管的源极与所述硅衬底之间连接有所述衬底电位控制用NchMIS晶体管，与所述衬底电位控制用NchMIS晶体管的栅极连接的电极，和通过扩散与所述硅衬底相同的杂质而在所述硅衬底内形成的杂质扩散层，通过所述电容器相连接，所述电容器及所述衬底电位控制用NchMIS晶体管的栅极，从所述一个或多个NchMIS晶体管的栅极中分离出来。
根据本发明一种形态的半导体装置，其SOI结构的硅衬底上形成有绝缘分离区域，所述半导体装置包括：一个或多个被所述绝缘分离区域包围而电绝缘的，形成在硅衬底上的完全耗尽型或近似的部分耗尽型PchMIS晶体管；用绝缘膜形成的电容器；衬底电位控制用PchMIS晶体管，其中，所述一个或多个PchMIS晶体管的源极与所述硅衬底之间连接有所述衬底电位控制用PchMIS晶体管，与所述衬底电位控制用PchMIS晶体管的栅极连接的电极，和通过扩散与所述硅衬底相同的杂质而在所述硅衬底内形成的杂质扩散层，通过所述电容器相连接，所述电容器及所述衬底电位控制用PchMIS晶体管的栅极，从所述一个或多个PchMIS晶体管的栅极中分离出来。
附图说明
图1是示意本发明实施方式1涉及的NchMOS型半导体装置的结构的电路图。
图2是图1所示NchMOS型半导体装置的示意性截面图。
图3是示意图1所示NchMOS型半导体装置的掩模图一例的俯视图。
图4是图一所示NchMOS半导体装置其它型态的截面图。
图5是表示本发明实施方式2涉及的NchMOS型半导体装置的结构的电路图。
图6是图5所示NchMOS型半导体装置的示意性截面图。
图7是表示本发明实施方式3涉及的PchMOS型半导体装置的结构的电路图。
图8是表示本发明实施方式4涉及的PchMOS型半导体装置的结构的电路图。
图9是表示本发明实施方式5涉及的半导体装置的结构的电路图。
图10表示是本发明实施方式6涉及的半导体装置的结构的电路图。
图11是表示本发明实施方式7涉及的NchMOS型半导体装置的结构的电路图。
图12是表示本发明实施方式8涉及的PchMOS型半导体装置的结构的电路图。
图13是示意本发明实施方式1中的栅极电压与衬底电位随时间变化的图。
图14是示意本发明实施方式2中的栅极电压与衬底电位随时间变化的图。
具体实施方式
以下，参照附图详细地说明本发明的优选实施方式。
(实施方式1)
图1是示意本发明实施方式1涉及的Nch(N沟道)MOS型半导体装置的结构的电路图。另外，图2是图1所示NchMOS型半导体装置的示意性截面图。再者，图3是示意图1所示NchMOS型半导体装置的掩模图一例的俯视图。首先使用图1和图2对实施方式1所对应的NchMOS型半导体装置的电路结构进行说明。
图1及图2所示的NchMOS型半导体装置，其呈浮动状态的硅衬底上，包括完全耗尽型或近似的部分耗尽型NchMOS晶体管1，和用绝缘膜形成的电容器2，减小硅衬底B的厚度以减小衬底电容量。所述呈浮动状态的硅衬底，通过在具有以SOI结构被绝缘分离的绝缘分离层4的硅衬底上设置绝缘分离区域5a、5b而被电绝缘。根据此结构，自然就形成一个NchMOS晶体管1的漏极相当于集电极，硅衬底相当于基极，源极相当于发射极的BJT。与NchMOS晶体管1的栅极G连接的电极(例如，多晶硅)6，和通过扩散与硅衬底(P-)B相同的杂质(P)而得到的杂质扩散层(例如，P+扩散层)7，介由用绝缘膜形成的电容器2连接。另外，NchMOS晶体管1的源极S与电源端子3a连接，栅极G与内部信号线S1连接，漏极D与内部信号线S2连接。
另外，从图3所示的实施方式1的NchMOS型半导体装置的掩模图的一例可以看出，通过有效利用作为NchMOS晶体管1无用的部分，可以形成图1所示的电容器2，因此芯片面积的增大就相对较小。例如，图3中通过在多晶硅(电极)6与P+扩散层(杂质扩散层)7之间形成氧化膜，可以形成电容器2。
P+扩散层7的杂质浓度，最好大于或等于硅衬底(P-)的杂质浓度的10倍。例如，可以利用Pch(P沟道)MOS晶体管的源极、漏极扩散的杂质浓度。扩散电阻值与杂质浓度成比例的减少。另外，通过将P+扩散层7配置在NchMOS晶体管1的周围等，可以使衬底电位控制扩展至硅衬底的整体。
接着，对本发明的实施方式1中的NchMOS型半导体装置的动作进行说明。图13是示意栅极电压与衬底电位随时间变化的图。图1所示的NchMOS晶体管1，若使栅极电极G的电压从“低”变成“高”，NchMOS晶体管1就从断开状态变成接通状态，且由于电容器2的耦合而衬底电位向正电压方向变化，因此衬底电位变成“正”。这里，若NchMOS晶体管1的栅极电容量为CG，电容器2的电容量为CC，衬底的寄生电容量为CP，栅极电压为VGS，MOS晶体管接通时BJT的钳位电压为VC，MOS晶体管接通时的衬底电位为VB(ON)，此时的衬底电位可用下面的式(1)来表示：
V B ( ON ) = V B ( I ) + ( C G + C C ) × V GS ( C G + C C + C P ) · · · ( 1 )
NchMOS晶体管接通时，当衬底电位VB(ON)超过由BJT的基极和发射极形成的二极管的钳位电压VC时，衬底电位就稳定在钳位电压VC上。因此需要衬底电位VB(ON)超过钳位电压VC。
由此，由于NchMOS晶体管1中产生正方向上的衬底电位而阈值电压降低，所以NchMOS晶体管1的驱动能力提高。
另外，若使栅极电极G的电压从“低”变成“高”，NchMOS晶体管1就从接通状态变成断开状态，且由于电容器2的耦合而产生的引导(bootstrap)效应使衬底电位向负电压方向变化，所以衬底电位变成“负”。这里，若MOS晶体管断开时的衬底电位为VB(OFF)，此时的衬底电位可用下面的式(2)来表示：
V B ( OFF ) = V C - ( C G + C C ) × V GS ( C G + C C + C P ) · · · ( 2 )
衬底电位一度变成VB(OFF)，但是随着时间的经过，电位会因为寄生二极管的漏电流而缓慢地变化，不过时间短的话可以忽视此电位变化。也就是说，由于NchMOS晶体管1中产生反方向上的衬底电位而阈值电压升高，所以漏极D和源极S之间的亚阈值·漏电流减小。
图1所示的电容器2用图2的结构来说明的话，就是在与硅衬底B(P-)相同的杂质扩散层7(P+)上形成氧化膜，并在其上面形成多晶硅等导电体(电极)，以此形成图1所示的电容器2。用图3来说明的话，就是在杂质扩散层的P+扩散层7上形成氧化膜，并在其上面形成多晶硅6等的导电体(电极)，以此形成图1所示的电容器2。
图4是图1所示的NchMOS型半导体装置的其它形态的截面图。也就是说，如图4所示的，在与绝缘分离区域5a相接的硅衬底部分形成与硅衬底相同的杂质扩散层7，并在该绝缘分离区域5a内挖出一条沟槽，在该沟槽内形成金属8a、8b。这样，沟槽内的金属8a与硅衬底B及与此硅衬底相同的杂质扩散层7之间就能够分别形成图1所示的电容器2。图4示意的是，并用了图2所示的使用了氧化膜的电容器2，和图4所示的由沟槽内的金属8a与硅衬底B及与此硅衬底B相同的杂质扩散层7之间分别形成的电容器的结构。这样可以进一步减小芯片面积。
(实施方式2)
图5是示意本发明的实施方式2涉及的NchMOS型半导体装置的结构的电路图。另外，图6是图5所示NchMOS型半导体装置的示意性截面图。不过，由于此NchMOS型半导体装置具有与在实施方式1说明的图1及图2所示的NchMOS型半导体装置相同的结构，所以省略重复的说明。图5所示的实施方式2的结构为，将图1所示实施方式1的NchMOS晶体管1当作逻辑电路用NchMOS晶体管9，并在该逻辑电路用NchMOS晶体管9的源极S和硅衬底B之间，增加一个衬底电位控制用NchMOS晶体管10，逻辑电路用NchMOS晶体管9与衬底电位控制用NchMOS晶体管10的各栅极G互相连接。
图14是示意栅极电压与衬底电位随时间变化的图。根据此结构，由于逻辑电路用NchMOS晶体管9在接通状态时，硅衬底B与逻辑电路用NchMOS晶体管9的源极S为同电位，所以可以得到稳定的衬底电位。逻辑电路用NchMOS晶体管9从接通状态变成断开状态时，虽然衬底电位由于电容量耦合向负电压方向变化，直至达到衬底电位控制用NchMOS晶体管的阈值电压，但是随着时间的经过电压会因为寄生二极管的漏电流而缓慢地变化。不过时间短的话，可以忽视此电位变化。此时优选地，降低逻辑电路用NchMOS晶体管9的阈值电压(即，使其成为负电压或很小的正电压)，提高衬底电位控制用NchMOS晶体管10的阈值电压(即，使其成为很大的正电压)。这是因为，只有在达到衬底电位控制用NchMOS晶体管10的阈值电压为止的过程中，使硅衬底B向负电压方向变化的效果才能体现出来。也就是说，衬底电位控制用NchMOS晶体管10的阈值电压低的话，衬底偏置效果就变小，逻辑电路用NchMOS晶体管9的源极S与硅衬底B之间的电位差就变小。
(实施方式3)
在实施方式3中，对PchMOS型半导体装置进行说明。图7是示意本发明的实施方式3涉及的PchMOS型半导体装置的结构的电路图。基本的电路结构，除了将图1所示的NchMOS型半导体装置变成PchMOS型半导体装置以外，其它部分都相同。图7所示的PchMOS晶体管11，若使栅极G的电压从“高”变成“低”，PchMOS晶体管11就从断开状态变成接通状态，且由于电容器12的耦合衬底电位向负电压方向变化，所以产生“负”的衬底电位。衬底电位的关系式除极性有变化以外，其它与实施方式的式(1)相同。若使栅极G的电压从“低”变成“高”，PchMOS晶体管11就从接通状态变成断开状态，且由于电容器12的耦合而产生的引导效应使衬底电位向正电压方向变化，所以产生“正”的衬底电位。衬底电位的关系式除极性有变化以外，其它与实施方式的式(2)相同。因此，PchMOS晶体管11的阈值电压变低(即，成为很大的负电压)，漏极D与源极S之间的亚阈值漏电流减少。
(实施方式4)
在实施方式4，对于图5所示的实施方式2为NchMOS型半导体装置，说明使用了PchMOS型半导体装置的情况的例子。图8是示意本发明实施方式4涉及的PchMOS型半导体装置的结构的电路图。基本的电路结构，除了PchMOS型和NchMOS型不同以外，其它全部相同。逻辑电路用PchMOS晶体管13为接通状态时，由于硅衬底B与逻辑电路用PchMOS晶体管13的源极D为同电位，而可以得到稳定的衬底电位。逻辑电路用PchMOS晶体管13从接通状态变成断开状态时，衬底电位由于电容量耦合向正电压方向变化，直至达到衬底电位控制用NchMOS晶体管的阈值电压，所以优选地，提高逻辑电路用PchMOS晶体管13的阈值电压(即，使其成为正电压或很小的负电压)，并降低衬底电位控制用PchMOS晶体管14的阈值电压(即，使其成为很大的负电压)。
(实施方式5)
图9是示意本发明实施方式5涉及的半导体装置的结构的电路图。也就是说，图9所示的实施方式5的半导体装置，是将图1所示实施方式1的NchMOS型半导体装置和图7所示的实施方式3的PchMOS型半导体装置2个组合而成的两输入的NAND电路的结构示例。具体地说，图9所示的实施方式5的半导体装置，通过组合NchMOS晶体管1a、1b和PchMOS晶体管11a、11b，而形成两输入的NAND电路。根据这种结构，由于对每个MOS晶体管进行衬底电位控制使阈值电压变化，而可以形成对应低消耗电力的逻辑电路。其它的逻辑电路也可以与图9所示的两输入的NAND电路同样地形成。
(实施方式6)
图10是示意本发明的实施方式6涉及的半导体装置的结构的电路图。也就是说，图10所示的实施方式6的半导体装置，是将图5所示实施方式2的NchMOS型半导体装置和图8所示的实施方式4的PchMOS型半导体装置2个组合而成的两输入的NAND电路的结构示例。具体地说，图10所示的实施方式6的半导体装置，通过组合NchMOS晶体管XXa、XXb和PchMOS晶体管YYa、YYb，来形成两输入的NAND电路。根据这种结构，由于对每个MOS晶体管进行衬底电位控制使阈值电压变化，而可以形成对应低消耗电力的逻辑电路。其它的逻辑电路也可以与图12所示的两输入的NAND电路同样地形成。
(实施方式7)
图11是示意本发明的实施方式7涉及的NchMOS型半导体装置的结构的电路图。即，图11示意的是在图5所示的实施方式2的NchMOS型半导体装置中，将衬底电位控制用NchMOS晶体管10的栅极G和电容器2与逻辑电路用NchMOS晶体管9a的栅极G分离，而与待机控制信号线S3连接，还增加了另外的逻辑电路用NchMOS晶体管9b。逻辑电路用NchMOS晶体管9a、9b进一步多个组合，形成逻辑电路。
图11所示的实施方式7使用待机控制信号线S3来控制衬底电位。即，运作状态时，将待机控制信号线S3设成“高”，使衬底电压与电源端子3a为同电位。待机状态时，将待机控制信号线S3设成“低”，利用电容器2使硅衬底B上产生负电压的衬底偏置电压。这种情况下也优选地，降低逻辑电路用NchMOS晶体管9a、9b的阈值电压(即，设成负电压或很小的正电压)，提高衬底电位控制用NchMOS晶体管10的阈值电压(即，设成很大的正电压)。
(实施方式8)
图12是示意本发明的实施方式8涉及的PchMOS型半导体装置的结构的电路图。图11所示的实施方式7为NchMOS型半导体装置，而图12所示的实施方式8为PchMOS型半导体装置。基本的电路结构，除了PchMOS型和NchMOS型不同以外，其它全部相同。另外，通过并用图11的实施方式7和图12的实施方式8，可以在待机时使硅衬底上产生反向偏置电压，提高逻辑电路用NchMOS晶体管的阈值电压(即，设成很大的正电压)，并降低逻辑电路用PchMOS晶体管的阈值电压(即，设成很大的负电压)，所以能够减少电源漏电。
如上所述，本发明无需衬底偏置施加电路，而是以简单的利用电容器的方法进行控制，以使SOI结构的衬底偏置电位在MOS晶体管接通时不会处于不稳定状态，所以能够同时实现高速运作时和待机时的低消耗电力。
也就是说，我们知道为使MOS晶体管自身高速化，除了将半导体装置微细化缩短MOS晶体管的栅极长度以外，降低阈值电压也是非常有效的。不过一般情况下，阈值电压越低，源极和漏极之间流过的不要电流的亚阈值·漏电流就有增大的趋势。然而，本发明的半导体装置，使用SOI结构绝缘分离每个MOS晶体管，成为完全耗尽型或近似的部分耗尽型状态，减少被绝缘分离的硅衬底的电容量。并且，驱动MOS晶体管栅极的信号线和与硅衬底相同的杂质扩散层，通过电容器连接。这样，在MOS晶体管导通/截止时通过电容器耦合来控制衬底偏置电压，所以可以实现MOS晶体管的高速化和低消耗电力。
本发明的半导体装置，其SOI结构的硅衬底上形成有绝缘分离区域，所述半导体装置包括：
被所述绝缘分离区域包围而电绝缘的，形成在硅衬底上的完全耗尽型或近似的部分耗尽型MIS晶体管；
用绝缘膜形成的电容器，其中，
与所述MIS晶体管的栅极连接的电极和通过扩散与所述硅衬底相同的杂质而在所述硅衬底内形成的杂质扩散层，通过所述电容器相连接，
形成一个所述MIS晶体管的漏极相当于集电极，所述硅衬底相当于基极，源极相当于发射极的BJT(双极性晶体管)，若相对源极的栅极电压为VGS，所述MIS晶体管的栅极电容量为CG，所述电容器的电容量为CC，寄生电容量为CP，所述BJT的钳位电压为VC，栅极电位变化前的硅衬底电位为VB(I)，那么VB(I)+(CG+CC)*VGS/(CG+CC+CP)＞VC成立。
所述半导体装置，优选地，通过扩散与所述硅衬底相同的杂质而形成的杂质扩散层的杂质浓度大于或等于所述硅衬底的杂质浓度的10倍。
所述半导体装置，优选地，所述杂质扩散层被配置成围绕在所述MIS晶体管周围的状态。
所述半导体装置，优选地，所述MIS晶体管为NchMIS晶体管，所述BJT为NPN型BJT。
本发明的半导体装置，其SOI结构的硅衬底上形成有绝缘分离区域，所述半导体装置包括：
被所述绝缘分离区域包围而电绝缘的，形成在硅衬底上的完全耗尽型或近似的部分耗尽型NchMIS晶体管；
所述NchMIS晶体管的源极与所述硅衬底之间的衬底电位控制用NchMIS晶体管，其中，
所述NchMIS晶体管的栅极与所述衬底电位控制用NchMIS晶体管的栅极连接，
所述NchMIS晶体管接通时，硅衬底电位与所述源极的电位为同电位。
本发明的半导体装置(6)，在半导体装置(5)的基础上优选地，还包括：
用形成在所述硅衬底上的绝缘膜形成的电容器，其中，
与所述NchMIS晶体管的栅极连接的电极和通过扩散与所述硅衬底相同的杂质而在所述硅衬底内形成的杂质扩散层，通过所述电容器相连接。
所述半导体装置，优选地，将所述NchMIS晶体管作为逻辑电路用NchMIS晶体管的情况下，所述衬底电位控制用NchMIS晶体管的阈值电压被设成大于所述逻辑电路用NchMIS晶体管的阈值电压。
所述半导体装置，优选地，所述MIS晶体管为PchMIS晶体管，所述BJT为PNP型BJT。
本发明的半导体装置，其SOI结构的硅衬底上形成有绝缘分离区域，所述半导体装置包括：
被所述绝缘分离区域包围而电绝缘的，形成在硅衬底上的完全耗尽型或近似的部分耗尽型PchMIS晶体管；
所述PchMIS晶体管的源极与所述硅衬底之间的衬底电位控制用PchMIS晶体管，其中，
所述PchMIS晶体管的栅极与所述衬底电位控制用PchMIS晶体管的栅极连接，
所述PchMIS晶体管接通时，硅衬底电位与所述源极的电位为同电位。
本发明的半导体装置(10)，在半导体装置(9)的基础上优选地，还包括：
用形成在所述硅衬底上的绝缘膜形成的电容器，其中，
与所述PchMIS晶体管的栅极连接的电极和通过扩散与所述硅衬底相同的杂质而在所述硅衬底内形成的杂质扩散层，通过所述电容器相连接。
所述半导体装置，优选地，将所述PchMIS晶体管作为逻辑电路用PchMIS晶体管的情况下，所述衬底电位控制用PchMIS晶体管的阈值电压被设成小于所述逻辑电路用PchMIS晶体管的阈值电压。
所述半导体装置，优选地，所述电容器通过形成在所述杂质扩散层与所述电极之间的氧化膜形成。
所述半导体装置，优选地，所述电容器通过形成在所述绝缘分离区域内的沟槽内金属，与所述硅衬底及/或所述杂质扩散层之间的电容形成。
所述半导体装置，优选地，所述电容器包括：
第一电容器，通过形成在所述杂质扩散层与所述电极之间的氧化膜形成；
第二电容器，通过形成在所述绝缘分离区域内的沟槽内金属，与所述硅衬底及/或所述杂质扩散层之间的电容形成。
本发明的半导体装置，其SOI结构的硅衬底上形成有绝缘分离区域，所述半导体装置包括：
一个或多个被所述绝缘分离区域包围而电绝缘的，形成在硅衬底上的完全耗尽型或近似的部分耗尽型NchMIS晶体管；
用绝缘膜形成的电容器；
衬底电位控制用NchMIS晶体管，其中，
所述一个或多个NchMIS晶体管的源极与所述硅衬底之间连接有所述衬底电位控制用NchMIS晶体管，
与所述衬底电位控制用NchMIS晶体管的栅极连接的电极，和通过扩散与所述硅衬底相同的杂质而在所述硅衬底内形成的杂质扩散层，通过所述电容器相连接，
所述电容器及所述衬底电位控制用NchMIS晶体管的栅极，从所述一个或多个NchMIS晶体管的栅极中分离出来。
本发明的半导体装置，其SOI结构的硅衬底上形成有绝缘分离区域，所述半导体装置包括：
一个或多个被所述绝缘分离区域包围而电绝缘的，形成在硅衬底上的完全耗尽型或近似的部分耗尽型PchMIS晶体管；
用绝缘膜形成的电容器；
衬底电位控制用PchMIS晶体管，其中，
所述一个或多个PchMIS晶体管的源极与所述硅衬底之间连接有所述衬底电位控制用PchMIS晶体管，
与所述衬底电位控制用PchMIS晶体管的栅极连接的电极，和通过扩散与所述硅衬底相同的杂质而在所述硅衬底内形成的杂质扩散层，通过所述电容器相连接，
所述电容器及所述衬底电位控制用PchMIS晶体管的栅极，从所述一个或多个PchMIS晶体管的栅极中分离出来。
本发明的互补型MIS逻辑电路，包括所述半导体装置。
也就是说，本发明的半导体装置，使用SOI结构的硅衬底绝缘分离每个MOS晶体管，减小硅衬底的厚度，成为完全耗尽型或近似的部分耗尽型状态，减小被绝缘分离的硅衬底的电容量。并且，除所述MOS晶体管以外，还在驱动MOS晶体管栅极的信号线，和通过扩散与硅衬底相同的杂质而形成的杂质扩散层(以下也可只将其称为“与硅衬底相同的杂质扩散层”)之间，增加一个电容器。由此，栅极与硅衬底之间的电容量增加，且通过使用杂质扩散层可以使衬底电位控制扩展至硅衬底整体。这样，施加使MOS晶体管接通的栅极电压的话，由于栅极与硅衬底之间的电容量增加，使衬底电位易于变化成超过由BJT的基极和发射极形成的二极管的钳位电压，结果是，衬底电位稳定，且阈值电压变小。MOS晶体管断开时，可以使衬底上产生反向偏置电压，增大阈值电压。
再者，除上述的结构以外，也可以在所述杂质扩散层和MOS晶体管的源极之间，增加一个其栅极与所述MOS晶体管的栅极连接的衬底电位控制用MOS晶体管，所述杂质扩散层与所述MOS晶体管的源极电连接。这样，MOS晶体管接通时，可以使衬底电位与MOS晶体管的源极电位相同，使衬底电位稳定。同样地，MOS晶体管断开时，可以使衬底上产生反向偏置电压，增大阈值电压。
另外，还可以将衬底电压控制用MOS晶体管的栅极及电容器的端子，与待机控制信号相连接，所述电容器的端子是与连接在与硅衬底相同的杂质扩散层上的端子相反方向的端子。这样，使用待机控制信号，在运作时可以使衬底电位与源极电位相同，而在待机时使硅衬底上产生反向偏置电压。
上述结构不仅适用于NchMOS晶体管，也适用于PchMOS晶体管。另外，电容器的结构为，在与硅衬底相同的杂质扩散层上以与通常的栅极相同的方法形成氧化膜，再在其上面形成多晶硅。另外，通过在绝缘分离区域上挖出沟槽并蒸着金属，在绝缘分离区域的金属与硅衬底及/或与硅衬底相同的杂质扩散层之间形成电容器。
因此，本发明涉及的半导体装置，无需衬底偏置电压施加电路，用SOI结构将各MOS晶体管绝缘分离，成为完全耗尽型或近似的部分耗尽型状态，减小衬底的电容量，且驱动MOS晶体管栅极的信号线和与衬底相同的杂质扩散层，通过电容器连接，而可以控制衬底偏置电压，所以能够制造出可同时实现高速运作时和待机时消耗电力低的半导体集成电路。
尽管已经针对典型实施例示出和描述了本发明，本领域的普通技术人员应该理解，在不脱离本发明的精神和范围的情况下，可以进行各种其他的改变、替换和添加。因此，本发明不应该被理解为被局限于上述特定实例，而应当由所附权利要求所限定。

Claims (17)

1.一种半导体装置，其SOI结构的硅衬底上形成有绝缘分离区域，所述半导体装置包括：
被所述绝缘分离区域包围而电绝缘的形成在硅衬底上的，完全耗尽型或近似的部分耗尽型MIS晶体管；
用绝缘膜形成的电容器，其中，
与所述MIS晶体管的栅极连接的电极，和通过扩散与所述硅衬底相同的杂质而在所述硅衬底内形成的杂质扩散层，通过所述电容器相连接，
形成一个所述MIS晶体管的漏极相当于集电极，所述硅衬底相当于基极，源极相当于发射极的BJT(双极性晶体管)，若相对源极的栅极电压为VGS，所述MIS晶体管的栅极电容量为CG，所述电容器的电容量为CC，寄生电容量为CP，所述BJT的钳位电压为VC，栅极电位变化前的硅衬底电位为VB(I)，那么VB(I)+(CG+CC)*VGS/(CG+CC+CP)＞VC成立。
2.根据权利要求1所述的半导体装置，其中，通过扩散与所述硅衬底相同的杂质而形成的杂质扩散层的杂质浓度大于或等于所述硅衬底的杂质浓度的10倍。
3.根据权利要求1所述的半导体装置，其中，所述杂质扩散层被配置成围绕在所述MIS晶体管周围的状态。
4.根据权利要求1所述的半导体装置，其中，
所述MIS晶体管为NchMIS晶体管；
所述BJT为NPN型BJT。
5.一种半导体装置，其SOI结构的硅衬底上形成有绝缘分离区域，所述半导体装置包括：
被所述绝缘分离区域包围而电绝缘的形成在硅衬底上的，完全耗尽型或近似的部分耗尽型NchMIS晶体管；
所述NchMIS晶体管的源极与所述硅衬底之间的，衬底电位控制用NchMIS晶体管，其中，
所述NchMIS晶体管的栅极与所述衬底电位控制用NchMIS晶体管的栅极连接，
所述NchMIS晶体管接通时，硅衬底电位与所述源极的电位为同电位。
6.根据权利要求5所述的半导体装置，还包括：
用形成在所述硅衬底上的绝缘膜形成的电容器，其中，
与所述NchMIS晶体管的栅极连接的电极，和通过扩散与所述硅衬底相同的杂质而在所述硅衬底内形成的杂质扩散层，通过所述电容器相连接。
7.根据权利要求5所述的半导体装置，其中，将所述NchMIS晶体管作为逻辑电路用NchMIS晶体管的情况下，所述衬底电位控制用NchMIS晶体管的阈值电压被设成大于所述逻辑电路用NchMIS晶体管的阈值电压。
8.根据权利要求5所述的半导体装置，其中，
所述MIS晶体管为PchMIS晶体管，
所述BJT为PNP型BJT。
9.一种半导体装置，其SOI结构的硅衬底上形成有绝缘分离区域，所述半导体装置包括：
被所述绝缘分离区域包围而电绝缘的形成在硅衬底上的，完全耗尽型或近似的部分耗尽型PchMIS晶体管；
所述PchMIS晶体管的源极与所述硅衬底之间的，衬底电位控制用PchMIS晶体管，其中，
所述PchMIS晶体管的栅极与所述衬底电位控制用PchMIS晶体管的栅极连接，
所述PchMIS晶体管接通时，硅衬底电位与所述源极的电位为同电位。
10.根据权利要求9所述的半导体装置，还包括：
用形成在所述硅衬底上的绝缘膜形成的电容器，其中，
与所述PchMIS晶体管的栅极连接的电极，和通过扩散与所述硅衬底相同的杂质而在所述硅衬底内形成的杂质扩散层，通过所述电容器相连接。
11.根据权利要求9所述的半导体装置，其中，将所述PchMIS晶体管作为逻辑电路用PchMIS晶体管的情况下，所述衬底电位控制用PchMIS晶体管的阈值电压被设成小于所述逻辑电路用PchMIS晶体管的阈值电压。
12.根据权利要求1所述的半导体装置，其中，所述电容器通过形成在所述杂质扩散层与所述电极之间的氧化膜形成。
13.根据权利要求1所述的半导体装置，其中，所述电容器通过形成在所述绝缘分离区域内的沟槽内金属，与所述硅衬底及/或所述杂质扩散层之间的电容量形成。
14.根据权利要求1所述的半导体装置，所述电容器包括：
第一电容器，通过形成在所述杂质扩散层与所述电极之间的氧化膜形成；
第二电容器，由形成在所述绝缘分离区域内的沟槽内金属，与所述硅衬底及/或所述杂质扩散层之间的电容量形成。
15.一种半导体装置，其SOI结构的硅衬底上形成有绝缘分离区域，所述半导体装置包括：
一个或多个被所述绝缘分离区域包围而电绝缘的形成在硅衬底上的，完全耗尽型或近似的部分耗尽型NchMIS晶体管；
用绝缘膜形成的电容器；
衬底电位控制用NchMIS晶体管，其中，
所述一个或多个NchMIS晶体管的源极与所述硅衬底之间连接有所述衬底电位控制用NchMIS晶体管，
与所述衬底电位控制用NchMIS晶体管的栅极连接的电极，和通过扩散与所述硅衬底相同的杂质而在所述硅衬底内形成的杂质扩散层，通过所述电容器相连接，
所述电容器及所述衬底电位控制用NchMIS晶体管的栅极，从所述一个或多个NchMIS晶体管的栅极中分离出来。
16.一种半导体装置，其SOI结构的硅衬底上形成有绝缘分离区域，所述半导体装置包括：
一个或多个被所述绝缘分离区域包围而电绝缘的形成在硅衬底上的，完全耗尽型或近似的部分耗尽型PchMIS晶体管；
用绝缘膜形成的电容器；
衬底电位控制用PchMIS晶体管，其中，
所述一个或多个PchMIS晶体管的源极与所述硅衬底之间连接有所述衬底电位控制用PchMIS晶体管，
与所述衬底电位控制用PchMIS晶体管的栅极连接的电极，和通过扩散与所述硅衬底相同的杂质而在所述硅衬底内形成的杂质扩散层，通过所述电容器相连接，
所述电容器及所述衬底电位控制用PchMIS晶体管的栅极，从所述一个或多个PchMIS晶体管的栅极中分离出来。
17.一种互补型MIS逻辑电路，包括权利要求1、5或9所述的任意一个半导体装置。
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