CN113196307B - 神经元及包括其的神经形态系统 - Google Patents

神经元及包括其的神经形态系统 Download PDF

Info

Publication number
CN113196307B
CN113196307B CN201980084572.3A CN201980084572A CN113196307B CN 113196307 B CN113196307 B CN 113196307B CN 201980084572 A CN201980084572 A CN 201980084572A CN 113196307 B CN113196307 B CN 113196307B
Authority
CN
China
Prior art keywords
silicon
neuron
insulator
fully depleted
neuromorphic system
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201980084572.3A
Other languages
English (en)
Other versions
CN113196307A (zh
Inventor
朴在勤
金东元
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Industry University Cooperation Foundation IUCF HYU
Original Assignee
Industry University Cooperation Foundation IUCF HYU
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Industry University Cooperation Foundation IUCF HYU filed Critical Industry University Cooperation Foundation IUCF HYU
Publication of CN113196307A publication Critical patent/CN113196307A/zh
Application granted granted Critical
Publication of CN113196307B publication Critical patent/CN113196307B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/04—Architecture, e.g. interconnection topology
    • G06N3/049—Temporal neural networks, e.g. delay elements, oscillating neurons or pulsed inputs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
    • G06N3/065—Analogue means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/08—Learning methods
    • G06N3/088—Non-supervised learning, e.g. competitive learning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N59/00—Integrated devices, or assemblies of multiple devices, comprising at least one galvanomagnetic or Hall-effect element covered by groups H10N50/00 - H10N52/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Biomedical Technology (AREA)
  • Biophysics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Molecular Biology (AREA)
  • Data Mining & Analysis (AREA)
  • General Engineering & Computer Science (AREA)
  • General Health & Medical Sciences (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Evolutionary Computation (AREA)
  • Computing Systems (AREA)
  • Computational Linguistics (AREA)
  • Artificial Intelligence (AREA)
  • Ceramic Engineering (AREA)
  • Neurology (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开一种神经元及包括其的神经形态系统。本发明实施例的特征在于，神经元包括全耗尽型绝缘层上覆硅(Silicon‑on‑insulator)器件，根据所输入的电信号(Spikes)控制耗尽区域，来执行整合(Integration)及泄漏(Leaky)。

Description

神经元及包括其的神经形态系统
技术领域
本发明涉及神经元及包括其的神经形态系统，更详细地，涉及执行整合(Integration)及泄漏(Leaky)的一个以上的神经元及包括神经元的神经形态系统。
背景技术
进来，随着基于冯·诺伊曼结构的集成电路中的耗电大有增长且发热问题越发严重，正在进行模仿动物神经系统的很多尝试。尤其，在模仿动物的神经系统的技术中，由于可大大减少耗电且可实现识别功能、可进行学习，因而可改善识别功能和判断功能。由此，可代替或大为改善现有的冯·诺伊曼方式的集成电路的功能，对其的关注及研究日益增加。
可通过利用神经细胞的原理呈现神经形态系统(Neuromorphic System)。神经形态系统是指利用多个器件呈现构成人类大脑的神经元来模仿大脑处理数据的方式的系统。因此，通过利用包含神经元的神经形态系统来以与大脑相似的方式处理数据并学习。
即，神经元通过神经元的突触来与其他神经元相连接，可通过突触来从其他神经元接收数据。在此情况下，神经元对所接收的数据进行整合及合并，在所合并的数据达到阈值(Vt)的情况下，对其进行发放及输出。
即，神经元执行数据的整合及发放(Integrate and Fire)功能。并且，突触器件将根据输入值选择性地进行输出。即，突触器件通过对所输入的数据进行增强(Potentiation)或减少(Depression)来向神经元传递。
以往，基于互补型金属氧化物半导体场效应晶体管(C-MOSFET)制作了这种神经元。基于互补型金属氧化物半导体场效应晶体管的神经元需包括：电容器，执行数据的整合功能；以及比较器(comparator)，若施加特定阈值以上的信号，则进行发放，除此之外，还有用于确保延迟、稳定性的多个附加电路。
但是，由于电容器所占的面积相当大，因而神经元的总面积将非常大，耗电也将非常大。虽然电容器对模仿生物学神经元的膜电势变化非常有用，但在电容器的蓄电容量小的情况下，因泄漏电流而无法整合电荷量。
通常，在为使神经元进行动作而所需的RC时间常数方面，为了按约几ms程度得到该水平的RC时间常数值，即使使用几十M ohm的高电阻，也需要最少几百pF的蓄电容量，通过当前技术呈现这种程度的蓄电容量，则需要1000F2以上的面积，基于电容器的神经元在呈现高集成人工智能硬件方面存在困难。
因此，由于这种结构限制，神经形态系统的结构变得非常复杂，存在精密度受限等多种问题。
发明内容
技术问题
本发明实施例的目的在于提供通过包括全耗尽型绝缘层上覆硅(SOI)器件来去除电容器并由此提高集成度的神经元。
本发明实施例的目的在于提供通过包括用于执行整合及泄漏的全耗尽型绝缘层上覆硅器件来能够满足可使神经元进行动作的RC时间常数条件的神经元。
本发明实施例的目的在于提供可通过具备将用于执行整合及泄漏的全耗尽型绝缘层上覆硅器件包括在其中的神经元来用于可执行学习及逻辑思考的人工智能系统的神经形态系统。
技术方案
本发明实施例的神经元包括全耗尽型绝缘层上覆硅(Silicon-on-insulator)器件，根据所输入的电信号(Spikes)控制耗尽区域，来执行整合及泄漏。
在上述整合中，通过一个以上的突触输入的上述电信号能够以电势的形态积累。
可在间隔(Interval)时间区间内执行上述泄漏，上述间隔时间区间为从输入上述电信号的时间开始到输入之后电信号的时间为止的区间。
上述全耗尽型绝缘层上覆硅器件可以为N型金属氧化物半导体(NMOS)晶体管器件，其可包括：基板，形成绝缘层上覆硅(silicon on insulator)结构，依次包括第一半导体层、埋置绝缘层以及用作沟道层的第二半导体层；栅极绝缘膜，形成于上述第二半导体层上；栅极电极，形成于上述栅极绝缘膜上；以及源极区域及漏极区域，配置于上述栅极电极的两侧，以互相隔开的方式形成于上述第二半导体层内。
上述第二半导体层的厚度可达到3nm至100nm。
上述第二半导体层可包含硅(Silicon)、应变硅(Strained Silicon)以及减轻应力的硅-锗(Relaxed SiGe)中的至少一种物质。
可通过上述漏极区域输入上述电信号。
本发明实施例的神经形态系统包括：一个以上的突触前神经元(Pre-neuron)；一个以上的突触(Synapse)，与上述一个以上的突触前神经元电连接；以及一个以上的突触后神经元(Post-neuron)，与上述一个以上的突触电连接，包括全耗尽型绝缘层上覆硅器件，上述一个以上的突触后神经元执行整合及泄漏。
上述一个以上的突触后神经元可根据所输入的电信号控制耗尽区域，来执行上述整合及上述泄漏。
上述一个以上的突触可形成交叉开关矩阵(cross-bar array)结构。
上述一个以上的突触可包括忆阻器(memristor)及选择器件。
上述神经形态系统还可包括加法器。
发明的效果
根据本发明的实施例，可提供通过包括全耗尽型绝缘层上覆硅器件来去除电容器并由此提高集成度的神经元。
根据本发明的实施例，可提供通过包括用于执行整合及泄漏的全耗尽型绝缘层上覆硅器件来能够满足可使神经元进行动作的RC时间常数条件的神经元。
根据本发明的实施例，可提供可通过具备将用于执行整合及泄漏的全耗尽型绝缘层上覆硅器件包括在其中的神经元来用于可执行学习及逻辑思考的人工智能系统的神经形态系统。
附图说明
图1a及图1b为示出神经元和泄漏、整合及发放(LIF，leaky integration andfire)动作的示意图及图表；
图2为示出本发明实施例的神经元的框图；
图3为示出本发明实施例的神经元所包括的全耗尽型绝缘层上覆硅器件的剖视图；
图4为示出本发明实施例的神经形态系统的交叉开关矩阵(Cross-bar array)结构的示意图；
图5示出本发明实施例的神经形态系统的框图；
图6为示出本发明实施例的神经形态系统所包括的突触的忆阻器的剖视图；
图7为示出本发明实施例的神经形态系统所包括的突触的选择器件的剖视图；
图8a至图8e为示出本发明实施例的神经形态系统所包括的突触的电特性的图表；
图9a至图9g为示出本发明实施例的神经元所包括的全耗尽型绝缘层上覆硅器件的电特性的图表；
图10为示出单层脉冲神经网络(spiking neural network，SNN)示意图的图像；
图11a至图11b为示出突触的权重(Weight)的图像；
图12示出基于学习次数的图像识别准确度；
具体实施方式
以下，参照附图及附图中的多个内容详细说明本发明的实施例，但本发明并不受实施例的限制或限定。
在本说明书中使用的术语用于对实施例进行说明，并不用于限定本发明。在本说明书中，只要未特别提及，则单数型的语句包括复数型。在本说明书中使用的“包括(comprises)”和/或“包含(comprising)”所涉及的结构要素、步骤、动作和/或器件并不排除一个以上的其他结构要素、步骤、动作和/或器件的存在或追加。
在本说明书中所使用的“实施例”、“例”、“实施方式”、“例示”等不应解释成所记述的一形态(aspect)或设计比其他形态或设计良好或更具优点。
并且，“或”这一术语意味着具有包含含义的“inclusive or”而不是具有排除含义的“exclusive or”。即，只要未提及不同内容或并未在文中明确说明，则“x利用a或b”这种表达意味着包含性的自然排列(natural inclusive permutations)中的一个。
并且，只要未提及不同内容或未在文中明确说明与单数形态相关，则在本说明书及发明要求保护范围中使用的单数表达(“a”或“an”)通常应解释成意味着“一个以上”。
以相关技术领域中通常或普遍的术语选择在以下说明中使用的术语，但可根据技术的发展和/或变化、惯例、技术人员的喜好等来使用其他术语。因此，在以下说明中使用的术语不应理解成限定技术思想，应理解成用于对实施例进行说明的例示性术语。
并且，在特定情况下，还存在申请人任意选择的术语，在此情况下，将在相应的说明部分详细记述其含义。因此，在以下说明中使用的术语应以术语所具有的含义和说明书全文内容为基础来理解，而不应单纯以术语的名称为基础。
另一方面，“第一”、“第二”等术语可用于对多种结构要素进行说明，多个结构要素并不限定于这些术语。多个术语仅用于区分一个结构要素和其他结构要素。
并且，当表示膜、层、区域、结构要素等的部分位于其他部分的“上方”或“上部”时，不仅表示其他部分的正上方，还包括在其中间设置其他膜、层、区域、结构要素等的情况。
若没有其他定义，则在本说明书中使用的所有术语(包括技术及科技术语)能够以本发明所属技术领域的普通技术人员共同理解的含义使用。或者，若未明确特别定义，则不应以理想化或过分的方式通常使用的词典中定义的多个术语。
另一方面，在对本发明进行说明的过程中，若判断对于相关公知功能或结构的具体说明有可能不必要地使本发明的主旨变得模糊，则省略其详细说明。而且，在本说明书中使用的多个术语(terminology)为为了适当表达本发明的实施例而使用的术语，这可根据使用人员、应用人员的意图或本发明所属领域的惯例等而不同。因此，对于这些术语的定义应基于本说明书全文内容。
图1a及图1b为示出神经元和泄漏、整合及发放动作的示意图及图表。
参照图1a及图1b中的泄漏、整合及发放图表100b，在神经网络100a内，若通过突触110、130输入电信号，则神经元200执行泄漏、整合及发放动作，来以神经元200的膜电势(membrane potential)的形态整合从相邻的神经元200流入的电信号(input spikes)，当膜电势达到特定阈值时，可通过发放(fire)来向相邻神经元200传递电信号(outputspikes)。
但是，以往若要将互补型金属氧化物半导体(CMOS，complementary metal oxidesemiconductor)器件作为基础并用作神经元200来模仿神经网络内的整合，则必须有电容器(capacitor)。
电容器以电荷的形态储存向神经元200输入的电信号，所储存的电荷量将在电容器的两端产生电势差，神经元电路将感应电势差来在电势差达到特定值以上的情况下判断为被发放，从而向相邻的神经元200释放电信号。
这样一来，虽然电容器对模仿生物学神经元的膜电势变化非常有用，但在电容器的蓄电容量小的情况下，因泄漏电流而无法整合电荷量。
通常，在为使神经元200进行动作而所需的RC时间常数方面，为了按约几ms程度得到该水平的RC时间常数值，即使使用几十M ohm的高电阻，也需要最少几百pF的蓄电容量，为了呈现最少几百pF的蓄电容量，则需要1000F2以上的面积，将电容器包括在其中的神经元在呈现高集成人工智能硬件方面存在困难。
以下，对本发明实施例的神经元进行说明。
图2为示出本发明实施例的神经元的框图。
参照图2，本发明实施例的神经元200可包括全耗尽型绝缘层上覆硅器件，根据所输入的作为信号(Input signal)的电信号控制耗尽区域，来执行整合及泄漏。
本发明实施例的神经元200与一个以上的突触电连接，以电势的形态对通过一个以上的突触输入的电信号进行整合，从而执行整合。
更具体地，本发明实施例的神经元200所包括的全耗尽型绝缘层上覆硅器件由于在支撑基板与器件之间存在绝缘体，因而可形成根据所输入的电信号来使得多个空穴(Hole)堆积的耗尽区域，可将空穴堆积在耗尽区域的动作判断为整合动作。
另一方面，本发明实施例的神经元200还可包括控制器(Controller)，控制器可通过监控在全耗尽型绝缘层上覆硅器件流动的电流量来判断多个空穴堆积在耗尽区域的整合动作。
并且，控制器在所监控的电流量达到阈值的情况下判断为被发放，由此通过相邻的一个以上的突触来向其他神经元释放电信号，以作为输出信号(Output signal)，可控制用于对所形成的耗尽区域重新进行初始化的重置(Reset)动作。
本发明实施例的神经元200可在间隔(Interval)时间区间内执行泄漏，上述间隔时间区间为从通过一个以上的突触输入电信号的时间开始到输入之后电信号的时间为止的区间。
换句话讲，本发明实施例的神经元200可在执行以电势的形态整合通过一个以上的突触输入的电信号的整合动作的时间区间中的间隔时间区间内执行，上述间隔时间区间为除了输入各个电信号的时间之外的剩余时间区间。
图3为示出本发明实施例的神经元所包括的全耗尽型绝缘层上覆硅器件的剖视图。
参照图3，全耗尽型绝缘层上覆硅器件300可以是N型金属氧化物半导体晶体管器件。
具体地，全耗尽型绝缘层上覆硅器件300可包括基板，形成绝缘层上覆硅结构，依次包括第一半导体层310、埋置绝缘层320及用作沟道层的第二半导体层330。
并且，全耗尽型绝缘层上覆硅器件300还可包括：栅极绝缘膜340，形成于第二半导体层330上；栅极电极350，形成于栅极绝缘膜340上；以及源极区域360及漏极区域370，配置于栅极电极的两侧，以互相隔开的方式形成于第二半导体层330内。
例如，绝缘层上覆硅结构的基板可通过如下的方式形成，即，使用离子注入法向第二半导体层330注入氢离子，由此在从表面达到规定深度的位置形成脆化区域，通过埋设绝缘膜320来使得注入有氢离子的第二半导体层330与单独的第一半导体层310相接合，由此形成基板。
并且，栅极绝缘膜340可由无机绝缘膜、有机绝缘膜、无机绝缘膜的双重结构以及有机/无机混合绝缘膜中的一种材质形成，在由有机绝缘膜材质形成的情况下，可利用旋涂方法。
优选地，例如，栅极绝缘膜340可使用铝氧化物(Al2O3)、硅氧化物(SiO2)、铪氧化物(HfO2)以及锆氧化物(ZrO2)中的至少一种。
并且，栅极绝缘膜340可包含非晶硅(amorphous Si)、多晶硅(poly crystallineSi)及单晶硅(single crystalline Si)中的至少一种。
通常，基于绝缘层上覆硅的晶体管可根据半导体沟道层的厚度来使得沟道区域全耗尽或部分耗尽，可在沟道层的厚度薄的情况下全耗尽，可在沟道层的厚度厚的情况下部分耗尽，全耗尽有利于栅极的控制力。
优选地，全耗尽型绝缘层上覆硅器件300的第二半导体层330的厚度可达到3nm至100nm。
并且，第二半导体层330可包含硅(Silicon)、应变硅(Strained Silicon)以及减轻应力的硅-锗(Relaxed SiGe)中的至少一种物质。
优选地，第二半导体层330可由减轻应力的硅-锗物质形成。
具体地，采用应变硅或减轻应力的硅-锗的晶体管具有电子的移动率比采用硅的晶体管高的优点，采用减轻应力的硅-锗的晶体管还有空穴的保持性(Retention)变长的优点。
另一方面，可向漏极区域370输入本发明实施例的神经元通过一个以上的突触接收的电信号。
具体地，在全耗尽型绝缘层上覆硅器件300中，若向栅极电极350施加预设等级的栅极电压且向漏极区域370施加电信号，则因埋置绝缘层320而使得空穴无法向第一半导体层310流动，而是堆积在源极区域360的末端并可由此形成耗尽区域。
可根据向漏极区域370施加的电信号的电压大小及脉宽来使得堆积在耗尽区域的空穴的量变得不同，可根据空穴的量来逐渐减少门槛电压值。
本发明实施例的神经元可将空穴堆积在全耗尽型绝缘层上覆硅器件300的耗尽区域的动作判断成整合动作。
具体地，本发明实施例的神经元还可包括控制器(Controller)，控制器可通过监控在全耗尽型绝缘层上覆硅器件流动的漏极电流量来判断多个空穴堆积在耗尽区域的整合动作。
并且，控制器在所监控的漏极电流量达到阈值的情况下判断为被发放，由此通过相邻的一个以上的突触来向其他神经元释放电信号，以作为输出信号，可控制为了对所形成的耗尽区域重新进行初始化而向全耗尽型绝缘层上覆硅器件300施加预设重置电压的重置动作。
例如，控制器可在释放输出信号的同时控制重置动作，重置动作可以是通过向栅极电极350施加预设的重置电压来去除已形成的耗尽区域的动作。
优选地，控制器可在因漏极电流量达到饱和区域而不会再增加的情况下判断为漏极电流量达到阈值。
图4为示出本发明实施例的神经形态系统的交叉开关矩阵结构的示意图。
中央处理器(CPU)和存储器在计算机中分离，中央处理器与存储器之间的数据传输通常使用通过总线(bus)形成的冯·诺依曼结构，但冯·诺依曼结构虽然有能够以无需重新构建硬件的方式根据使用人员所要进行的作业来仅通过软件编程即可进行所需作业的优点，但存在中央处理器与存储器之间的带宽低的缺点。
尤其，进来在人工智能领域中备受瞩目的深度学习需进行大规模并行处理，在将深度学习体现在冯·诺依曼结构的情况下，因冯·诺依曼瓶颈而导致在数据处理、传输速度以及能耗方面效率下降。
因此，在人工智能领域等需进行大规模并行运算的作业中，对于有效、结构新颖的硬件的必要性增加，模仿人类大脑的神经形态结构(neuromorphic architecture)成为了代替方案。
因此，本发明实施例的神经形态系统通过形成交叉开关矩阵400来呈现连接本发明实施例的神经元(neurons)与神经元之间的神经网络结构，由于根据本发明实施例的多个神经元之间的相互作用来进行动作，因而可呈现在数据处理、传输速度以及能耗层面提高效率的人工智能硬件。
图5示出本发明实施例的神经形态系统的框图。
参照图5，本发明实施例的神经形态系统所包括的一个以上的突触前神经元510及一个以上的突触后神经元530使用本发明实施例的神经元，因而将省略对于相同结构要素的说明。
本发明实施例的神经形态系统包括：一个以上的突触前神经元510；一个以上的突触520，与一个以上的突触前神经元510电连接；以及一个以上的突触后神经元530，与一个以上的突触520电连接，包括全耗尽型绝缘层上覆硅器件，一个以上的突触后神经元530执行整合及泄漏。
一个以上的突触后神经元530可根据所输入的电信号控制耗尽区域，来执行整合及泄漏。
具体地，一个以上的突触后神经元530所包括的全耗尽型绝缘层上覆硅器件由于在支撑基板与器件之间存在绝缘体，因而可形成根据所输入的电信号来使得多个空穴堆积的耗尽区域，可将空穴堆积在耗尽区域的动作判断为整合动作。
更具体地，一个以上的突触后神经元530还可包括控制器，控制器可通过监控全耗尽型绝缘层上覆硅器件流动的电流量来判断多个空穴堆积在耗尽区域的整合动作。
并且，控制器在所监控的电流量达到阈值的情况下判断为被发放，由此可释放电信号，可控制用于对所形成的耗尽区域重新进行初始化的重置动作。
另一方面，一个以上的突触后神经元530可在间隔时间区间内执行泄漏，上述间隔时间区间为从通过一个以上的突触输入电信号的时间开始到输入之后电信号的时间为止的区间。
换句话讲，本发明实施例的神经元200可在执行以电势的形态整合通过一个以上的突触520输入的电信号的整合动作的时间区间中的间隔时间区间内执行，上述间隔时间区间为除了输入各个电信号的时间之外的剩余时间区间。
并且，一个以上的突触520可形成交叉开关矩阵，一个以上的突触可包括忆阻器及选择器件。
换句话讲，本发明实施例的神经形态系统500所包括的一个以上的突触520可通过包括选择器件来使得具有交叉开关矩阵的一个以上的突触520抑制潜行电流(Sneakcurrent)。
参照图6及图7来对一个以上的突触520所包括的忆阻器及选择器件进行说明。
另一方面，本发明实施例的神经形态系统还可在一个以上的突触520与一个以上的突触后神经元530之间包括加法器。
若从一个以上的突触520输入多个电信号，则加法器合计所输入的多个电信号，来以突触后神经元530的输入信号传递所合计的电信号。
图6为示出本发明实施例的神经形态系统所包括的突触的忆阻器的剖视图，图7为示出本发明实施例的神经形态系统所包括的突触的选择器件的剖视图。
本发明实施例的神经形态系统所包括的突触可包括忆阻器660及选择器件760。为了具体示出忆阻器660及选择器件760，在图6及图7中以单独形成的方式进行了图示，因而能够以串联方式连接忆阻器660及选择器件760。
并且，忆阻器660的第一电极620可通过在层间绝缘层610、630、640内所形成的配线620来与突触前神经元电连接，忆阻器660的第二电极662可与选择器件760电连接，选择器件760可通过配线来与突触后神经元电连接。
或者，选择器件760的第一电极720可通过在层间绝缘层710、730、740内所形成的配线720来与突触前神经元电连接，选择器件760的第二电极767可与忆阻器660电连接，忆阻器660可通过配线与突触后神经元电连接。
并且，若本发明实施例的神经形态系统所包括的突触的选择器件760被开启，则可向忆阻器660提供电信号。在电信号方面，可通过使忆阻器660进行学习来调节忆阻器660的电阻状态，或变换成基于忆阻器660的电阻状态的电流值。即，忆阻器660可根据电信号来使得电阻状态产生变化，或可根据电信号来输出以忆阻器660的电阻状态为基础的电流值。
参照图6，本发明实施例的神经形态系统所包括的突触的忆阻器660可包括第一电极620、绝缘层661以及第二电极662，配线620可在用作接触点(contact)的同时，还可用作忆阻器660的第一电极620。
忆阻器660的第一电极620及第二电极662可由掺杂有杂质的多晶硅、金属、导电性金属氮化物或它们的组合来形成。例如，忆阻器660的第一电极620及第二电极662可由W、Pt、WN、Au、Ag、Cu、Al、TiAlN、Ir、Pt、Pd、Ru、Zr、Rh、Ni、Co、Cr、Sn、Zn、ITO、它们的合金或它们的组合来形成。
并且，忆阻器660的第一电极620及第二电极662可由相同物质或不同物质形成。
绝缘层661可包含使得电阻根据从外部施加的电压来变为高电阻状态和低电阻状态的物质。例如，绝缘层661可包含非晶质碳氧化物(α-COx)、钛氧化物、铝氧化物、镍氧化物、铜氧化物、锆氧化物、锰氧化物、铪氧化物、钨氧化物、钽氧化物、铌氧化物、铁氧化物等金属氧化物。
参照图7，本发明实施例的神经形态系统所包括的突触的选择器件760可包括：转换层761、765，形成于第一电极720与第二电极767之间；掺杂有金属的转换层763；以及一个以上的扩散抑制层762、764、766，与转换层761、765和掺杂有金属的转换层763的表面中的至少一部分相结合。
并且，选择器件760可包括一个以上的在第一电极720与第二电极767之间所形成的转换层761、765以及掺杂有金属的转换层763。
例如，本发明实施例的神经形态系统所包括的突触的选择器件760可依次层叠第一电极720、第一转换层761、第一扩散抑制层762、掺杂有金属的转换层763、第二扩散抑制层764、第二转换层765、第三扩散抑制层766以及第二电极767。
或者，本发明实施例的神经形态系统所包括的突触的选择器件760可依次层叠第一掺杂有金属的转换层、第一扩散抑制层、第一转换层、第二扩散抑制层、第二掺杂有金属的转换层、第三扩散抑制层以及第二电极。
或者，本发明实施例的神经形态系统所包括的突触的选择器件760可依次层叠第一掺杂有金属的转换层、第一扩散抑制层、第一转换层、第二扩散抑制层、第二掺杂有金属的转换层、第三扩散抑制层、第二转换层、第四扩散抑制层、第三掺杂有金属的转换层、第四扩散抑制层以及第二电极。
选择器件760的第一电极720及第二电极767可由涂敷有杂质的多晶硅、金属、导电性金属氮化物或它们的组合来形成。例如，选择器件760的第一电极720及第二电极767可由W、Pt、WN、Au、Ag、Cu、Al、TiAlN、Ir、Pt、Pd、Ru、Zr、Rh、Ni、Co、Cr、Sn、Zn、ITO、它们的合金或它们的组合来形成。
转换层761、765可包含选自碲(Te)、硒(Se)及硫(S)中的一个以上的硫族元素。并且，转换层761、765还可包含选自硼(B)、铝(Al)、镓(Ga)、碳(C)、硅(Si)、锗(Ge)、氮(N)、磷(P)、砷(As)、锑(Ab)及铋(Bi)中的一个以上的元素。
优选地，转换层761、765可包含硒化锗晶体(Germanium selenide，GeSe)。
掺杂有金属的转换层763可包含选自碲(Te)、硒(Se)及硫(S)中的一个以上的硫族元素。并且，掺杂有金属的转换层763还可包含选自硼(B)、铝(Al)、镓(Ga)、碳(C)、硅(Si)、锗(Ge)、氮(N)、磷(P)、砷(As)、锑(Ab)及铋(Bi)中的一个以上的元素。
并且，向掺杂有金属的转换层763掺杂的金属可包括铜(Cu)或银(Ag)。
优选地，掺杂有金属的转换层763可包含掺杂有铜的硒化锗晶体(Cu dopedGermanium selenide，CuGeSe)。
一个以上的扩散抑制层762、764、766可使用金属氮化物，优选地，可使用氮化钛(TiN)。
通常，选择器件760可在向第一电极720或第二电极767施加阳电压的情况下使得金属阳离子向下侧掺杂有金属的转换层763扩散(diffusion)或流动(drift)，在向第一电极720或第二电极767施加阴电压的情况下使得金属阳离子向上侧的掺杂有金属的转换层763扩散或流动。
因此，即使向第一电极720或第二电极767施加阳电压或阴电压，也不会在选择器件700层形成强金属丝。
但是，本发明实施例的神经形态系统所包括的突触的选择器件700可通过包括扩散抑制层762、764、766来刻意调节金属阳离子的浓度分布，由此使门槛电压(Vth)达到～0.65V，选择比达到107以上。
具体地，本发明实施例的神经形态系统所包括的突触的选择器件700形成掺杂有金属的转换层763以及能够与掺杂有金属的转换层763的表面中的至少一部分相接合的扩散抑制层762、764、766，使得掺杂有金属的转换层763中的铜阳离子的浓度达到最高，减少转换层761、765中的铜阳离子的浓度，可通过增加掺杂有金属的转换层763和转换层761、765的铜阳离子浓度差来提高选择比。
图8a至图8e为示出本发明实施例的神经形态系统所包括的突触的电特性的图表。
参照图8a至图8e，附图标记810表示与突触的忆阻器相关的电流-电压特性，附图标记820表示与突触的选择器件相关的电流-电压特性，附图标记830表示在使得忆阻器和选择器件串联连接并具有交叉开关矩阵的突触所设置的忆阻器-选择器件的电流-电压特性。
并且，附图标记840表示突触的权重增强特性及权重减少特性，附图标记850表示突触的脉冲时间依赖的可塑性(STDP，spike timing dependent plasticity)特性。
换句话讲，附图标记810至附图标记830表示通过图6至图8说明的实施例的神经形态系统所包括的突触的电流-电压特性。
另一方面，在增强(Potentiation)特性及减少(Depression)特性方面，通过连续施加阳脉冲来测定了增强，通过连续施加阴脉冲来测定了减少。
并且，脉冲时间依赖的可塑性特性为根据向突触的两端输入的信号的时间差来确定增强或减少的特性，若在向突触的上部电极先施加信号后向下部电极输入信号，则将产生长时程增强(LTP，long term potentiation)，若先向下部电极输入信号，则将产生长时程抑制(LTD，long term depression)，信号的时间差越短，其变化量越大。
具体地，根据附图标记810至附图标记830，本发明实施例的忆阻器、选择器件以及忆阻器-选择器件呈现出优秀的电流-电压特性及线性特性。
并且，根据附图标记840至附图标记850，本发明实施例的突触呈现出优秀的增强特性、减少特性以及脉冲时间依赖的可塑性特性。
图9a至图9g为示出本发明实施例的神经元所包括的全耗尽型绝缘层上覆硅器件的电特性的图表。
全耗尽型绝缘层上覆硅器件可以是通过图3进行说明的全耗尽型绝缘层上覆硅N型金属氧化物半导体晶体管。
参照图9a至图9g，附图标记910表示使得全耗尽型绝缘层上覆硅器件作为神经元进行动作的特性，附图标记920表示以向全耗尽型绝缘层上覆硅器件的漏极区域输入的电信号作为基础的漏极电流特性，附图标记930表示基于电信号的振幅变化的漏极电流特性。
并且，附图标记940表示基于电信号的脉宽变化的漏极电流特性，附图标记950表示基于电信号的脉冲间隔的漏极电流特性。
并且，附图标记960表示全耗尽型绝缘层上覆硅器件的持续性特性，附图标记970表示基于随机(Random)施加的电信号的漏极电流特性。
具体地，根据附图标记910，在向全耗尽型绝缘层上覆硅器件的漏极区域施加单一脉冲(Pulse)后测定漏极电流变化，结果显示，可在输入电压脉冲后电流逐渐减少，在此情况下，RC时间常数为约0.099s，呈现出能够满足使得神经元进行动作所需的值的几十ms。
根据附图标记920，在按规定间隔向全耗尽型绝缘层上覆硅器件的漏极区域施加电信号后测定漏极电流，结果显示，电流在每次施加电压脉冲时增加，没有输入脉冲时逐渐减少。
换句话讲，全耗尽型绝缘层上覆硅器件在每次输入电压脉冲时使得电流增加并呈现出整合特性，当未输入脉冲时，电流逐渐减少并呈现出泄漏特性。
根据附图标记930至附图标记950，全耗尽型绝缘层上覆硅器件呈现出向漏极区域施加的电信号的振幅越大、脉宽越宽、电信号之间的输入间隔越短，使得用于判断发放的漏极电流量的阈值将变大。
根据附图标记960，全耗尽型绝缘层上覆硅器件可因基于所输入的电信号的整合及泄漏而在漏极电流量达到阈值的情况下被重置并被初始化，将以没有电损失的方式反复执行整合、泄漏及重置。
换句话讲，全耗尽型绝缘层上覆硅器件可持续执行作为神经元的动作。
根据附图标记970，全耗尽型绝缘层上覆硅器件根据随机输入的电信号执行整合及泄漏，随着执行整合及泄漏，若漏极电流量达到阈值，则会被重置并被初始化。
图10为示出单层脉冲神经网络示意图的图像。
参照图10，以由784个输入神经元和300个输出神经元构成的单一层的脉冲神经网络模拟了本发明实施例的神经形态系统。
利用已模拟的本发明实施例的神经形态系统的识别率测试使用了MNIST图像数据集(MNIST image set)，学习采用了脉冲时间依赖的可塑性学习规则。并且，此时的突触的特性假设为理想型。
图11a至图11b为示出突触的权重的图像。
参照图11a至图11b，附图标记1110表示学习之前的突触的权重，附图标记1120表示结束学习后的突触的权重。
具体地，根据附图标记1110至1120，可知模拟后的本发明实施例的神经形态系统使得学习后的突触的权重呈现出附图标记1120所示的准确结果。
图12示出基于学习次数的图像识别准确度。
在图12中，利用了图10所示的模拟后的本发明实施例的神经形态系统。
参照图12，模拟后的本发明实施例的神经形态系统的基于学习进程的识别率组件逐渐增加，最大的识别率达到了79％。
另一方面，在本说明书和附图中公开的本发明的多个实施例仅属于有助于帮助理解的特定例，并不用于限定本发明的范围。除了在本说明书中公开的多个实施例之外，可实施基于本发明的技术思想的多个其他变形例，这对于本发明所属技术领域的普通技术人员而言是明确无误的。

Claims (12)

1.一种神经元装置，其特征在于，包括全耗尽型绝缘层上覆硅器件，根据所输入的电信号控制耗尽区域，来执行整合及泄漏，
其中，所述全耗尽型绝缘层上覆硅器件形成为N型金属氧化物半导体晶体管，若向所述N型金属氧化物半导体晶体管的漏极区域施加电信号，则所述全耗尽型绝缘层上覆硅器件通过在与所述N型金属氧化物半导体晶体管的源极区域相对应的耗尽区域中堆积正电荷执行整合。
2.根据权利要求1所述的神经元装置，其特征在于，在上述整合中，通过一个以上的突触输入的上述电信号以电势的形态累积。
3.根据权利要求1所述的神经元装置，其特征在于，在间隔时间区间内执行上述泄漏，上述间隔时间区间为从输入上述电信号的时间开始到输入之后电信号的时间为止的区间。
4.根据权利要求1所述的神经元装置，其特征在于，上述全耗尽型绝缘层上覆硅器件为N型金属氧化物半导体晶体管器件，其包括：
基板，形成绝缘层上覆硅结构，依次包括第一半导体层、埋置绝缘层以及用作沟道层的第二半导体层；
栅极绝缘膜，形成于上述第二半导体层上；
栅极电极，形成于上述栅极绝缘膜上；以及
源极区域及漏极区域，配置于上述栅极电极的两侧，以互相隔开的方式形成于上述第二半导体层内。
5.根据权利要求4所述的神经元装置，其特征在于，上述第二半导体层的厚度达到3nm至100nm。
6.根据权利要求4所述的神经元装置，其特征在于，上述第二半导体层包含硅、应变硅以及减轻应力的硅-锗中的至少一种物质。
7.根据权利要求4所述的神经元装置，其特征在于，通过上述漏极区域输入上述电信号。
8.一种神经形态系统，其特征在于，
包括：
一个以上的突触前神经元；
一个以上的突触，与上述一个以上的突触前神经元电连接；以及
一个以上的突触后神经元，与上述一个以上的突触电连接，包括全耗尽型绝缘层上覆硅器件，
上述一个以上的突触后神经元执行整合及泄漏，
其中，所述全耗尽型绝缘层上覆硅器件形成为N型金属氧化物半导体晶体管，若向所述N型金属氧化物半导体晶体管的漏极区域施加电信号，则所述全耗尽型绝缘层上覆硅器件通过在与所述N型金属氧化物半导体晶体管的源极区域相对应的耗尽区域中堆积正电荷执行整合。
9.根据权利要求8所述的神经形态系统，其特征在于，上述一个以上的突触后神经元根据所输入的电信号控制耗尽区域，来执行上述整合及上述泄漏。
10.根据权利要求8所述的神经形态系统，其特征在于，上述一个以上的突触形成交叉开关矩阵结构。
11.根据权利要求8所述的神经形态系统，其特征在于，上述一个以上的突触包括忆阻器及选择器件。
12.根据权利要求8所述的神经形态系统，其特征在于，上述神经形态系统还包括加法器。
CN201980084572.3A 2018-12-19 2019-11-06 神经元及包括其的神经形态系统 Active CN113196307B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR10-2018-0165708 2018-12-19
KR1020180165708A KR102251765B1 (ko) 2018-12-19 2018-12-19 뉴런 및 이를 포함하는 뉴로모픽 시스템
PCT/KR2019/015004 WO2020130342A1 (ko) 2018-12-19 2019-11-06 뉴런 및 이를 포함하는 뉴로모픽 시스템

Publications (2)

Publication Number Publication Date
CN113196307A CN113196307A (zh) 2021-07-30
CN113196307B true CN113196307B (zh) 2024-04-09

Family

ID=71101851

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980084572.3A Active CN113196307B (zh) 2018-12-19 2019-11-06 神经元及包括其的神经形态系统

Country Status (4)

Country Link
US (1) US20220149200A1 (zh)
KR (1) KR102251765B1 (zh)
CN (1) CN113196307B (zh)
WO (1) WO2020130342A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102487733B1 (ko) * 2020-09-08 2023-01-11 국민대학교산학협력단 뉴런 모방 회로
KR102565662B1 (ko) * 2020-10-29 2023-08-14 포항공과대학교 산학협력단 역치 적응형 3단자 저항 변화 소자 기반 발화형 뉴런 및 발화형 뉴런 회로
CN117592531A (zh) * 2024-01-19 2024-02-23 西交利物浦大学 一种基于三端神经器件的脉冲神经网络系统

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020001420A (ko) * 2000-06-28 2002-01-09 박종섭 완전 공핍형 에스오아이 소자의 제조방법
CN1825602A (zh) * 2005-02-24 2006-08-30 松下电器产业株式会社 半导体装置及互补型金属绝缘半导体逻辑电路
CN103078054A (zh) * 2013-01-04 2013-05-01 华中科技大学 一种模拟生物神经元和神经突触的单元、装置及方法
KR20160062052A (ko) * 2013-10-02 2016-06-01 퀄컴 인코포레이티드 뉴럴 역학을 수정하기 위한 자동화 방법
CN107346449A (zh) * 2016-05-04 2017-11-14 清华大学 可同时计算和编程的神经形态电路
KR20180093687A (ko) * 2017-02-14 2018-08-22 서울대학교산학협력단 뉴로모픽 시스템, 및 기억 장치

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060255405A1 (en) * 2005-05-12 2006-11-16 National Chiao Tung University Fully-depleted SOI MOSFET device and process for fabricating the same
KR102230784B1 (ko) * 2013-05-30 2021-03-23 삼성전자주식회사 Stdp 동작을 위한 시냅스 회로 및 시냅스 회로를 포함하는 뉴로모픽 시스템
KR101528802B1 (ko) * 2014-03-05 2015-06-15 서울대학교산학협력단 플로팅 바디 소자를 이용한 뉴런 발화동작 모방 반도체 회로
KR20160019682A (ko) 2014-08-12 2016-02-22 포항공과대학교 산학협력단 시냅스 모방 소자 및 이의 제조방법
KR101727546B1 (ko) 2014-11-12 2017-05-02 서울대학교산학협력단 뉴런 디바이스 및 뉴런 디바이스를 포함하는 집적회로
KR102058579B1 (ko) * 2016-06-03 2019-12-24 서울대학교 산학협력단 뉴런 모방 소자 및 회로

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020001420A (ko) * 2000-06-28 2002-01-09 박종섭 완전 공핍형 에스오아이 소자의 제조방법
CN1825602A (zh) * 2005-02-24 2006-08-30 松下电器产业株式会社 半导体装置及互补型金属绝缘半导体逻辑电路
CN103078054A (zh) * 2013-01-04 2013-05-01 华中科技大学 一种模拟生物神经元和神经突触的单元、装置及方法
KR20160062052A (ko) * 2013-10-02 2016-06-01 퀄컴 인코포레이티드 뉴럴 역학을 수정하기 위한 자동화 방법
CN107346449A (zh) * 2016-05-04 2017-11-14 清华大学 可同时计算和编程的神经形态电路
KR20180093687A (ko) * 2017-02-14 2018-08-22 서울대학교산학협력단 뉴로모픽 시스템, 및 기억 장치

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Charlotte Frenkel等."A 0.086-mm2 12.7-pJ/SOP 64k-Synapse 256-Neuron Online-Learning Digital Spiking Neuromorphic Processor in 28nm CMOS".《IEEE TRANSACTIONS ON BIOMEDICAL CIRCUITS AND SYSTEMS》.2008,全文. *
总剂量辐照条件下部分耗尽半导体氧化物绝缘层N沟道金属氧化物半导体器件的三种kink效应;卓青青;刘红侠;彭里;杨兆年;蔡惠民;;物理学报;20130208(第03期);全文 *

Also Published As

Publication number Publication date
US20220149200A1 (en) 2022-05-12
KR102251765B1 (ko) 2021-05-14
KR20200076539A (ko) 2020-06-29
WO2020130342A1 (ko) 2020-06-25
CN113196307A (zh) 2021-07-30

Similar Documents

Publication Publication Date Title
CN113196307B (zh) 神经元及包括其的神经形态系统
Wang et al. Fully memristive neural networks for pattern classification with unsupervised learning
KR101695737B1 (ko) 흥분/억제 기능을 포함하는 신경 모방 소자
Park et al. Neuromorphic speech systems using advanced ReRAM-based synapse
Ielmini et al. Brain-inspired computing via memory device physics
US9165242B2 (en) Synaptic semiconductor device and operation method thereof
Liu et al. Optimization of non-linear conductance modulation based on metal oxide memristors
KR20180133073A (ko) 다수의 강유전체 전계 효과 트랜지스터들을 가진 시냅스를 포함하는 뉴로모픽 소자의 시냅스 어레이
US11527574B2 (en) Stacked resistive memory with individual switch control
US11043265B2 (en) Memory devices with volatile and non-volatile behavior
KR102009569B1 (ko) 3차원 구조의 시냅스 소자 및 이의 제조 방법
KR20210039265A (ko) 뉴런 소자 및 시냅스 소자로 사용이 가능한 단일 트랜지스터 및 이를 이용한 뉴로모픽 시스템
KR101954254B1 (ko) 재구성 가능한 신경모방 소자 및 어레이
KR102619356B1 (ko) 단위 시냅스를 위한 커패시터 소자, 단위 시냅스 및 커패시터 기반의 시냅스 어레이
KR102249655B1 (ko) 뉴런 및 이를 포함하는 뉴로모픽 시스템
US20230231030A1 (en) Neurons and synapses with ferroelectrically modulated metal-semiconductor schottky diodes and method
JP2023552880A (ja) 不揮発性メムリスティブデバイスの加速書き込みのための混合導電型揮発性メモリ素子
KR102296439B1 (ko) 트랩 층이 형성된 반도체 채널 기반의 뉴로모픽 시냅스 소자
KR20190057932A (ko) 인공신경망 프로세서용 활성화 소자
KR102544394B1 (ko) 3차원 수직형 메모리 소자 및 그 제조 방법
KR102456357B1 (ko) 시냅스 모방 소자 및 어레이
KR102538496B1 (ko) 3단자 시냅스 소자를 이용한 뉴로모픽 시스템
KR20220125465A (ko) 3단자 시냅스 소자 및 그 제조 방법
CN114970839A (zh) 基于神经网络的动态信息处理单元
KR20220130406A (ko) 시냅스 소자

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant