WO2020130342A1 - 뉴런 및 이를 포함하는 뉴로모픽 시스템 - Google Patents

뉴런 및 이를 포함하는 뉴로모픽 시스템 Download PDF

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WO2020130342A1
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neuron
synapse
silicon
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neuromorphic system
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박재근
김동원
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한양대학교 산학협력단
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Definitions

  • the present invention relates to a neuron and a neuromorphic system comprising the same, and more particularly, to a neuromorphic system comprising at least one neuron and neurons performing integration and leakage.
  • the neuromorphic system can be implemented using the principle of a nerve cell.
  • the neuromorphic system refers to a system that mimics the processing of data by the brain by implementing the neurons constituting the human brain using a plurality of devices. Therefore, by using a neuromorphic system including neurons, data can be processed and learned in a brain-like manner.
  • a neuron is connected to another neuron through a neuron's synapse, and can receive data from another neuron through a synapse. At this time, the neuron accumulates and integrates the received data, and when the integrated data is greater than or equal to a threshold value (Vt), outputs it by speaking.
  • Vt threshold value
  • neurons perform data accumulation and ignition (Integrate and Fire) functions.
  • the synaptic device selectively outputs according to the input value. That is, the synaptic device accumulates or depresses input data and transmits it to neurons.
  • C-MOSFET-based neurons require a capacitor that is responsible for integrating data, and a comparator that ignites when a signal above a certain threshold is applied. In addition, it consists of additional circuits to ensure delay and stability. do.
  • Capacitors are useful for simulating changes in the membrane potential of biological neurons, but it is impossible to integrate charge due to leakage current when the capacitor has a small capacitance.
  • the RC time constant required for a neuron to operate is about several milliseconds. To obtain this RC time constant value, even if a high resistance of several tens of M ohm is used, it requires at least several hundred pF of power storage capacity. Capacitor-based neurons have difficulties in implementing highly integrated artificial intelligence hardware because they require an area of 1000F 2 or more to realize a degree of storage capacity.
  • An object of an embodiment of the present invention is to provide a neuron with improved integration by removing a capacitor by including a fully depleted SOI device.
  • An object of an embodiment of the present invention is to provide a neuron capable of satisfying an RC time constant condition for operating as a neuron by including a fully depleted SOI device that performs integration and leakage.
  • An object of an embodiment of the present invention is to provide a neuron including a fully depleted SOI device that performs integration and leakage, and can be used in an artificial intelligence system capable of performing learning and logical thinking. It is intended to provide a pick system.
  • the neuron includes a complete depletion type silicon-on-insulator (SOI) device in which the depletion region is controlled according to input electrical signals (Spikes) to perform integration and leakage.
  • SOI silicon-on-insulator
  • the electrical signal inputted through at least one synapse may be accumulated in the form of a potential.
  • the leakage may be performed within an interval time interval, which is a period from a time when the electrical signal is input to a time when the next electrical signal is input.
  • the complete depletion type SOI device is formed on a substrate having a silicon on insulator (SOI) structure sequentially comprising a first semiconductor layer, a second semiconductor layer used as a buried insulating layer, and a channel layer, and the second semiconductor layer.
  • SOI silicon on insulator
  • It may be an NMOS transistor device including a gate insulating layer, a gate electrode formed on the gate insulating layer, and source and drain regions disposed on both sides of the gate electrode and spaced apart from each other in the second semiconductor layer.
  • the second semiconductor layer may be formed to a thickness of 3nm to 100nm.
  • the second semiconductor layer may include at least one material of silicon, strained silicon, and stress relaxed silicon-germanium.
  • the electrical signal may be input through the drain region.
  • the neuromorphic system includes at least one pre-neuron, at least one synapse electrically connected to the at least one pre-neuron, and at least one synapse and electrical. And at least one post-neuron including a fully depleted silicon-on-insulator (SOI) device, wherein the at least one post neuron comprises integration and leakage. Perform.
  • SOI silicon-on-insulator
  • the at least one post neuron may control the depletion region according to input electrical signals (Spikes) to perform the integration and the leakage.
  • Spikes input electrical signals
  • the at least one synapse may have a cross-bar array structure.
  • the at least one synapse may include a memristor and a selection element.
  • the neuromorphic system may further include an adder.
  • a capacitor can be removed to provide a neuron with improved integration.
  • a complete depletion type SOI device that performs integration and leakage, it is possible to provide a neuron that can satisfy an RC time constant condition for operating as a neuron.
  • a neuron including a complete depletion type SOI device that performs integration and leakage
  • a neuromo usable in an artificial intelligence system capable of performing learning and logical thinking A pick system can be provided.
  • FIGS. 1A and 1B are schematic diagrams and graphs showing neuron and leaky integration and fire (LIF) operations.
  • FIG. 2 is a block diagram of a neuron according to an embodiment of the present invention.
  • FIG 3 is a cross-sectional view showing a fully depleted SOI device included in a neuron according to an embodiment of the present invention.
  • FIG. 4 is a schematic diagram showing a cross-bar array structure of a neuromorphic system according to an embodiment of the present invention.
  • FIG. 5 is a block diagram of a neuromorphic system according to an embodiment of the present invention.
  • FIG. 6 is a cross-sectional view showing a memristor of a synapse included in a neuromorphic system according to an embodiment of the present invention.
  • FIG. 7 is a cross-sectional view showing a synaptic selection element included in a neuromorphic system according to an embodiment of the present invention.
  • 8A to 8E are graphs showing electrical properties of synapses included in a neuromorphic system according to an embodiment of the present invention.
  • 9A to 9G are graphs showing electrical characteristics of a fully depleted SOI device included in a neuron according to an embodiment of the present invention.
  • FIG. 10 is a schematic image of a single layer of a spiking neural network (SNN).
  • 11A to 11B are images showing the weight of a synapse.
  • example As used herein, “example”, “example”, “side”, “example”, etc. should be construed as any aspect or design described being better or more advantageous than another aspect or designs. It is not done.
  • the term'or' refers to the inclusive'inclusive or' rather than the exclusive'exclusive or'. That is, unless stated otherwise or unclear from the context, the expression'x uses a or b'means any of the natural inclusive permutations.
  • first and second may be used to describe various components, but components are not limited by the terms. The terms are used only to distinguish one component from another component.
  • FIGS. 1A and 1B are schematic diagrams and graphs showing neuron and leaky integration and fire (LIF) operations.
  • the neuron 200 in the neural network 100a performs an LIF operation when an electrical signal is input through the synapses 110 and 130 to adjacent neurons 200.
  • CMOS complementary metal oxide semiconductor
  • the capacitor stores electrical signals input to the neurons 200 in the form of electric charges, and the amount of stored electric charges generates a potential difference across both ends of the capacitor, and the neuron circuit senses the potential difference and fires when the potential difference becomes more than a certain value. It is determined that the electrical signal is emitted to the adjacent neurons 200.
  • Such a capacitor can be usefully used to simulate a change in the membrane potential of a biological neuron, but when the capacitor has a small capacitance, it is impossible to accumulate charge due to leakage current.
  • the RC time constant required for the neuron 200 to operate is about several milliseconds.
  • a power storage capacity of at least several hundred pF is required, and Since an area of 1000F 2 or more is required to realize a power storage capacity of several hundred pF, neurons including capacitors have difficulty in implementing artificial intelligence hardware that requires high integration.
  • FIG. 2 is a block diagram of a neuron according to an embodiment of the present invention.
  • the depletion region is controlled according to electrical signals (Spikes), which are input signals, to perform integration and leakage. It may include a fully depleted silicon-on-insulator (SOI) device.
  • SOI silicon-on-insulator
  • the neuron 200 is electrically connected to at least one synapse, and electrical signals input through the at least one synapse are accumulated in the form of a potential to perform integration.
  • an insulator is present between the support substrate and the device, and a depletion region in which holes accumulate according to an input electrical signal is formed.
  • the accumulation of holes in the depletion region may be determined as an integral operation.
  • the neuron 200 may further include a controller, and the controller may determine an integral operation in which holes accumulate in the depletion region by monitoring the amount of current flowing through the fully depleted SOI device. have.
  • the controller determines that it has ignited when the monitored current amount reaches a threshold value, and may emit an electrical signal as an output signal to another New Union through at least one or more synapses adjacent thereto, and a depletion region formed It is possible to control the reset operation to re-initialize.
  • the neuron 200 may perform leakage within an interval time interval, which is a period from a time when an electrical signal is input through at least one synapse to a time when the next electrical signal is input. .
  • the neuron 200 excludes the time during which the electrical signals are input among the time periods during which the integral operation in which the electrical signals input through at least one synapse is accumulated in the form of a potential is performed. It may be performed within an interval time interval, which is a time interval.
  • FIG 3 is a cross-sectional view showing a fully depleted SOI device included in a neuron according to an embodiment of the present invention.
  • the fully depleted SOI device 300 may be an NMOS transistor device.
  • the completely depleted SOI device 300 is a silicon on insulator (SOI) sequentially including a first semiconductor layer 310, a buried insulating layer 320, and a second semiconductor layer 330 used as a channel layer. It may include a substrate of the structure.
  • SOI silicon on insulator
  • the fully depleted SOI device 300 is disposed on both sides of the gate insulating layer 340 formed on the second semiconductor layer 330, the gate electrode 350 formed on the gate insulating layer 340, and the gate electrode.
  • the source region 360 and the drain region 370 formed to be spaced apart from each other in the second semiconductor layer 330 may be further included.
  • the SOI-structured substrate emits hydrogen ions into the second semiconductor layer 330 using an ion implantation method to form embrittlement regions at a predetermined depth from the surface, and hydrogen ions are implanted through the buried insulating layer 320.
  • the formed second semiconductor layer 330 may be formed by bonding to a separate first semiconductor layer 310.
  • the gate insulating film 340 may be formed of any one of an inorganic insulating film, an organic insulating film, a double structure of an inorganic insulating film, and an organic/inorganic hybrid insulating film, and when it is formed of an organic insulating film material, a spin coating method may be used. Can.
  • At least one of aluminum oxide (Al2O3), silicon oxide (SiO2), hafnium oxide (HfO2), and zirconium oxide (ZrO2) may be used as the gate insulating layer 340.
  • the gate insulating layer 340 may include at least one of amorphous silicon, poly crystalline Si, and single crystalline Si.
  • a transistor based on SOI may have full or partial depletion of the channel region depending on the thickness of the semiconductor channel layer, and may have full depletion when the thickness of the channel layer is thin, and may be partially depleted when thick. In this case, there is an advantage to the control force of the gate.
  • the second semiconductor layer 330 of the completely depleted SOI device 300 may be formed to a thickness of 3nm to 100nm.
  • the second semiconductor layer 330 may include at least one of silicon, strained silicon, and stress-relieved silicon-germanium (Relaxed SiGe).
  • the second semiconductor layer 330 may be formed of a stress-relaxed silicon-germanium material.
  • a transistor in which strained silicon or stress-relaxed silicon-germanium is applied has an advantage of higher electron mobility than a transistor in which silicon is applied, and the stress-relaxed silicon-germanium transistor has additional hole retention ( Retention) has the advantage of being long.
  • electrical signals (Spikes) that the neurons according to an embodiment of the present invention are input through at least one synapse may be input to the drain region 370.
  • the amount of holes accumulated may vary according to the voltage magnitude and pulse width of the electrical signal applied to the drain region 370, and the threshold voltage value may gradually decrease according to the amount of holes.
  • an operation in which holes are accumulated in a depletion region of the fully depleted SOI device 300 may be determined as an integral operation.
  • the neuron may further include a controller, and the controller may determine an integral operation in which holes are accumulated in the depletion region by monitoring the amount of drain current flowing through the fully depleted SOI device. .
  • the controller determines that it has ignited when the monitored drain current amount reaches a threshold value and can emit an electrical signal to another New Union through at least one or more adjacent synapses, and reinitialize the formed depletion region. In order to control the reset operation of applying the preset reset voltage to the fully depleted SOI device 300.
  • the controller may control the reset operation while emitting an output signal, and the reset operation may be an operation of removing a depletion region formed by applying a preset reset voltage to the gate electrode 350.
  • the controller may determine that the drain current amount has reached the threshold when it is determined that the drain current amount reaches the saturation region and no longer increases.
  • FIG. 4 is a schematic diagram showing a cross-bar array structure of a neuromorphic system according to an embodiment of the present invention.
  • the central processing unit (CPU) and the memory are separated, and the data transfer between the CPU and the memory is a phone (Neumann) structure, which is usually done through a bus, but the structure of the phone Neumann is based on the user's task.
  • the neuromorphic system according to an embodiment of the present invention is formed of a crossbar array structure 400, thereby implementing a neural network structure consisting of neurons and connections between neurons according to an embodiment of the present invention. Since it operates as an interaction between neurons according to an embodiment of the present invention, it is possible to implement artificial intelligence hardware with improved efficiency in terms of data processing, transmission speed, and energy consumption.
  • FIG. 5 is a block diagram of a neuromorphic system according to an embodiment of the present invention.
  • At least one pre-neuron 510 and at least one post-neuron 530 included in the neuromorphic system according to an embodiment of the present invention use a neuron according to an embodiment of the present invention.
  • the same components will be omitted.
  • the neuromorphic system includes at least one pre-neuron (510), at least one synapse (520) electrically connected to at least one free neuron (510), and at least one And at least one post-neuron 530 electrically connected to the synapse 520 and including a fully depleted silicon-on-insulator (SOI) device, wherein the at least one post neuron 530 is Integration and leakage are performed.
  • pre-neuron 510
  • synapse 520
  • SOI fully depleted silicon-on-insulator
  • At least one post neuron 530 may control the depletion region according to input electrical signals (Spikes) to perform integration and leakage.
  • a depletion-type SOI device included in at least one or more post-neurons 530 may be formed with a depletion region where holes are stacked according to an electrical signal input due to the presence of an insulator between the support substrate and the device, The accumulation of holes in the depletion region may be determined as an integral operation.
  • the at least one post neuron 530 may further include a controller, and the controller may determine an integral operation in which holes accumulate in the depletion region by monitoring the amount of current flowing through the fully depleted SOI device. .
  • the controller may determine that it has ignited and emit an electrical signal, and may control a reset operation for reinitializing the formed depletion region.
  • the at least one post neuron 530 may leak within an interval time interval, which is a period from a time when an electrical signal is input through at least one synapse to a time when the next electrical signal is input.
  • the time during which the electrical signals are input among the time periods during which the integral operation in which the electrical signals input through the at least one synapse 520 is accumulated in the form of a potential is performed. It can be performed within the interval time interval, which is the remaining time interval except for the.
  • the at least one synapse 520 may have a crossbar array structure, and the at least one synapse may include a memristor and a selection element.
  • the at least one synapse 520 included in the neuromorphic system 500 includes a selection element so that at least one synapse 520 having a crossbar array structure has a sneak current ( Sneak current) can be suppressed.
  • the memristors and selection elements included in the at least one synapse 520 will be described with reference to FIGS. 6 and 7.
  • the neuromorphic system may further include an adder between at least one synapse 520 and at least one post neuron 530.
  • the adder may sum the input electrical signals and transmit the summed electrical signals to the input of the post neuron 530.
  • FIG. 6 is a cross-sectional view showing a memristor of a synapse included in a neuromorphic system according to an embodiment of the present invention
  • FIG. 7 shows a synaptic selection element included in a neuromorphic system according to an embodiment of the present invention It is one section.
  • Synapses included in the neuromorphic system may include a memristor 660 and a selection element 760.
  • 6 and 7 illustrate the memristor 660 and the selection element 760 to be specifically formed, respectively, but the memristor 660 and the selection element 760 may be connected in series.
  • the first electrode 620 of the memristor 660 may be electrically connected to the pre-neuron through the wiring 620 formed in the interlayer insulating layers 610, 630, and 640, and the second of the memristor 660
  • the electrode 662 may be electrically connected to the selection element 760, and the selection element 760 may be electrically connected to the post neuron through wiring.
  • the first electrode 720 of the selection element 760 may be electrically connected to the free neuron through the wiring 720 formed in the interlayer insulating layers 710, 730, and 740, and the second electrode of the selection element 760
  • the electrode 767 may be electrically connected to the memristor 660, and the memristor 660 may be electrically connected to the post neuron through wiring.
  • an electrical signal may be provided to the memristor 660.
  • the electrical signal can be converted into a current value according to the resistance state of the memristor 660 or the resistance state of the memristor 660 by learning the memristor 660. That is, the memristor 660 may change the resistance state by an electrical signal or output a current value according to the resistance state of the memristor 660 by the electrical signal.
  • a synaptic memristor 660 included in a neuromorphic system may include a first electrode 620, an insulating layer 661, and a second electrode 662.
  • the wire 620 may be used as a contact, and may also be used as the first electrode 620 of the memristor 660.
  • the first electrode 620 and the second electrode 662 of the memristor 660 may be made of doped polysilicon, metal, conductive metal nitride, or a combination thereof.
  • the first electrode 620 and the second electrode 662 of the memristor 660 are W, Pt, WN, Au, Ag, Cu, Al, TiAlN, Ir, Pt, Pd, Ru, Zr, Rh, Ni, Co, Cr, Sn, Zn, ITO, alloys thereof, or a combination thereof.
  • first electrode 620 and the second electrode 662 of the memristor 660 may be formed of the same material or different materials.
  • the insulating layer 661 may include a material whose resistance changes to a high resistance state and a low resistance state according to a voltage applied from the outside.
  • the insulating layer 661 is amorphous carbon oxide ( ⁇ -COx), titanium oxide, aluminum oxide, nickel oxide, copper oxide, zirconium oxide, manganese oxide, hafnium oxide, tungsten oxide, tantalum oxide, niobium oxide or iron acid Metal oxides such as cargo.
  • a synaptic selector 760 included in a neuromorphic system includes a switch layer 761 formed between the first electrode 720 and the second electrode 767. 765), a metal-doped switch layer 763 and at least one or more diffusion suppressing layers 762, 764, 766 that bond to at least a portion of the surfaces of the switch layers 763 and the metal-doped switch layers 763, 766 ).
  • the selection element 760 may include at least one or more switch layers 761 and 765 formed between the first electrode 720 and the second electrode 767 and a switch layer 763 doped with metal. .
  • the synaptic selection element 760 included in the neuromorphic system according to the embodiment of the present invention includes a first electrode 720, a first switch layer 761, a first diffusion suppressing layer 762, The metal-doped switch layer 763, the second diffusion suppressing layer 764, the second switch layer 765, the third diffusion suppressing layer 766, and the second electrode 767 may be sequentially stacked.
  • the synaptic selection element 760 included in the neuromorphic system includes a switch layer doped with a first metal, a first diffusion suppressing layer, a first switch layer, and a second diffusion suppressing layer,
  • the switch layer doped with the second metal, the third diffusion suppressing layer, and the second electrode may be sequentially stacked.
  • the synaptic selection element 760 included in the neuromorphic system includes a switch layer doped with a first metal, a first diffusion suppressing layer, a first switch layer, and a second diffusion suppressing layer,
  • the switch layer doped with the second metal, the third diffusion suppressing layer, the second switch layer, the fourth diffusion suppressing layer, the switch layer doped with the third metal, the fourth diffusion suppressing layer and the second electrode may be sequentially stacked. have.
  • the first electrode 720 and the second electrode 767 of the selection element 760 may be made of doped polysilicon, metal, conductive metal nitride, or a combination thereof.
  • the first electrode 720 and the second electrode 767 of the selection element 760 are W, Pt, WN, Au, Ag, Cu, Al, TiAlN, Ir, Pt, Pd, Ru, Zr, Rh, Ni, Co, Cr, Sn, Zn, ITO, alloys thereof, or a combination thereof.
  • the switch layers 761 and 765 may include at least one chalcogen element selected from tellurium (Te), selenium (Se), and sulfur (S).
  • the switch layers 761 and 765 are boron (B), aluminum (Al), gallium (Ga), carbon (C), silicon (Si), germanium (Ge), nitrogen (N), phosphorus (P), Arsenic (As), antimony (Ab) and may further include at least one element selected from bismuth (Bi).
  • the switch layers 761 and 765 may include germanium selenide (GeSe).
  • the metal-doped switch layer 763 may include at least one chalcogen element selected from tellurium (Te), selenium (Se), and sulfur (S).
  • the switch layer 763 doped with metal is boron (B), aluminum (Al), gallium (Ga), carbon (C), silicon (Si), germanium (Ge), nitrogen (N), phosphorus (P) ), arsenic (As), antimony (Ab), and may further include at least one element selected from bismuth (Bi).
  • the metal doped to the switch layer 763 doped with metal may include copper (Cu) or silver (Ag).
  • the metal-doped switch layer 763 may include copper-doped germanium selenide (CuGeSe).
  • a metal nitride may be used for the at least one diffusion suppressing layer 762, 764, 766, and preferably titanium nitride (TiN) may be used.
  • the selection element 760 diffuses (diffusion) the metal cations into the switch layer 763 doped with the lower metal.
  • metal cations may diffuse or drift to the switch layer 763 doped with the upper metal.
  • the synaptic selection element 700 included in the neuromorphic system includes diffusion diffusion layers 762, 764, and 766, thereby intentionally adjusting the concentration distribution of metal cations to threshold voltage.
  • Vth is ⁇ 0.65 V
  • the selection ratio may represent 10 7 or more.
  • the synaptic selection element 700 included in the neuromorphic system is provided on at least a part of the surface of the metal-doped switch layer 763 and the metal-doped switch layer 763.
  • the diffusion suppressing layers 762, 764, and 766 are formed to bond, so that the concentration of the copper cations in the metal-doped switch layer 763 is the highest, and the copper cations in the switch layers 761 and 765 By reducing the concentration, the difference in the concentration of copper cations between the metal-doped switch layers 763 and the switch layers 761 and 765 can be improved to improve the selectivity.
  • 8A to 8E are graphs showing electrical properties of synapses included in a neuromorphic system according to an embodiment of the present invention.
  • reference numeral 810 denotes a current-voltage characteristic of a synaptic memristor
  • reference numeral 820 denotes a current-voltage characteristic of a synaptic selector element
  • reference numeral 830 denotes a memristor It shows the current-voltage characteristics of a memristor-selection element provided in a synapse having a crossbar array structure in which the selection elements are connected in series.
  • reference numeral 840 denotes a synaptic weight increase (Potentiation) characteristic and weight reduction (Depression) characteristic
  • reference numeral 850 denotes a synaptic spike timing dependent plasticity (STDP) characteristic.
  • reference numerals 810 to 830 denote current-voltage characteristics of synapses included in the neuromorphic system according to the embodiment described with reference to FIGS. 6 to 8.
  • potentiation and depression characteristics were measured by continuously applying positive pulses in potentiation and continuously applying negative pulses in depression.
  • the STDP characteristic is a characteristic in which potentiation or depression is determined according to a time difference between signals input at both ends of a synapse.
  • LTD long term potentiation
  • the memristor, the selection element, and the memristor-selection element according to the embodiment of the present invention were found to exhibit excellent current-voltage characteristics and linearity.
  • the synapse according to the embodiment of the present invention was found to have excellent potentiation characteristics, depression characteristics and STDP characteristics.
  • 9A to 9G are graphs showing electrical characteristics of a fully depleted SOI device included in a neuron according to an embodiment of the present invention.
  • the fully depleted SOI device may be a fully depleted SOI NMOS transistor described through FIG. 3.
  • reference numeral 910 denotes a characteristic for operating as a neuron of a fully depleted SOI element
  • reference numeral 920 denotes an electric signal (Spikes) input to a drain region of a fully depleted SOI element.
  • Drain current characteristic reference numeral 930 denotes a drain current characteristic according to an amplitude change of an electrical signal.
  • reference numeral 940 denotes a drain current characteristic according to a change in pulse width of an electrical signal
  • reference numeral 950 denotes a drain current characteristic according to a pulse interval of an electrical signal.
  • reference numeral 960 denotes the persistence characteristics of a fully depleted SOI device
  • reference numeral 970 denotes a drain current characteristic according to a randomly applied electrical signal.
  • the RC time constant is about 0.099s, which is found to satisfy tens of ms, which is the value required for neurons to operate.
  • the current increases each time a voltage pulse is applied and gradually decreases when no pulse is input
  • the complete depletion-type SOI device showed an increase in current every time a voltage pulse was applied, indicating an integration characteristic, and gradually decreased when a pulse was not input, showing leakage characteristics.
  • a fully depleted SOI device has a larger amplitude of an electric signal applied to a drain region, a wider pulse width, and a narrower input interval between electric signals, and an amount of drain current for determining fire. It was found that the threshold value of is increased.
  • a fully depleted SOI device may be reset and initialized when a drain current amount reaches a threshold due to integration and leakage according to an input electrical signal. It has been shown that leakage and reset operations are performed repeatedly without electrical loss.
  • the complete depletion type SOI device performs integration and leakage by an electrical signal that is applied at random, and resets and initializes when the drain current amount reaches a threshold according to integration and leakage performance. appear.
  • FIG. 10 is a schematic image of a single layer of a spiking neural network (SNN).
  • a neuromorphic system according to an embodiment of the present invention was simulated as a single layer of spiking neural network (SNN) composed of 784 input neurons and 300 output neurons.
  • SNN spiking neural network
  • the recognition rate test using the neuromorphic system according to the simulated embodiment of the present invention used an MNIST image set, and the learning timing dependent plasticity (STDP) learning rule was applied. In addition, it was assumed that the properties of synapses at this time are ideal.
  • STDP learning timing dependent plasticity
  • 11A to 11B are images showing the weight of a synapse.
  • reference numeral 1110 denotes the weight of synapses before learning
  • reference numeral 1120 denotes the weight of synapses after learning ends.
  • the neuromorphic system according to an embodiment of the simulated present invention exhibits an accurate result as shown in reference numeral 1120 in the weight of a synapse after learning. .
  • FIG. 12 uses a neuromorphic system according to an embodiment of the simulated invention according to FIG. 10.
  • the recognition rate according to the learning progress of the neuromorphic system according to the simulated embodiment of the present invention gradually increases, indicating a recognition rate of up to 79%.

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Abstract

본 발명은 뉴런 및 이를 포함하는 뉴로모픽 시스템을 개시한다. 본 발명의 실시예에 따른 뉴런은 입력되는 전기적 신호(Spikes)에 따라 공핍 영역이 제어되어 적분(Integration) 및 누설(Leaky)을 수행하는 완전 공핍형 SOI(Silicon-on-insulator) 소자를 포함하는 것을 특징으로 한다.

Description

뉴런 및 이를 포함하는 뉴로모픽 시스템
본 발명은 뉴런 및 이를 포함하는 뉴로모픽 시스템에 관한 것으로, 보다 상세하게는, 적분(Integration) 및 누설(Leaky)를 수행하는 적어도 하나 이상의 뉴런 및 뉴런을 포함하는 뉴로모픽 시스템에 관한 것이다.
최근 폰 노이만 아키텍처 기반의 집적회로에서 전력 소모가 크게 증가하고 발열 문제가 심각해지면서 동물의 신경계를 모방하려고 많이 시도되고 있다. 특히, 동물의 신경계를 모방한 기술에서는 전력 소모를 크게 줄이면서, 인지 기능이 가능하고 학습이 가능함으로써 인식 기능과 판단 기능을 개선할 수 있게 되었다. 이에 따라 기존의 폰 노이만 방식의 집적회로의 기능을 대체하거나 크게 개선할 수 있으므로 이에 대한 관심 및 연구가 증가되고 있다.
신경 세포의 원리를 이용하여 뉴로모픽 시스템(Neuromorphic System)을 구현할 수 있다. 뉴모로픽 시스템은 인간의 뇌를 구성하는 뉴런을 복수의 소자를 이용하여 구현함으로써 뇌가 데이터를 처리하는 것을 모방한 시스템을 말한다. 따라서, 뉴런을 포함하는 뉴로모픽 시스템을 이용함으로써 뇌와 유사한 방식으로 데이터를 처리하고 학습할 수 있다.
즉, 뉴런은 뉴런의 시냅스를 통하여 다른 뉴런과 연결되고, 시냅스를 통하여 다른 뉴런으로부터 데이터를 수신할 수 있다. 이때, 뉴런은 수신된 데이터를 축적 및 통합하고, 통합된 데이터가 임계값(Vt) 이상일 경우 이를 발화하여 출력한다.
즉, 뉴런은 데이터의 축적 및 발화(Integrate and Fire) 기능을 수행 한다. 또한, 시냅스 소자는 입력값에 따라 선별적으로 출력한다. 즉, 시냅스 소자는 입력되는 데이터를 누적(Potentiation)하거나 감소(Depression)시켜 뉴런에 전달한다.
종래에는 이러한 뉴런을 C-MOSFET 기반으로 제작하였다. C-MOSFET 기반의 뉴런은 데이터의 축적(integrate) 기능을 담당하는 캐패시터, 특정 임계값 이상의 신호가 인가되면 발화하는 비교기(comparator)가 필요하고, 그 이외에 딜레이, 안정성 확보를 위한 부가 회로들로 구성된다.
그런데, 캐패시터가 차지하는 면적이 상당히 크므로 뉴런의 전체 면적이 매우 커지고, 전력 소모 또한 매우 크게 된다. 캐패시터는 생물학적 뉴런의 막전위 변화를 모사하는데 유용하지만 캐패시터의 축전용량이 작을 경우 누설 전류로 인해 전하량을 축적(integrate)하는 것이 불가능하다.
일반적으로 뉴런이 동작하기 위해 필요한 RC 시간 상수는 약 수ms 정도로 이 정도의 RC 시간 상수 값을 얻기 위해서는 수십 M ohm의 고 저항을 사용하더라도 최소 수백 pF의 축전 용량을 필요로 하나, 현재 기술로 이 정도의 축전용량을 구현하기 위해서는 1000F2 이상의 면적이 필요하기 때문에 캐패시터 기반의 뉴런은 고집적의 인공지능 하드웨어 구현에 있어 어려움이 있다.
따라서, 이러한 구조적 한계로 인해 뉴모로픽 시스템의 구성이 복잡해지고, 정밀도가 제한되는 등 다양한 문제를 가지게 된다.
본 발명의 실시예의 목적은 완전 공핍형 SOI 소자를 포함함으로써 캐패시터를 제거하여 집적도가 향상된 뉴런을 제공하기 위한 것이다.
본 발명의 실시예의 목적은 적분(Integration) 및 누설(Leaky)을 수행하는 완전 공핍형 SOI 소자를 포함함으로써, 뉴런으로 동작하기 위한 RC 시간 상수 조건을 충족할 수 있는 뉴런을 제공하기 위한 것이다.
본 발명의 실시예의 목적은 적분(Integration) 및 누설(Leaky)를 수행하는 완전 공핍형 SOI 소자를 포함하는 뉴런을 구비함으로써, 학습 및 논리적 사고를 수행할 수 있는 인공지능 시스템에 사용할 수 있는 뉴로모픽 시스템을 제공하기 위한 것이다.
본 발명의 실시예에 따른 뉴런은 입력되는 전기적 신호(Spikes)에 따라 공핍 영역이 제어되어 적분(Integration) 및 누설(Leaky)을 수행하는 완전 공핍형 SOI(Silicon-on-insulator) 소자를 포함한다.
상기 적분은 적어도 하나 이상의 시냅스를 통해 입력되는 상기 전기적 신호가 전위의 형태로 축적될 수 있다.
상기 누설은 상기 전기적 신호가 입력되는 시간으로부터 다음 전기적 신호가 입력되는 시간까지의 구간인 인터벌(Interval) 시간 구간 내에서 수행될 수 있다.
상기 완전 공핍형 SOI 소자는 제1 반도체층과 매립 절연층 및 채널층으로 사용되는 제2 반도체층을 순차적으로 포함하는 SOI(silicon on insulator) 구조의 기판과, 상기 제2 반도체층 상에 형성되는 게이트 절연막과, 상기 게이트 절연막 상에 형성되는 게이트 전극 및 상기 게이트 전극의 양측에 배치되고, 상기 제2 반도체층 내에 서로 이격되도록 형성되는 소스 영역 및 드레인 영역을 포함하는 NMOS 트랜지스터 소자일 수 있다.
상기 제2 반도체층은 3nm 내지 100nm의 두께로 형성될 수 있다.
상기 제2 반도체층은 실리콘(Silicon), 스트레인드 실리콘(Strained Silicon) 및 응력 완화된 실리콘-게르마늄(Relaxed SiGe) 중 적어도 하나의 물질을 포함할 수 있다.
상기 전기적 신호는 상기 드레인 영역을 통해 입력될 수 있다.
본 발명의 실시예에 따른 뉴로모픽 시스템은 적어도 하나 이상의 프리 뉴런(Pre-neuron)과, 상기 적어도 하나 이상의 프리 뉴런과 전기적으로 연결되는 적어도 하나 이상의 시냅스(Synapse) 및 상기 적어도 하나 이상의 시냅스와 전기적으로 연결되고, 완전 공핍형 SOI(Silicon-on-insulator) 소자를 포함하는 적어도 하나 이상의 포스트 뉴런(Post-neuron)을 포함하고, 상기 적어도 하나 이상의 포스트 뉴런은 적분(Integration) 및 누설(Leaky)을 수행한다.
상기 적어도 하나 이상의 포스트 뉴런은 입력되는 전기적 신호(Spikes)에 따라 공핍 영역이 제어되어 상기 적분 및 상기 누설을 수행할 수 있다.
상기 적어도 하나 이상의 시냅스는 크로스바 어레이(cross-bar array) 구조를 갖을 수 있다.
상기 적어도 하나 이상의 시냅스(Synapse)는 멤리스터(memristor) 및 선택소자를 포함할 수 있다.
상기 뉴로모픽 시스템은 가산기를 더 포함할 수 있다.
본 발명의 실시예에 따르면 완전 공핍형 SOI 소자를 포함함으로써 캐패시터를 제거하여 집적도가 향상된 뉴런을 제공할 수 있다.
본 발명의 실시예에 따르면 적분(Integration) 및 누설(Leaky)을 수행하는 완전 공핍형 SOI 소자를 포함함으로써, 뉴런으로 동작하기 위한 RC 시간 상수 조건을 충족할 수 있는 뉴런을 제공할 수 있다.
본 발명의 실시예에 따르면 적분(Integration) 및 누설(Leaky)를 수행하는 완전 공핍형 SOI 소자를 포함하는 뉴런을 구비함으로써, 학습 및 논리적 사고를 수행할 수 있는 인공지능 시스템에 사용할 수 있는 뉴로모픽 시스템을 제공할 수 있다.
도 1a 및 도 1b는 뉴런과 LIF(leaky integration and fire) 동작을 도시한 모식도 및 그래프이다.
도 2는 본 발명의 실시예에 따른 뉴런을 도시한 블록이다.
도 3은 본 발명의 실시예에 따른 뉴런에 포함되는 완전 공핍형 SOI 소자를 도시한 단면도이다.
도 4는 본 발명의 실시예에 따른 뉴로모픽 시스템의 크로스바 어레이(Cross-bar array) 구조를 도시한 모식도이다.
도 5는 본 발명의 실시예에 따른 뉴로모픽 시스템의 블록도를 도시한 것이다.
도 6은 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 멤리스터를 도시한 단면도이다.
도 7은 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 선택소자를 도시한 단면도이다.
도 8a 내지 도 8e는 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 전기적 특성을 도시한 그래프이다.
도 9a 내지 도 9g는 본 발명의 실시예에 따른 뉴런에 포함되는 완전 공핍형 SOI 소자의 전기적 특성을 도시한 그래프이다.
도 10은 단일층의 스파이킹 신경 네트워크(spiking neural network, SNN) 모식도를 도시한 이미지이다.
도 11a 내지 도 11b는 시냅스의 웨이트(Weight)를 도시한 이미지이다.
도 12는 학습 횟수에 따른 이미지 인식 정확도를 도시한 것이다.
이하 첨부 도면들 및 첨부 도면들에 기재된 내용들을 참조하여 본 발명의 실시예를 상세하게 설명하지만, 본 발명이 실시예에 의해 제한되거나 한정되는 것은 아니다.
본 명세서에서 사용된 용어는 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 사용되는 "실시예", "예", "측면", "예시" 등은 기술된 임의의 양상(aspect) 또는 설계가 다른 양상 또는 설계들보다 양호하다거나, 이점이 있는 것으로 해석되어야 하는 것은 아니다.
또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or'이기보다는 포함적인 논리합 'inclusive or'를 의미한다. 즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다'라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.
또한, 본 명세서 및 청구항들에서 사용되는 단수 표현("a" 또는 "an")은, 달리 언급하지 않는 한 또는 단수 형태에 관한 것이라고 문맥으로부터 명확하지 않는 한, 일반적으로 "하나 이상"을 의미하는 것으로 해석되어야 한다.
아래 설명에서 사용되는 용어는, 연관되는 기술 분야에서 일반적이고 보편적인 것으로 선택되었으나, 기술의 발달 및/또는 변화, 관례, 기술자의 선호 등에 따라 다른 용어가 있을 수 있다. 따라서, 아래 설명에서 사용되는 용어는 기술적 사상을 한정하는 것으로 이해되어서는 안 되며, 실시예를 설명하기 위한 예시적 용어로 이해되어야 한다.
또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 설명 부분에서 상세한 그 의미를 기재할 것이다. 따라서 아래 설명에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미와 명세서 전반에 걸친 내용을 토대로 이해되어야 한다.
한편, 제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 구성 요소들은 용어들에 의하여 한정되지 않는다. 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다.
또한, 막, 층, 영역, 구성 요청 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 층, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
한편, 본 발명을 설명함에 있어서, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는, 그 상세한 설명을 생략할 것이다. 그리고, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 1a 및 도 1b는 뉴런과 LIF(leaky integration and fire) 동작을 도시한 모식도 및 그래프이다.
도 1a 및 도 1b의 LIF 그래프(100b)를 참조하면, 신경망(100a) 내에서 뉴런(200)은 시냅스(110, 130)를 통해 전기적 신호가 입력되면 LIF 동작을 수행하여, 인접한 뉴런(200)에서 유입되는 전기적 신호(input spikes)를 뉴런(200)의 막전위(membrane potential)의 형태로 축적(integration)하고, 막전위가 특정 임계치에 도달하였을 때 발화(fire)하여 인접 뉴런(200)으로 전기적 신호(output spikes)를 보낼 수 있다.
그러나, 종래에는 뉴런(200)으로 CMOS(complementary metal oxide semiconductor) 소자를 기반으로 사용하여 신경망 내의 축적(integration)을 모사하기 위해서는 반드시 캐패시터(capacitor)가 요구되었다.
캐패시터는 뉴런(200)으로 입력되는 전기적 신호를 전하의 형태로 저장하는데, 저장된 전하량은 캐패시터의 양단에 전위차를 발생시키고, 뉴런 회로는 전위차를 감지하여 전위차가 특정 이상이 되었을 경우 발화(fire)되었다고 판단하여 인접한 뉴런(200)으로 전기적 신호를 방출하게 된다.
이러한, 캐패시터는 생물학적 뉴런의 막전위 변화를 모사하는데 유용하게 사용될 수 있으나, 캐패시터의 축전용량이 작을 경우, 누설 전류로 인해 전하량을 축적하는 것이 불가능하다.
일반적으로 뉴런(200)이 동작하기 위해 필요한 RC 시간 상수는 약 수ms 정도로 이 정도의 RC 시간 상수 값을 얻기 위해서는 수십 M ohm의 고 저항을 사용하더라도 최소 수백 pF의 축전 용량을 필요로 하고, 최소 수백 pF의 축전 용량을 구현하기 위해서는 1000F2 이상의 면적이 요구되기 때문에 캐패시터를 포함하는 뉴런은 고집적화가 요구되는 인공지능 하드웨어 구현에 어려움이 따른다.
이하에서는, 본 발명의 실시예에 따른 뉴런에 대해 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 뉴런을 도시한 블록이다.
도 2를 참조하면, 본 발명의 실시예에 따른 뉴런(200)은 입력되는 신호(Input signal)인 전기적 신호(Spikes)에 따라 공핍 영역이 제어되어 적분(Integration) 및 누설(Leaky)을 수행하는 완전 공핍형 SOI(Silicon-on-insulator) 소자를 포함할 수 있다.
본 발명의 실시예에 따른 뉴런(200)은 적어도 하나 이상의 시냅스와 전기적으로 연결되어 있고, 적어도 하나 이상의 시냅스를 통해 입력되는 전기적 신호가 전위의 형태로 축적되어 적분을 수행할 수 있다.
보다 구체적으로, 본 발명의 실시예에 따른 뉴런(200)에 포함된 완전 공핍형 SOI 소자는 지지기판과 소자 사이에 절연체가 존재하여 입력되는 전기적 신호에 따라 정공(Hole)들이 쌓이는 공핍 영역이 형성될 수 있으며, 공핍 영역에 정공이 쌓이는 동작을 적분 동작으로 판단할 수 있다.
한편, 본 발명의 실시예에 따른 뉴런(200)은 제어기(Controller)를 더 포함할 수 있으며, 제어기는 완전 공핍형 SOI 소자에 흐르는 전류량을 모니터링함으로써 공핍 영역에 정공들이 쌓이는 적분 동작을 판단할 수 있다.
또한, 제어기는 모니터링한 전류량이 임계값에 도달한 경우에 발화(Fire)되었다고 판단하여 인접한 적어도 하나 이상의 시냅스를 통해 다른 뉴련으로 전기적 신호를 출력 신호(Output signal)로서 방출할 수 있으며, 형성된 공핍 영역을 다시 초기화 하기 위한 리셋(Reset) 동작을 제어할 수 있다.
본 발명의 실시예에 따른 뉴런(200)은 적어도 하나 이상의 시냅스를 통해 전기적 신호가 입력되는 시간으로부터 다음 전기적 신호가 입력되는 시간까지의 구간인 인터벌(Interval) 시간 구간 내에서 누설을 수행할 수 있다.
다시 말해, 본 발명의 실시예에 따른 뉴런(200)은 적어도 하나 이상의 시냅스를 통해 입력되는 전기적 신호가 전위의 형태로 축적되는 적분 동작이 수행되는 시간 구간 중에서 각 전기적 신호들이 입력되는 시간들을 제외한 나머지 시간 구간인 인터벌 시간 구간 내에서 수행될 수 있다.
도 3은 본 발명의 실시예에 따른 뉴런에 포함되는 완전 공핍형 SOI 소자를 도시한 단면도이다.
도 3을 참조하면, 완전 공핍형 SOI 소자(300)는 NMOS 트랜지스터 소자일 수 있다.
구체적으로, 완전 공핍형 SOI 소자(300)는 제1 반도체층(310), 매립 절연층(320) 및 채널층으로 사용되는 제2 반도체층(330)을 순차적으로 포함하는 SOI(silicon on insulator) 구조의 기판을 포함할 수 있다.
또한, 완전 공핍형 SOI 소자(300)는 제2 반도체층(330) 상에 형성되는 게이트 절연막(340), 게이트 절연막(340) 상에 형성되는 게이트 전극(350) 및 게이트 전극의 양측에 배치되고, 제2 반도체층(330) 내에 서로 이격되도록 형성되는 소스 영역(360) 및 드레인 영역(370)을 더 포함할 수 있다.
예를 들면, SOI 구조의 기판은 제2 반도체층(330)에 이온 주입법을 사용하여 수소 이온을 주입함으로써 표면으로부터 소정의 깊이에 취화 영역을 형성하고, 매립 절연막(320)을 통하여 수소 이온이 주입된 제2 반도체층(330)을 별도의 제1 반도체층(310)에 접합하여 형성될 수 있다.
또한, 게이트 절연막(340)은 무기 절연막, 유기 절연막, 무기 절연막의 이중 구조 및 유기/무기 하이브리드 절연막 중 어느 하나의 재질로 형성될 수 있고, 유기 절연막 재질로 형성되는 경우에는 스핀 코팅 방법이 이용될 수 있다.
바람직하게는, 게이트 절연막(340)은 예를 들어, 알루미늄 산화물(Al2O3), 실리콘 산화물(SiO2), 하프늄 산화물(HfO2) 및 지르코늄 산화물(ZrO2) 중 적어도 어느 하나가 사용될 수 있다.
또한, 게이트 절연막(340)은 비정질 실리콘(amorphous Si), 다결정 실리콘(poly crystalline Si) 및 단결정 실리콘(single crystalline Si) 중 적어도 어느 하나를 포함할 수 있다.
일반적으로 SOI 기반의 트랜지스터는 반도체 채널층의 두께에 따라서 채널 영역이 완전 공핍 또는 부분 공핍이 될 수 있고, 채널층의 두께가 얇은 경우 완전 공핍이 되고 두꺼운 경우에는 부분 공핍이 될 수 있으며, 완전 공핍의 경우 게이트의 제어력에 대한 이점이 있다.
바람직하게는, 완전 공핍형 SOI 소자(300)의 제2 반도체층(330)은 3nm 내지 100nm의 두께로 형성될 수 있다.
또한, 제2 반도체층(330)은 실리콘(Silicon), 스트레인드 실리콘(Strained Silicon) 및 응력 완화된 실리콘-게르마늄(Relaxed SiGe) 중 적어도 하나의 물질을 포함할 수 있다.
바람직하게는, 제2 반도체층(330)은 응력 완화된 실리콘-게르마늄 물질로 형성될 수 있다.
구체적으로, 스트레인드 실리콘 또는 응력 완화된 실리콘-게르마늄이 적용된 트랜지스터는 실리콘이 적용된 트랜지스터 보다 전자의 이동도가 높다는 장점이 있으며, 응력 완화된 실리콘-게르마늄이 적용된 트랜지스터는 부가적으로 정공의 리텐션(Retention)이 길어지는 장점이 있다.
한편, 본 발명의 실시예에 따른 뉴런이 적어도 하나 이상의 시냅스를 통해 입력 받는 전기적 신호(Spikes)는 드레인 영역(370)으로 입력될 수 있다.
구체적으로, 완전 공핍형 SOI 소자(300)는 게이트 전극(350)에 기설정된 레벨의 게이트 전압이 인가되고 드레인 영역(370)에 전기적 신호가 인가되면, 정공(Hole)이 매립 절연층(320)으로 인해 제1 반도체층(310)으로 빠져 나가지 못하고 소스 영역(360)의 끝단에 쌓여 공핍 영역을 형성할 수 있다.
공핍 영역은 드레인 영역(370)에 인가되는 전기적 신호의 전압 크기 및 펄스폭에 따라 쌓이는 정공의 양이 달라질 수 있으며, 정공의 양에 따라 문턱 전압 값을 점차 감소시킬 수 있다.
본 발명의 실시예에 따른 뉴런은 완전 공핍형 SOI 소자(300)의 공핍 영역에 정공이 쌓이는 동작을 적분 동작으로 판단할 수 있다.
구체적으로, 본 발명의 실시예에 따른 뉴런은 제어기(Controller)를 더 포함할 수 있으며, 제어기는 완전 공핍형 SOI 소자에 흐르는 드레인 전류량을 모니터링함으로써 공핍 영역에 정공들이 쌓이는 적분 동작을 판단할 수 있다.
또한, 제어기는 모니터링한 드레인 전류량이 임계값에 도달한 경우에 발화(Fire)되었다고 판단하여 인접한 적어도 하나 이상의 시냅스를 통해 다른 뉴련으로 전기적 신호를 출력 신호를 방출할 수 있으며, 형성된 공핍 영역을 다시 초기화 하기 위하여 기설정된 리셋 전압을 완전 공핍형 SOI 소자(300)에 인가하는 리셋 동작을 제어할 수 있다.
예를 들면, 제어기는 출력 신호를 방출함과 동시에 리셋 동작을 제어할 수 있으며, 리셋 동작은 기설정된 리셋 전압을 게이트 전극(350)에 인가하여 형성된 공핍 영역을 제거하는 동작일 수 있다.
바람직하게는, 제어기는 드레인 전류량이 포화 영역에 도달하여 더 이상 증가하지 않는 것으로 판단되는 경우에 드레인 전류량이 임계값에 도달했다고 판단할 수 있다.
도 4는 본 발명의 실시예에 따른 뉴로모픽 시스템의 크로스바 어레이(Cross-bar array) 구조를 도시한 모식도이다.
컴퓨터에는 중앙처리장치(CPU)와 메모리가 분리되어 있고 CPU와 메모리 사이의 데이터 전송은 버스(bus)를 통해 이루어지는 폰노이만 구조가 일반적으로 사용되고 있으나, 폰노이만 구조는 사용자가 하고자 하는 작업에 따라 하드웨어를 재구성할 필요가 없이 소프트웨어 프로그래밍만으로 원하는 작업이 가능하다는 이점이 있지만, CPU와 메모리사이의 대역폭이 낮다는 단점을 가지고 있다.
특히, 최근 인공지능 분야에서 각광을 받고 있는 딥러닝은 대규모의 병렬 처리가 요구되는데, 폰노이만 구조에서 딥러닝을 구현할 경우 폰노이만 병목으로 인해서 데이터 처리와 전송 속도 그리고 에너지소비 측면에서 효율성이 떨어지게 된다.
따라서, 인공지능 분야와 같이 대규모 병렬 연산이 요구되는 작업에서 효율적인 새로운 구조의 하드웨어에 대한 필요성이 증대되고 있고, 인간의 뇌를 모방하는 뉴로모픽 구조(neuromorphic architecture)가 대안으로 제시되고 있다.
따라서, 본 발명의 실시예에 따른 뉴로모픽 시스템은 크로스바 어레이 구조(400)로 형성함으로써, 본 발명의 실시예에 따른 뉴런(neurons)과 뉴런 사이의 연결로 이루어진 신경망 구조를 구현함으로써, 본 발명의 실시예에 따른 뉴런들 간의 상호 작용으로 동작하기 때문에 데이터 처리와 전송 속도 그리고 에너지소비 측면에서 효율성이 향상된 인공지능 하드웨어를 구현할 수 있다.
도 5는 본 발명의 실시예에 따른 뉴로모픽 시스템의 블록도를 도시한 것이다.
도 5를 참조하면, 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 적어도 하나 이상의 프리 뉴런(510) 및 적어도 하나 이상의 포스트 뉴런(530)은 본 발명의 실시예에 따른 뉴런을 사용하므로, 동일한 구성요소에 대해서는 생략하도록 한다.
본 발명의 실시예에 따른 뉴로모픽 시스템은 적어도 하나 이상의 프리 뉴런(Pre-neuron, 510), 적어도 하나 이상의 프리 뉴런(510)과 전기적으로 연결되는 적어도 하나 이상의 시냅스(Synapse, 520) 및 적어도 하나 이상의 시냅스(520)와 전기적으로 연결되고 완전 공핍형 SOI(Silicon-on-insulator) 소자를 포함하는 적어도 하나 이상의 포스트 뉴런(Post-neuron, 530)을 포함하고, 적어도 하나 이상의 포스트 뉴런(530)은 적분 및 누설을 수행한다.
적어도 하나 이상의 포스트 뉴런(530)은 입력되는 전기적 신호(Spikes)에 따라 공핍 영역이 제어되어 적분 및 누설을 수행할 수 있다.
구체적으로, 적어도 하나 이상의 포스트 뉴런(530)에 포함된 완전 공핍형 SOI 소자는 지지기판과 소자 사이에 절연체가 존재하여 입력되는 전기적 신호에 따라 정공(Hole)들이 쌓이는 공핍 영역이 형성될 수 있으며, 공핍 영역에 정공이 쌓이는 동작을 적분 동작으로 판단될 수 있다.
보다 구체적으로, 적어도 하나 이상의 포스트 뉴런(530)은 제어기(Controller)를 더 포함할 수 있으며, 제어기는 완전 공핍형 SOI 소자에 흐르는 전류량을 모니터링함으로써 공핍 영역에 정공들이 쌓이는 적분 동작을 판단할 수 있다.
또한, 제어기는 모니터링한 전류량이 임계값에 도달한 경우에 발화(Fire)되었다고 판단하여 전기적 신호를 방출할 수 있으며, 형성된 공핍 영역을 다시 초기화 하기 위한 리셋(Reset) 동작을 제어할 수 있다.
한편, 적어도 하나 이상의 포스트 뉴런(530)은 적어도 하나 이상의 시냅스를 통해 전기적 신호가 입력되는 시간으로부터 다음 전기적 신호가 입력되는 시간까지의 구간인 인터벌(Interval) 시간 구간 내에서 누설을 수행할 수 있다.
다시 말해, 본 발명의 실시예에 따른 뉴런(200)은 적어도 하나 이상의 시냅스(520)를 통해 입력되는 전기적 신호가 전위의 형태로 축적되는 적분 동작이 수행되는 시간 구간 중에서 각 전기적 신호들이 입력되는 시간들을 제외한 나머지 시간 구간인 인터벌 시간 구간 내에서 수행될 수 있다.
또한, 적어도 하나 이상의 시냅스(520)는 크로스바 어레이 구조를 가질 수 있고, 적어도 하나 이상의 시냅스(Synapse)는 멤리스터(memristor) 및 선택소자를 포함할 수 있다.
다시 말해, 본 발명의 실시예에 따른 뉴로모픽 시스템(500)에 포함되는 적어도 하나 이상의 시냅스(520)는 선택 소자를 포함함으로써 크로스바 어레이 구조를 갖는 적어도 하나 이상의 시냅스(520)가 스니크 전류(Sneak current)를 억제할 수 있다.
적어도 하나 이상의 시냅스(520)에 포함되는 멤리스터 및 선택소자에 대해서는 도 6 및 도 7을 참조하면 설명하도록 한다.
한편, 본 발명의 실시예에 따른 뉴로모픽 시스템은 적어도 하나 이상의 시냅스(520)와, 적어도 하나 이상의 포스트 뉴런(530) 사이에 가산기를 더 포함할 수 있다.
가산기는 적어도 하나 이상의 시냅스(520)로부터 복수의 전기적 신호가 입력되면, 입력되는 복수의 전기적 신호를 합산하여 합산된 전기적 신호를 포스트 뉴런(530)의 입력으로 전달할 수 있다.
도 6은 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 멤리스터를 도시한 단면도이고, 도 7은 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 선택소자를 도시한 단면도이다.
본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스는 멤리스터(660) 및 선택소자(760)를 포함할 수 있다. 도 6 및 도 7은 멤리스터(660) 및 선택소자(760)를 구체적으로 도시하기 위해, 각각 형성되도록 도시하고 있으나, 멤리스터(660) 및 선택소자(760)는 직렬로 연결될 수 있다.
또한, 멤리스터(660)의 제1 전극(620)은 층간 절연층(610, 630, 640) 내에 형성된 배선(620)을 통해 프리 뉴런과 전기적으로 연결될 수 있고, 멤리스터(660)의 제2 전극(662)는 선택소자(760)와 전기적으로 연결될 수 있으며, 선택소자(760)는 배선을 통해 포스트 뉴런과 전기적으로 연결될 수 있다.
또는, 선택소자(760)의 제1 전극(720)은 층간 절연층(710, 730, 740) 내에 형성된 배선(720)을 통해 프리 뉴런과 전기적으로 연결될 수 있고, 선택소자(760)의 제2 전극(767)은 멤리스터(660)와 전기적으로 연결될 수 있으며, 멤리스터(660)는 배선을 통해 포스트 뉴런과 전기적으로 연결될 수 있다.
또한, 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 선택소자(760)가 턴-온되면 전기적 신호는 멤리스터(660)로 제공될 수 있다. 전기적 신호는 멤리스터(660)를 학습시켜 멤리스터(660)의 저항 상태가 조절되거나, 멤리스터(660)의 저항 상태에 따른 전류 값으로 변환될 수 있다. 즉, 멤리스터(660)는 전기적 신호에 의해 저항 상태가 변화되거나, 전기적 신호에 의해 멤리스터(660)의 저항 상태에 따른 전류 값을 출력할 수 있다.
도 6을 참조하면, 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 멤리스터(660)는 제1 전극(620), 절연층(661) 및 제2 전극(662)을 포함할 수 있고, 배선(620)은 콘택(contact)으로 사용되는 동시에 멤리스터(660)의 제1 전극(620)으로도 사용될 수 있다.
멤리스터(660)의 제1 전극(620) 및 제2 전극(662)은 불순물이 도핑된 폴리실리콘, 금속, 도전성 금속 질화물 또는 이들의 조합으로 이루어질 수 있다. 예를 들어, 멤리스터(660)의 제1 전극(620) 및 제2 전극(662)은 W, Pt, WN, Au, Ag, Cu, Al, TiAlN, Ir, Pt, Pd, Ru, Zr, Rh, Ni, Co, Cr, Sn, Zn, ITO, 이들의 합금 또는 이들의 조합으로 이루어질 수 있다.
또한, 멤리스터(660)의 제1 전극(620) 및 제2 전극(662)은 동일한 물질 또는 상이한 물질로 형성될 수 있다.
절연층(661)은 외부에서 인가되는 전압에 따라, 고저항 상태와 저저항 상태로 저항이 변화되는 물질을 포함할 수 있다. 예를 들어, 절연층(661)은 비정질 탄소 산화물(α-COx), 티타늄 산화물, 알루미늄 산화물, 니켈 산화물, 구리 산화물, 지르코늄 산화물, 망간 산화물, 하프늄 산화물, 텅스텐 산화물, 탄탈륨 산화물, 니오븀 산화물 또는 철산화물과 같은 금속 산화물을 포함할 수 있다.
도 7을 참조하면, 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 선택소자(760)는 제1 전극(720) 및 제2 전극(767) 사이에 형성되는 스위치층(761, 765), 금속이 도핑된 스위치층(763) 및 스위치층(761, 765)과 금속이 도핑된 스위치층(763)의 표면 중 적어도 일부에 접합하는 적어도 하나 이상의 확산 억제층(762, 764, 766)을 포함할 수 있다.
또한, 선택소자(760)는 제1 전극(720) 및 제2 전극(767) 사이에 형성되는 스위치층(761, 765) 및 금속이 도핑된 스위치층(763)을 적어도 하나 이상 포함할 수 있다.
예를 들어, 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 선택소자(760)는 제1 전극(720), 제1 스위치층(761), 제1 확산 억제층(762), 금속이 도핑된 스위치층(763), 제2 확산 억제층(764), 제2 스위치층(765), 제3 확산 억제층(766) 및 제2 전극(767)이 순차적으로 적층될 수 있다.
또는, 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 선택소자(760)는 제1 금속이 도핑된 스위치층, 제1 확산 억제층, 제1 스위치층, 제2 확산 억제층, 제2 금속이 도핑된 스위치층, 제3 확산 억제층 및 제2 전극이 순차적으로 적층될 수 있다.
또는, 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 선택소자(760)는 제1 금속이 도핑된 스위치층, 제1 확산 억제층, 제1 스위치층, 제2 확산 억제층, 제2 금속이 도핑된 스위치층, 제3 확산 억제층, 제2 스위치층, 제4 확산 억제층, 제3 금속이 도핑된 스위치층, 제4 확산 억제층 및 제2 전극이 순차적으로 적층될 수 있다.
선택소자(760)의 제1 전극(720) 및 제2 전극(767)은 불순물이 도핑된 폴리실리콘, 금속, 도전성 금속 질화물 또는 이들의 조합으로 이루어질 수 있다. 예를 들어, 선택소자(760)의 제1 전극(720) 및 제2 전극(767)은 W, Pt, WN, Au, Ag, Cu, Al, TiAlN, Ir, Pt, Pd, Ru, Zr, Rh, Ni, Co, Cr, Sn, Zn, ITO, 이들의 합금 또는 이들의 조합으로 이루어질 수 있다.
스위치층(761, 765)은 텔루륨(Te), 셀레늄(Se) 및 황(S) 중에서 선택되는 적어도 하나 이상의 칼코겐 원소를 포함할 수 있다. 또한, 스위치층(761, 765)은 붕소(B), 알루미늄(Al), 갈륨(Ga), 탄소(C), 규소(Si), 게르마늄(Ge), 질소(N), 인(P), 비소(As), 안티몬(Ab) 및 비스무트(Bi) 중에서 선택되는 적어도 하나 이상의 원소를 더 포함할 수 있다.
바람직하게는, 스위치층(761, 765)는 게르마늄 셀레나이드(Germanium selenide, GeSe)을 포함할 수 있다.
금속이 도핑된 스위치층(763)은 텔루륨(Te), 셀레늄(Se) 및 황(S) 중에서 선택되는 적어도 하나 이상의 칼코겐 원소를 포함할 수 있다. 또한, 금속이 도핑된 스위치층(763)은 붕소(B), 알루미늄(Al), 갈륨(Ga), 탄소(C), 규소(Si), 게르마늄(Ge), 질소(N), 인(P), 비소(As), 안티몬(Ab) 및 비스무트(Bi) 중에서 선택되는 적어도 하나 이상의 원소를 더 포함할 수 있다.
또한, 금속이 도핑된 스위치층(763)에 도핑되는 금속으로는 구리(Cu) 또는 은(Ag)을 포함할 수 있다.
바람직하게는, 금속이 도핑된 스위치층(763)은 구리가 도핑된 게르마늄 셀레나이드(Cu doped Germanium selenide, CuGeSe)를 포함할 수 있다.
적어도 하나 이상의 확산 억제층(762, 764, 766)은 금속 질화물이 사용될 수 있고, 바람직하게는 티타늄 질화물(TiN)이 사용될 수 있다.
일반적으로, 선택소자(760)는 제1 전극(720) 또는 제2 전극(767)에 양의 전압이 인가되는 경우, 금속 양이온들이 아래쪽 금속이 도핑된 스위치층(763)으로 확산(diffusion) 또는 표류(drift)될 수 있고, 제1 전극(720) 또는 제2 전극(767)에 음의 전압이 인가되는 경우, 금속 양이온들이 위쪽 금속이 도핑된 스위치층(763)으로 확산 또는 표류될 수 있다.
따라서, 제1 전극(720) 또는 제2 전극(767)에 양의 전압이나 음의 전압이 인가되더라도 선택소자(700) 층에는 강한 금속 필라멘트가 형성되지 않는다.
그러나, 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 선택소자(700)는 확산 억제층(762, 764, 766)을 포함함으로써, 금속 양이온의 농도 분포를 의도적으로 조절하여 문턱전압(Vth)이 ~0.65 V 이고, 선택비가 107 이상을 나타낼 수 있다.
구체적으로, 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 선택소자(700)는 금속이 도핑된 스위치층(763) 및 금속이 도핑된 스위치층(763)의 표면 중 적어도 일부에 접합하도록 확산 억제층(762, 764, 766)을 형성하여, 금속이 도핑된 스위치층(763)에서의 구리 양이온의 농도가 가장 높도록 형성하고, 스위치층(761, 765)에서의 구리 양이온의 농도는 감소시켜, 금속이 도핑된 스위치층(763)과 스위치층(761, 765)의 구리 양이온 농도 차를 증가시켜 선택비를 향상시킬 수 있다.
도 8a 내지 도 8e는 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 전기적 특성을 도시한 그래프이다.
도 8a 내지 도 8e를 참조하면, 참조부호 810은 시냅스의 맴리스터에 대한 전류-전압 특성을 나타내고, 참조부호 820은 시냅스의 선택소자에 대한 전류-전압 특성을 나타내며, 참조부호 830은 맴리스터와 선택소자가 직렬로 연결되고 크로스바 어레이 구조를 갖는 시냅스에 구비된 맴리스터-선택소자의 전류-전압 특성을 나타낸다.
또한, 참조부호 840은 시냅스의 웨이트 증가(Potentiation) 특성 및 웨이트 감소(Depression) 특성을 나타내고, 참조부호 850은 시냅스의 STDP(spike timing dependent plasticity) 특성을 나타낸다.
다시 말해, 참조부호 810 내지 830은 도 6 내지 도 8을 통해 설명한 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 전류-전압 특성을 나타낸다.
한편, Potentiation 및 Depression 특성은 Potentiation에서는 양의 펄스를 연속적으로 인가하고 depression에서는 음의 펄스를 연속적으로 인가하여 측정 하였다.
또한, STDP 특성은 시냅스의 양단에 입력되는 신호의 시간 차이에 따라 potentiation 또는 depression이 결정되는 특성으로, 시냅스의 상부전극에 신호가 먼저 인가된 후 하부전극에 신호가 입력되면 LTP(long term potentiation) 이 발생하고 하부전극에 신호가 먼저 입력되는 경우 LTD(long term depression)이 발생되며, 신호의 시간차가 짧을수록 그 변화량 크게 나타난다.
구체적으로, 참조부호 810 내지 830에 따르면, 본 발명의 실시예에 따른 맴리스터, 선택소자 및 맴리스터-선택소자는 우수한 전류-전압 특성 및 선형성을 보이는 것으로 나타났다.
또한, 참조부호 840 내지 850에 따르면, 본 발명의 실시예에 따른 시냅스는 Potentiation 특성, Depression 특성 및 STDP 특성이 우수한 것으로 나타났다.
도 9a 내지 도 9g는 본 발명의 실시예에 따른 뉴런에 포함되는 완전 공핍형 SOI 소자의 전기적 특성을 도시한 그래프이다.
완전 공핍형 SOI 소자는 도 3을 통해 설명한 완전 공핍형 SOI NMOS 트랜지스터일 수 있다.
도 9a 내지 도 9g를 참조하면, 참조부호 910은 완전 공핍형 SOI 소자의 뉴런으로 동작하기 위한 특성을 나타내고, 참조부호 920은 완전 공핍형 SOI 소자의 드레인 영역으로 입력되는 전기적 신호(Spikes)에 따른 드레인 전류 특성을 나타내며, 참조부호 930은 전기적 신호의 진폭 변화에 따른 드레인 전류 특성을 나타낸다.
또한, 참조부호 940은 전기적 신호의 펄스폭 변화에 따른 드레인 전류 특성을 나타내고, 참조부호 950은 전기적 신호의 펄스 간격(Interval)에 따른 드레인 전류 특성을 나타낸다.
또한, 참조부호 960은 완전 공핍형 SOI 소자의 지속성 특성을 나타내고, 참조부호 970은 랜덤(Random)하게 인가되는 전기적 신호에 따른 드레인 전류 특성을 나타낸다.
구체적으로, 참조부호 910에 따르면 완전 공핍형 SOI 소자는 드레인 영역에 단일 펄스(Pulse)를 인가한 후 드레인 전류의 변화를 측정한 결과, 전압펄스 입력 이후에 전류가 점차 감소하는 것을 확인할 수 있었으며, 이때 RC 시간 상수는 약 0.099s로 뉴런이 동작하기 위해 필요한 값인 수십 ms를 충족하는 것으로 나타났다.
참조부호 920에 따르면 완전 공핍형 SOI 소자는 드레인 영역에 일정 간격으로 전기적 신호를 인가한 후 드레인 전류를 측정한 결과, 전압 펄스가 인가 될 때마다 전류가 증가하며 펄스가 입력되지 않을 때에는 점차 감소하는 것으로 나타 났다.
다시 말해, 완전 공핍형 SOI 소자는 전압 펄스가 인가 될 때마다 전류가 증가하여 적분(Integration) 특성을 나타내고, 펄스가 입력되지 않을 때에는 점차 감소하여 누설(Leaky) 특성을 보이는 것으로 나타났다.
참조부호 930 내지 950에 따르면 완전 공핍형 SOI 소자는 드레인 영역으로 인가되는 전기적 신호의 진폭이 클수록, 펄스폭이 넓을수록 그리고 전기적 신호간의 입력 간격이 좁을수록, 발화(Fire)를 판단하기 위한 드레인 전류량의 임계값이 커지는 것으로 나타났다.
참조부호 960에 따르면, 완전 공핍형 SOI 소자는 입력되는 전기적 신호에 따른 적분(Integration) 및 누설(Leaky)로 인해 드레인 전류량이 임계값에 도달하면 리셋(Reset)이 되어 초기화될 수 있으며, 적분, 누설 및 리셋 동작이 전기적인 손실 없이 반복적으로 수행되는 것으로 나타났다.
다시 말해, 완전 공핍형 SOI 소자는 뉴런으로서의 동작을 지속적으로 수행할 수 있는 것으로 나타났다.
참조부호 970에 따르면, 완전 공핍형 SOI 소자는 랜덤하게 인가되는 전기적 신호에 의해 적분 및 누설을 수행하고, 적분 및 누설 수행에 따라 드레인 전류량이 임계값에 도달하면 리셋(Reset)이 되어 초기화되는 것으로 나타났다.
도 10은 단일층의 스파이킹 신경 네트워크(spiking neural network, SNN) 모식도를 도시한 이미지이다.
도 10을 참조하면, 본 발명의 실시예에 따른 뉴로모픽 시스템을 784개의 입력 뉴런과 300개의 출력 뉴런으로 구성된 단일 층의 스파이킹 신경 네트워크(spiking neural network, SNN)로 시뮬레이션 하였다.
시뮬레이션된 본 발명의 실시예에 따른 뉴로모픽 시스템을 이용한 인식률 테스트는 MNIST 이미지 세트(MNIST image set)를 사용하였고, 학습은 STDP(spike timing dependent plasticity) 학습 규칙을 적용하였다. 또한, 이 때의 시냅스의 특성은 이상적이라고 가정하였다.
도 11a 내지 도 11b는 시냅스의 웨이트(Weight)를 도시한 이미지이다.
도 11a 내지 도 11b를 참조하면, 참조부호 1110은 학습 이전의 시냅스의 웨이트를 나타내고, 참조부호 1120은 학습 종료 후의 시냅스의 웨이트를 나타낸다.
구체적으로, 참조부호 1110 내지 1120에 따르면, 시뮬레이션된 본 발명의 실시예에 따른 뉴로모픽 시스템은 학습 후 시냅스의 웨이트(weight)는 참조부호 1120에 도시된 것과 같이 정확한 결과를 나타내는 것을 알 수 있다.
도 12는 학습 횟수에 따른 이미지 인식 정확도를 도시한 것이다.
도 12는 도 10에 따른 시뮬레이션된 본 발명의 실시예에 따른 뉴로모픽 시스템을 이용하였다.
도 12를 참조하면, 시뮬레이션된 본 발명의 실시예에 따른 뉴로모픽 시스템의 학습 진행에 따른 인식률은 점차 증가하여 최대 79%의 인식률을 나타내는 것을 알 수 있다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (12)

  1. 입력되는 전기적 신호(Spikes)에 따라 공핍 영역이 제어되어 적분(Integration) 및 누설(Leaky)을 수행하는 완전 공핍형 SOI(Silicon-on-insulator) 소자를 포함하는 것을 특징으로 하는 뉴런.
  2. 제1항에 있어서,
    상기 적분은 적어도 하나 이상의 시냅스를 통해 입력되는 상기 전기적 신호가 전위의 형태로 축적되는 것을 특징으로 하는 뉴런.
  3. 제1항에 있어서,
    상기 누설은 상기 전기적 신호가 입력되는 시간으로부터 다음 전기적 신호가 입력되는 시간까지의 구간인 인터벌(Interval) 시간 구간 내에서 수행되는 것을 특징으로 하는 뉴런.
  4. 제1항에 있어서,
    상기 완전 공핍형 SOI 소자는
    제1 반도체층, 매립 절연층 및 채널층으로 사용되는 제2 반도체층을 순차적으로 포함하는 SOI(silicon on insulator) 구조의 기판;
    상기 제2 반도체층 상에 형성되는 게이트 절연막;
    상기 게이트 절연막 상에 형성되는 게이트 전극 및
    상기 게이트 전극의 양측에 배치되고, 상기 제2 반도체층 내에 서로 이격되도록 형성되는 소스 영역 및 드레인 영역
    을 포함하는 NMOS 트랜지스터 소자인 것을 특징으로 하는 뉴런.
  5. 제4항에 있어서,
    상기 제2 반도체층은 3nm 내지 100nm의 두께로 형성되는 것을 특징으로 하는 뉴런.
  6. 제4항에 있어서,
    상기 제2 반도체층은 실리콘(Silicon), 스트레인드 실리콘(Strained Silicon) 및 응력 완화된 실리콘-게르마늄(Relaxed SiGe) 중 적어도 하나의 물질을 포함하는 것을 특징으로 하는 뉴런.
  7. 제4항에 있어서,
    상기 전기적 신호는 상기 드레인 영역을 통해 입력되는 것을 특징으로 하는 뉴런.
  8. 적어도 하나 이상의 프리 뉴런(Pre-neuron);
    상기 적어도 하나 이상의 프리 뉴런과 전기적으로 연결되는 적어도 하나 이상의 시냅스(Synapse) 및
    상기 적어도 하나 이상의 시냅스와 전기적으로 연결되고, 완전 공핍형 SOI(Silicon-on-insulator) 소자를 포함하는 적어도 하나 이상의 포스트 뉴런(Post-neuron)을 포함하고,
    상기 적어도 하나 이상의 포스트 뉴런은 적분(Integration) 및 누설(Leaky)을 수행하는 것을 특징으로 하는 뉴로모픽 시스템.
  9. 제8항에 있어서,
    상기 적어도 하나 이상의 포스트 뉴런은 입력되는 전기적 신호(Spikes)에 따라 공핍 영역이 제어되어 상기 적분 및 상기 누설을 수행하는 것을 특징으로 하는 뉴로모픽 시스템.
  10. 제8항에 있어서,
    상기 적어도 하나 이상의 시냅스는 크로스바 어레이(cross-bar array) 구조를 갖는 것을 특징으로 하는 뉴로모픽 시스템.
  11. 제8항에 있어서,
    상기 적어도 하나 이상의 시냅스(Synapse)는 멤리스터(memristor) 및 선택소자를 포함하는 것을 특징으로 하는 뉴로모픽 시스템.
  12. 제8항에 있어서,
    상기 뉴로모픽 시스템은 가산기를 더 포함하는 것을 특징으로 하는 뉴로모픽 시스템.
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