KR20020001420A - 완전 공핍형 에스오아이 소자의 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 19
- 239000004065 semiconductor Substances 0.000 claims abstract description 47
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 32
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 32
- 239000010703 silicon Substances 0.000 claims abstract description 32
- 238000005498 polishing Methods 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 2
- 230000000903 blocking effect Effects 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims description 2
- 238000009826 distribution Methods 0.000 claims description 2
- 238000004519 manufacturing process Methods 0.000 abstract description 11
- 239000012212 insulator Substances 0.000 abstract description 3
- 238000009413 insulation Methods 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L21/8232—Field-effect technology
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 채널이 형성될 반도체층 부분에 델타 도핑된 실리콘층을 삽입시키는 것에 의해서 반도체층의 두께 변화에 따른 문턱 전압의 변화를 최소화시킬 수 있는 완전 공핍형 에스오아이 소자의 제조방법을 개시한다. 개시된 본 발명의 완전 공핍형 에스오아이 소자의 제조방법은, 베이스 기판과 매몰산화막 및 반도체층의 적층 구조로 이루어진 에스오아이 웨이퍼를 제공하는 단계; 상기 반도체층의 액티브 영역 상에 희생 게이트를 형성하는 단계; 상기 희생 게이트 양측의 상기 반도체층의 액티브 영역에 소오스/드레인 영역을 형성하는 단계; 상기 결과물 상에 절연막을 증착하고, 상기 희생 게이트가 노출되도록, 상기 희생 게이트를 연마저지층으로 해서 상기 절연막을 연마하는 단계; 상기 반도체층이 노출되도록, 상기 희생 게이트를 제거하는 단계; 상기 노출된 반도체층의 일정 두께를 제거하는 단계; 두께 합이 상기 소오스/드레인 영역과 동일하도록, 잔류된 반도체층 상에 델타 도핑된 실리콘층과 저농도로 도핑된 실리콘층을 차례로 성장시키는 단계; 및 상기 저농도로 도핑된 실리콘층 상에 게이트 산화막 및 게이트를 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 에스오아이(SOI) 소자의 제조방법에 관한 것으로, 보다 상세하게는, 반도체층의 두께 변화에 따른 문턱 전압의 변화를 최소화시킬 수 있는 완전 공핍형 에스오아이 소자의 제조방법에 관한 것이다.
반도체 소자의 고성능화가 진행됨에 따라, 벌크 실리콘으로 이루어진 단결정 실리콘 웨이퍼를 대신하여, 지지 수단인 베이스 기판과 소자가 형성될 반도체층 사이에 매몰산화막이 개재된 구조의 에스오아이(SOI : Silicon On Insulator) 웨이퍼를 이용한 반도체 집적 기술이 주목되고 있다. 이것은 상기 SOI 웨이퍼에 집적된 반도체 소자(이하, SOI 소자라 칭함)가 통상의 단결정 실리콘 웨이퍼에 집적된 반도체 소자에 비해서 접합 용량(junction capacitance)의 감소에 따른 고속화 및 완전한 소자 분리에 따른 래치-업(latch-up) 감소 등의 장점을 갖기 때문이다.
이러한 SOI 소자는, 통상, 반도체층의 두께에 따라 부분 공핍형과 완전 공핍형으로 구분된다. 그런데, 상기 부분 공핍형 SOI 소자는 킹크(Kink) 효과 및 기생 바이폴라 트랜지스터 발생과 같은 부유 몸체 효과(Floating Body Effect)가 나타나는 바, 상기 부유 몸체 효과에 의해서 소자의 오동작이 유발되는 문제점이 있다. 이에 반해, 완전 공핍형 SOI 소자는 게이트 전압이 0 V 일 때에도 채널 영역이 완전히 공핍되기 때문에, 중성 영역이 존재하지 않게 되며, 이로 인하여, 상기 부분 공핍형 SOI 소자에서 나타나는 부유 몸체 효과는 억제된다. 따라서, SOI 소자에 대한 연구는 완전 공핍형이 더 많이 연구되고 있고, 아울러, 제작되고 있다.
그러나, 상기한 완전 공핍형 SOI 소자는 SOI 웨이퍼의 제조 동안, 또는, 소자 제조 동안에 초래되는 반도체층의 두께 변화에 따라, 소자의 문턱 전압의 변화가 심하기 때문에, 그 신뢰성의 확보가 어려운 문제점이 있다.
따라서, 본 발명의 목적은 반도체층의 두께 변화에도 불구하고, 소자의 문턱 전압을 일정하게 유지시킬 수 있는 완전 공핍형 SOI 소자의 제조방법을 제공하는 것이다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 완전 공핍형 에스오아이 소자의 제조방법을 설명하기 위한 각 공정별 단면도.
도 2는 종래 및 본 발명에 따라 제작된 완전 공핍형 에스오아이 소자에서의 반도체층의 두께 변화에 따른 문턱 전압의 변화에 대한 시뮬레이션 결과를 보여주는 그래프.
*도면의 주요 부분에 대한 부호의 설명*
1 : 베이스 기판 2 : 매몰산화막
3 : 반도체층 4 : 희생 게이트 산화막
5 : 희생 게이트 6 : 소오스/드레인 영역
7 : 절연막 8 : 델타(delta) 도핑된 실리콘층
9 : 저농도로 도핑된 실리콘층 10 : 게이트 산화막
11 : 게이트
상기와 같은 목적을 달성하기 위한 본 발명에 따른 완전 공핍형 SOI 소자의 제조방법은, 베이스 기판과 매몰산화막 및 반도체층의 적층 구조로 이루어진 에스오아이 웨이퍼를 제공하는 단계; 상기 반도체층의 액티브 영역 상에 희생 게이트를 형성하는 단계; 상기 희생 게이트 양측의 상기 반도체층의 액티브 영역에 소오스/드레인 영역을 형성하는 단계; 상기 결과물 상에 절연막을 증착하고, 상기 희생 게이트가 노출되도록, 상기 희생 게이트를 연마저지층으로 해서 상기 절연막을 연마하는 단계; 상기 반도체층이 노출되도록, 상기 희생 게이트를 제거하는 단계; 상기 노출된 반도체층의 일정 두께를 제거하는 단계; 두께 합이 상기 소오스/드레인 영역과 동일하도록, 잔류된 반도체층 상에 델타 도핑된 실리콘층과 저농도로 도핑된 실리콘층을 차례로 성장시키는 단계; 및 상기 저농도로 도핑된 실리콘층 상에 게이트 산화막 및 게이트를 형성하는 단계를 포함하여 이루어진다.
본 발명에 따르면, 채널 영역이될 반도체층 부분에 델타(delta) 도핑된 실리콘층을 삽입시키는 것에 의해, 이 부분에서의 공핍 전하를 일정하게 유지시킬 수 있고, 그래서, 반도체층의 두께 변화에 따른 문턱 전압의 변화는 방지할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 완전 공핍형 SOI 소자의 제조방법을 설명하기 위한 각 공정별 단면도로서, 이를 설명하면 다음과 같다.
먼저, 도 1a에 도시된 바와 같이, 베이스 기판(1)과 매몰산화막(2) 및 반도체층(3)의 적층 구조로 이루어진 SOI 웨이퍼를 마련하고, 액티브 영역을 한정하도록, 상기 반도체층(3)의 소정 부분에 필드산화막(도시안됨)을 형성한다. 그런다음, 공지된 공정으로 상기 반도체층(3)의 액티브 영역 상에 희생 게이트 산화막(4)이 개재된 희생 게이트(5)를 형성하고, 이어서, 상기 희생 게이트(5) 양측의 상기 반도체층(3)의 액티브 영역에 소오스/드레인 영역(6)을 형성한다.
다음으로, 도 1b에 도시된 바와 같이, 상기 결과물 상에 충분한 두께로 절연막(7)을 증착하고, 그런다음, 상기 희생 게이트(5)를 연마저지층으로 하는 화학적기계연마(Chemical Mechnical Polishing : 이하, CMP) 공정으로 상기 절연막(7)을 연마한다.
그 다음, 도 1c에 도시된 바와 같이, 상기 CMP 공정의 결과로 노출되어진 희생 게이트와 그 하부의 희생 게이트 산화막을 건식 또는 습식 식각 공정으로 제거하고, 이어서, 상기 희생 게이트 및 희생 게이트 산화막이 제거된 것에 의해서 노출되어진 반도체층(3), 즉, 제조 완료된 완전 공핍형 SOI 소자에서 채널 영역이 될 부분의 소정 두께를 건식 또는 습식 식각 공정으로 제거한다.
다음으로, 도 1d에 도시된 바와 같이, 일정 두께가 잔류된 반도체층(3) 상에 선택적 에피택셜 성장(selective Epitaxial Growth)을 이용해서 소정 두께의 델타 (delta) 도핑된 실리콘층(8)과 저농도로 도핑된 실리콘층(9)을 차례로 성장시킨다. 이때, 상기 델타 도핑된 실리콘층(8)과 저농도로 도핑된 실리콘층(9)의 성장 두께는 그들의 두께와 잔류된 반도체층의 두께 합이 소오스/드레인 영역(6)의 두께와 동일하게 되는 두께로 한다.
계속해서, 도 1e에 도시된 바와 같이, 공지된 방법으로 저농도로 도핑된 실리콘층(9) 상에 재차 게이트 산화막(10)을 형성하고, 이어서, 상기 결과물 상에 게이트용 도전막을 증착한 후, 상기 도전막을 에치백, 또는, 연마하여 게이트(11)를 형성한다.
이후, 도시되지는 않았으나, 공지된 후속 공정을 수행함으로써, 완전 공핍형 SOI 소자를 완성한다.
상기와 같은 공정을 통해 제작된 본 발명의 완전 공핍형 SOI 소자는 채널 영역으로 될 반도체층 부분에 델타 도핑된 실리콘층을 삽입시킨 것에 의해서, 그 문턱 전압을 일정하게 유지시킬 수 있다. 이것은 채널 영역에서의 공핍 전하량이 상기 델타 도핑된 실리콘층에 의해 일정하게 유지되기 때문이며, 이에 대해 도 2를 참조하여 자세하게 설명하도록 한다.
도 2는 종래 및 본 발명에 따라 제작된 완전 공핍형 SOI 소자에서의 반도체층의 두께 변화에 따른 문턱 전압의 변화에 대한 시뮬레이션(simulation) 결과를 보여주는 그래프이다.
도시된 바와 같이, 종래 기술에 따라 제작된 완전 공핍형 SOI 소자(A)의 경우에는 반도체층의 두께 변화에 따라 소자의 문턱 전압이 크게 변화됨을 볼 수 있다. 반면, 본 발명에 따라 제작된 완전 공핍형 SOI 소자(B))의 경우에는 반도체층의 두께 변화에 따른 소자의 문턱 전압의 변화가 매우 작음을 볼 수 있다.
따라서, 채널 영역이 형성될 반도체층 부분에 델타 도핑된 실리콘층을 삽입시킬 경우, 문턱 전압을 결정하는 채널 영역에서의 공핍 전하량이 상기 델타 도핑된 실리콘층에 의해 결정되는 바, 본 발명에 따른 완전 공핍형 SOI 소자는 SOI 웨이퍼의 제조 동안, 또는, 그 제조 동안에 반도체층의 두께가 변동되더라도, 상기 델타 도핑된 실리콘층에 의해서 채널 영역에서의 공핍 전하량을 일정하게 유지시킬 수 있으며, 그래서, 반도체층의 두께 변화에도 불구하고 소자의 문턱 전압을 일정하게 유지시킬 수 있다.
한편, 전술하지는 않았으나, 본 발명의 실시예는 델타 도핑된 실리콘층의 성장 위치, 농도 및 두께를 조절하는 것에 의해서, 제조 완료된 완전 공핍형 SOI 소자에서의 문턱 전압을 인위적으로 조절할 수 있으며, 아울러, 그 위치를 조절하는 것에 의해서 소자의 이동도를 향상시킬 수 있다.
또한, 본 발명은 완전 공핍형 SOI 소자는, 상기 델타 도핑된 실리콘층에서의 도핑 분포가 유지되도록 하기 위해서, 상기 게이트 산화막을 LPCVD, APCVD, ECR-CVD, MOCVD, Photo-CVD, 또는, 플라즈마-CVD 등을 이용하여 저온 산화막으로 형성하며, 상기 저온 산화막으로서 Al2O3또는, Ta2O5등을 이용한다.
이상에서와 같이, 본 발명은 SOI 소자의 제조 중에, 채널 영역이 될 반도체층 부분에 SEG 공정을 이용하여 델타 도핑된 실리콘층을 삽입시킴으로써, 상기 델타 도핑된 실리콘층에 의해서 공핍 전하량을 일정하게 유지시킬 수 있으며, 이에 따라, 완전 공핍형 SOI 소자에서의 문턱 전압의 변화를 줄일 수 있는 바, 그 신뢰성 및 향산성을 향상시킬 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (3)
- 베이스 기판과 매몰산화막 및 반도체층의 적층 구조로 이루어진 에스오아이 웨이퍼를 제공하는 단계;상기 반도체층의 액티브 영역 상에 희생 게이트를 형성하는 단계;상기 희생 게이트 양측의 상기 반도체층의 액티브 영역에 소오스/드레인 영역을 형성하는 단계;상기 결과물 상에 절연막을 증착하고, 상기 희생 게이트가 노출되도록, 상기 희생 게이트를 연마저지층으로 해서 상기 절연막을 연마하는 단계;상기 반도체층이 노출되도록, 상기 희생 게이트를 제거하는 단계;상기 노출된 반도체층의 일정 두께를 제거하는 단계;두께 합이 상기 소오스/드레인 영역과 동일하도록, 잔류된 반도체층 상에 델타 도핑된 실리콘층과 저농도로 도핑된 실리콘층을 차례로 성장시키는 단계; 및상기 저농도로 도핑된 실리콘층 상에 게이트 산화막 및 게이트를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 완전 공핍형 에스오아이 소자의 제조방법.
- 제 1 항에 있어서, 상기 게이트 산화막은 상기 델타 도핑된 실리콘층에서의 도핑 분포가 유지되도록, 저온 산화막으로 형성하는 것을 특징으로 하는 완전 공핍형 에스오아이 소자의 제조방법.
- 제 2 항에 있어서, 상기 저온 산화막은 Al2O3, 또는, Ta2O5인 것을 특징으로 하는 완전 공핍형 에스오아이 소자의 제조방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000036133A KR100639199B1 (ko) | 2000-06-28 | 2000-06-28 | 완전 공핍형 에스오아이 소자의 제조방법 |
| US09/891,530 US6617202B2 (en) | 2000-06-28 | 2001-06-27 | Method for fabricating a full depletion type SOI device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000036133A KR100639199B1 (ko) | 2000-06-28 | 2000-06-28 | 완전 공핍형 에스오아이 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020001420A true KR20020001420A (ko) | 2002-01-09 |
| KR100639199B1 KR100639199B1 (ko) | 2006-10-31 |
Family
ID=19674561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000036133A KR100639199B1 (ko) | 2000-06-28 | 2000-06-28 | 완전 공핍형 에스오아이 소자의 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6617202B2 (ko) |
| KR (1) | KR100639199B1 (ko) |
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| US11049939B2 (en) | 2015-08-03 | 2021-06-29 | Semiwise Limited | Reduced local threshold voltage variation MOSFET using multiple layers of epi for improved device operation |
| US11373696B1 (en) | 2021-02-19 | 2022-06-28 | Nif/T, Llc | FFT-dram |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5376580A (en) * | 1993-03-19 | 1994-12-27 | Hewlett-Packard Company | Wafer bonding of light emitting diode layers |
| US5371396A (en) * | 1993-07-02 | 1994-12-06 | Thunderbird Technologies, Inc. | Field effect transistor having polycrystalline silicon gate junction |
| JP2907128B2 (ja) * | 1996-07-01 | 1999-06-21 | 日本電気株式会社 | 電界効果型トランジスタ及びその製造方法 |
| KR100340878B1 (ko) * | 2000-06-28 | 2002-06-20 | 박종섭 | 에스오아이 소자의 제조방법 |
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| KR100372641B1 (ko) * | 2000-06-29 | 2003-02-17 | 주식회사 하이닉스반도체 | 다마신 공정을 이용한 반도체 소자의 제조방법 |
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2000
- 2000-06-28 KR KR1020000036133A patent/KR100639199B1/ko not_active IP Right Cessation
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- 2001-06-27 US US09/891,530 patent/US6617202B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020130342A1 (ko) * | 2018-12-19 | 2020-06-25 | 한양대학교 산학협력단 | 뉴런 및 이를 포함하는 뉴로모픽 시스템 |
| KR20200076539A (ko) * | 2018-12-19 | 2020-06-29 | 한양대학교 산학협력단 | 뉴런 및 이를 포함하는 뉴로모픽 시스템 |
| CN113196307A (zh) * | 2018-12-19 | 2021-07-30 | 汉阳大学校产学协力团 | 神经元及包括其的神经形态系统 |
| CN113196307B (zh) * | 2018-12-19 | 2024-04-09 | 汉阳大学校产学协力团 | 神经元及包括其的神经形态系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020029372A1 (en) | 2002-03-07 |
| KR100639199B1 (ko) | 2006-10-31 |
| US6617202B2 (en) | 2003-09-09 |
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