WO2020130345A1 - 뉴런 및 이를 포함하는 뉴로모픽 시스템 - Google Patents

뉴런 및 이를 포함하는 뉴로모픽 시스템 Download PDF

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WO2020130345A1
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박재근
김동원
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한양대학교 산학협력단
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Definitions

  • the present invention relates to a neuron and a neuromorphic system including the same, and more specifically, MIM comprising an insulating layer doped with a metal ion that performs integration and ignition (fire).
  • Metal insulator metal relates to a neuron capable of reducing power consumption to 0.06 mW and a neuromorphic system including the same.
  • the neuromorphic system can be implemented using the principle of a nerve cell.
  • the neuromorphic system refers to a system that mimics the processing of data by the brain by implementing the neurons constituting the human brain using a plurality of devices. Therefore, by using a neuromorphic system including neurons, data can be processed and learned in a brain-like manner.
  • a neuron is connected to another neuron through a neuron's synapse, and can receive data from another neuron through a synapse.
  • the neuron accumulates and integrates the received data, and if it is above the threshold value (Vt), it fires and outputs it.
  • Vt threshold value
  • neurons function to integrate and fire data.
  • the synaptic device selectively outputs according to the input value. In other words, the synaptic device accumulates or depresses input data and transmits it to neurons.
  • C-MOSFET-based neurons require a capacitor that is responsible for integrating data, and a comparator that ignites when a signal above a certain threshold is applied. In addition, it consists of additional circuits to ensure delay and stability. do.
  • Capacitors are useful for simulating changes in the membrane potential of biological neurons, but it is impossible to integrate charge due to leakage current when the capacitor has a small capacitance.
  • the RC time constant required for a neuron to operate is about several milliseconds. To obtain this RC time constant value, even if a high resistance of several tens of M ohm is used, it requires at least several hundred pF of power storage capacity.
  • Capacitor-based neurons have difficulties in implementing highly integrated artificial intelligence hardware because they require an area of 1000F 2 or more to realize a degree of storage capacity.
  • An object of an embodiment of the present invention is to provide a neuron with improved integration by removing a capacitor by including a MIM device including an insulating layer doped with metal ions.
  • An object of an embodiment of the present invention is to provide a neuron with a significantly reduced power consumption of 0.06 mW by including an MIM device including an insulating layer doped with metal ions that perform integration and fire.
  • An object of an embodiment of the present invention is to provide a neuron including a MIM device including an MIM element including an insulating layer doped with metal ions that perform integration and ignition, and can be used in artificial intelligence systems capable of performing learning and logical thinking. It is intended to provide a morphic system.
  • the object of the embodiments of the present invention is that a MIM device including an insulating layer doped with metal ions can also be applied to at least one synapse, thereby forming a new process that can simplify the process by forming at least one synapse and at least one neuron in the same process. It is intended to provide a morphic system.
  • the neuron includes a metal insulator metal (MIM) device including an insulating layer doped with metal ions that perform integration and fire.
  • MIM metal insulator metal
  • the MIM device including this doped insulating layer is characterized in that it is formed to have a negative differential resistance (NDR) region in which the current decreases as the voltage increases.
  • NDR negative differential resistance
  • electrical spikes input through at least one synapse may accumulate in the form of a potential.
  • the MIM device including the insulating layer doped with the metal ion When a voltage is applied to the MIM device including the insulating layer doped with the metal ion, the MIM device including the insulating layer doped with the metal ion gradually increases from a low resistance state to a high resistance state to perform the integration. have.
  • the voltage may be in the form of a pulse.
  • the ignition may output electrical signals to adjacent neurons when the accumulated potential reaches a threshold.
  • the MIM device including the insulating layer doped with the metal ion may perform the integration to perform the ignition when the resistance reaches the threshold resistance Rth.
  • the MIM device including the insulating layer doped with the metal ion may include a lower electrode, an insulating layer doped with the metal ion, and an upper electrode.
  • the lower electrode may include an inert metal.
  • the metal ion-doped insulating layer may include a material having ion conductivity.
  • the upper electrode may include a metal material that supplies a metal cation to the insulating layer doped with the metal ion.
  • a neuromorphic system may include at least one pre-neuron; At least one synapse (Synapse) electrically connected to the at least one free neuron; And at least one post-neuron including a metal insulator metal (MIM) element that is electrically connected to the at least one synapse and includes an insulating layer doped with metal ions.
  • the at least one post neuron performs integration and fire.
  • the MIM device including the insulating layer doped with the metal ion may be formed to have a negative differential resistance (NDR) region in which the current decreases as the voltage increases.
  • NDR negative differential resistance
  • the at least one synapse may have a cross-bar array structure.
  • the at least one synapse may include a memristor and a selection element.
  • the neuromorphic system may further include a controller.
  • the controller may reset the at least one post neuron to a neuromorphic system.
  • a capacitor can be removed to provide a neuron with improved integration.
  • an MIM device including an insulating layer doped with metal ions that perform integration and fire, it is possible to provide a neuron with a significantly reduced power consumption of 0.06 mW.
  • a neuron including a MIM device including an insulating layer doped with metal ions to perform integration and ignition, a new neuron that can be used in an artificial intelligence system capable of performing learning and logical thinking It is possible to provide a morphic system.
  • a MIM device including an insulating layer doped with metal ions can be applied to at least one synapse, at least one synapse and at least one neuron can be formed in the same process, thereby simplifying the process.
  • Neuromorphic systems can be provided.
  • FIGS. 1A and 1B are schematic diagrams and graphs showing neuron and leaky integration and fire (LIF) operations.
  • FIG. 2 is a block diagram of a neuron according to an embodiment of the present invention.
  • 3A is a cross-sectional view illustrating a MIM device including an insulating layer doped with metal ions included in neurons according to an embodiment of the present invention.
  • 3B is a graph showing characteristics of a MIM device including an insulating layer doped with metal ions included in neurons according to an embodiment of the present invention.
  • FIG. 4 is a schematic diagram showing a cross-bar array structure of a neuromorphic system according to an embodiment of the present invention.
  • FIG. 5 is a block diagram of a neuromorphic system according to an embodiment of the present invention.
  • FIG. 6 is a cross-sectional view showing a memristor of a synapse included in a neuromorphic system according to an embodiment of the present invention
  • FIG. 7 shows a synaptic selection element included in a neuromorphic system according to an embodiment of the present invention It is one section.
  • FIG. 8 is a schematic diagram showing a circuit of a neuromorphic system according to an embodiment of the present invention
  • FIG. 9 is a circuit diagram showing a circuit of a neuron according to an embodiment of the present invention.
  • 10A and 10B are graphs showing integration characteristics of a MIM device including an insulating layer doped with metal ions included in neurons according to an embodiment of the present invention.
  • 11A and 11B are graphs showing integration and firing of neurons according to an embodiment of the present invention according to random pulses.
  • FIG. 12 is a schematic diagram of a single layer of a spiking neural network (SNN).
  • 13 is an image showing the weight of a synapse after learning is finished.
  • example As used herein, “example”, “example”, “side”, “example”, etc. should be construed as any aspect or design described being better or more advantageous than another aspect or designs. It is not done.
  • the term'or' refers to the inclusive'inclusive or' rather than the exclusive'exclusive or'. That is, unless stated otherwise or unclear from the context, the expression'x uses a or b'means any of the natural inclusive permutations.
  • first and second may be used to describe various components, but components are not limited by the terms. The terms are used only to distinguish one component from another component.
  • FIGS. 1A and 1B are schematic diagrams and graphs showing neuron and leaky integration and fire (LIF) operations.
  • the neuron 200 in the neural network 100a performs an LIF operation when an electrical signal is input through the synapses 110 and 130 to adjacent neurons 200.
  • CMOS complementary metal oxide semiconductor
  • the capacitor stores electrical signals input to the neurons 200 in the form of electric charges, and the amount of stored electric charges generates a potential difference across both ends of the capacitor, and the neuron circuit senses the potential difference and fires when the potential difference becomes more than a certain value. It is determined that the electrical signal is emitted to the adjacent neurons 200.
  • Such a capacitor can be usefully used to simulate a change in the membrane potential of a biological neuron, but when the capacitor has a small capacitance, it is impossible to accumulate charge due to leakage current.
  • the RC time constant required for the neuron 200 to operate is about several milliseconds.
  • a power storage capacity of at least several hundred pF is required, and Since an area of 1000F 2 or more is required to realize a power storage capacity of several hundred pF, neurons including capacitors have difficulty in implementing artificial intelligence hardware that requires high integration.
  • FIG. 2 is a block diagram of a neuron according to an embodiment of the present invention.
  • the neuron 200 is a metal insulator metal (MIM) device including an insulating layer doped with metal ions that perform integration (210) and ignition (fire, 220).
  • the MIM device including an insulating layer doped with metal ions is formed to have a negative differential resistance (NDR) region in which the current decreases as the voltage increases.
  • NDR negative differential resistance
  • a MIM device including an insulating layer doped with metal ions may include two or more resistance states that are distinct and electrically reversible from each other, and an IV of a MIM device including an insulating layer doped with metal ions The curve may have an area in which the current decreases with increasing voltage.
  • an NDR region in which the current gradually decreases as a voltage increases in a MIM device including an insulating layer doped with metal ions appears, and when a voltage in the NDR region is applied, the insulating layer doped with metal ions is included.
  • the MIM device can be switched from a low resistance state to a high resistance state.
  • the neuron 200 is electrically connected to at least one synapse, and electrical spikes input through at least one synapse accumulate in the form of potentials to integrate (210) ).
  • the neuron 200 since the neuron 200 according to an embodiment of the present invention includes a MIM device including an insulating layer doped with metal ions, to a MIM device including an insulating layer doped with metal ions through at least one synapse When a voltage is applied, the MIM device including the insulating layer doped with metal ions gradually increases from a low resistance state to a high resistance state, so that the integration 210 can be performed.
  • the voltage input to the neuron 200 according to an embodiment of the present invention may be in the form of a pulse. That is, an input neuron inputting data to the neuron 200 according to an embodiment of the present invention provides a pulse corresponding to the pattern data when the pattern data is input, and provides current through at least one synapse having different weights. It may be input to the neuron 200 according to an embodiment of the present invention.
  • the pulse of the input voltage may be repeatedly applied or randomly applied.
  • a pulse having a random size or interval is input to the neuron.
  • metal ions are doped By including the MIM device including the insulating layer, it can serve as a neuron even when pulses are randomly applied.
  • the neuron 200 according to the embodiment of the present invention is the pulse amplitude or pulse width of the input voltage ( Characteristics may be adjusted according to pulse parameters such as pulse width.
  • the pulse amplitude of the voltage input to the neuron 200 increases, the potential change becomes large. Conversely, the smaller the amplitude of the pulse, the smaller the change in potential.
  • the amplitude of the pulse input to the neuron 200 according to the embodiment of the present invention is determined according to the synaptic weight of at least one synapse connected to the neuron 200 according to the embodiment of the present invention.
  • the synaptic weight of at least one synapse connected to the neuron 200 is large, the amplitude of the pulse applied toward the at least one synapse becomes large, and conversely, if the synaptic weight is small, the pulse of the small amplitude Is authorized.
  • the neuron 200 according to the embodiment of the present invention needs to be more sensitive to a pulse coming from at least one synaptic side having a large synaptic weight, a large input pulse comes into the neuron 200 according to the embodiment of the present invention. The amount of change becomes larger.
  • the pulse width of the voltage input to the neuron 200 shows a tendency similar to the amplitude of the pulse, and if the amplitude of the pulse is the same, the longer the width of the pulse, the greater the amount of potential change. Therefore, it is also possible to adjust the width of the pulse instead of the pulse amplitude by adjusting the amount of change of the resistance.
  • the amount of potential change tends to change exponentially with the amplitude of the pulse, but tends to change somewhat linearly (but not with a perfect linear relationship) with the width of the pulse, so, like the pulse amplitude, if the width of the pulse is too long, one pulse The potential change may not occur if the threshold can be reached and the pulse width is not long enough.
  • the input pulse interval does not significantly affect the operation.
  • the potential accumulated in the neuron 200 according to the embodiment of the present invention reaches a threshold value and ignites an electrical signal to an adjacent neuron (output spikes). 220 may be performed.
  • the MIM device including the insulating layer doped with metal ions may perform integration and perform ignition 220 when the resistance reaches the threshold resistance Rth.
  • the threshold resistance Rth may be 100 ⁇ to 8 k ⁇ , but is not limited thereto.
  • the range of the threshold resistance may be determined between the ranges in which the neuron 200 operates in accordance with an embodiment of the present invention.
  • the critical resistance of the neuron 200 increases, the precision of the neural network (the ratio of determining false) is increased, but the reproducibility (the ratio of determining true) decreases. And reproducibility are in a trade-off relationship, so it is important to set an appropriate threshold resistance value.
  • the appropriate threshold resistance value can be adjusted according to the purpose of use of the neural network. For example, a high threshold resistance value is required when precision is important, and a low threshold resistance value is required when reproducibility is important. have.
  • the neuron 200 includes an MIM element including an insulating layer doped with a metal ion performing integration 210 and ignition 220 to significantly reduce power consumption to 0.06 mW. Can.
  • the neuron 200 includes an MIM device including an insulating layer doped with a metal ion to perform the integration 210 and the ignition 220, thereby making it possible to perform learning and logical thinking. Can be used for intelligent systems.
  • a MIM device including an insulating layer doped with metal ions included in a neuron 200 according to an embodiment of the present invention may include a lower electrode, an insulating layer doped with metal ions, and an upper electrode, and The structure and characteristics of the MIM device including the insulating layer doped with metal ions included in the neuron 200 according to the embodiment will be described in detail with reference to FIGS. 3A and 3B.
  • 3A is a cross-sectional view illustrating a MIM device including an insulating layer doped with metal ions included in neurons according to an embodiment of the present invention.
  • the MIM device 300 including an insulating layer doped with metal ions included in a neuron includes a lower electrode 310, an insulating layer 320 doped with metal ions, and an upper electrode 330. It can contain.
  • the lower electrode 310 may include an inert metal. That is, the lower electrode 310 may be formed of a chemically inactive conductive material that does not move cations to the insulating layer 320 doped with metal ions even when a voltage is applied.
  • the lower electrode 310 includes platinum (Pt), tungsten (W), titanium nitride (TiN), tantalum nitride (TaN), gold (Au), ruthenium (Ru), iridium (Ir), palladium (Pd) ), titanium (Ti), hafnium (Hf), molybdenum (Mo), and niobium (Nb).
  • the upper electrode 330 may include a metal material that supplies metal cations to the insulating layer 320 doped with metal ions. That is, the upper electrode 330 is a conductive material that generates metal ions, and when a voltage is applied to the upper electrode 330, cations are generated to move the metal ions to the doped insulating layer 320. have.
  • the upper electrode 330 may include at least one of copper (Cu), silver (Ag), and copper telluride (CuTe).
  • the insulating layer 320 doped with metal ions has a plurality of vacancy therein, and a bridge may be formed by metal ions diffused from the upper electrode 320.
  • the upper electrode 320 through the metal bacon of the metal ion doped insulating layer 320 is formed. Cations from can be moved, and metal bridges can be formed in the insulating layer 320 doped with metal ions while the cations are reduced to metal bacon.
  • the insulating layer 320 doped with metal ions may include a material having ion conductivity.
  • the insulating layer 320 doped with metal ions is Al 2 O 3 , MgO, Cr 2 O 3 , MnO 2 , Fe 2 O 3 , Co 3 O 4 , NiO, CeO 2 , ZrO 2 , SiO 2 , CuO, Cu 2 O, Ta 2 O 5 , TiO 2 , ZnO, HfO 2 , MoO 2 , In 2 O 3 , SnO 2 and W 2 O 3 .
  • the metal ion-doped insulating layer 320 is a perovskite material such as PCMO, YBCO, SRO or LAO, GeS, GeSe, GeTe, SiS, SiSe, SiTe, ZnS, ZnSe, ZnTe, SbS , Perovskite materials such as SbSe or SbTe, and at least one of semiconductor materials such as Si, Ge, As, Sb, or Te.
  • CuO or Cu 2 O may be used as the insulating layer 320 doped with metal ions, and CuO or Cu 2 O is 3d 10 orbital and oxygen ((c)) of copper (Cu) cation during oxidation. O)
  • the energy level is split while the anion is covalently bound. Among the split energy levels, the highest energy level and the 4s orbital of the copper cation become a balance band and a conduction band, respectively, and form an energy band gap of the semiconductor between them.
  • CuO has more metal bacon than Cu 2 O. Therefore, CuO may have a bridge that is thicker than Cu 2 O, and may be formed in multiple layers.
  • the set voltage applied to the upper electrode 320 may be applied low to make the low resistance state, but the reset voltage for making the high resistance state must be applied high. That is, even if a low voltage is applied, a bridge can be created and made into a low resistance state, but a high voltage must be applied to break the bridge to make it a high resistance state.
  • the bridge since Cu 2 O has less metal bacon than CuO, the bridge may be thinly formed. In this case, a set voltage for making a low resistance state is largely applied, but a reset voltage for making a high resistance state may be applied small. .
  • the neuron may include a MIM device including an insulating layer doped with metal ions to remove a capacitor to improve integration and reduce power consumption.
  • 3B is a graph showing characteristics of a MIM device including an insulating layer doped with metal ions included in neurons according to an embodiment of the present invention.
  • Figure 3b shows the current characteristics according to the voltage applied when the voltage is applied to both ends (lower electrode and upper electrode) of the MIM device including an insulating layer doped with metal ions contained in a neuron according to an embodiment of the present invention have.
  • a MIM device including an insulating layer doped with metal ions changes from a high resistance state to a low resistance state or a low resistance state to a high resistance state as a voltage is applied.
  • the section used to implement the integral function of the neuron according to the section is 3 section that changes from the low resistance state to the high resistance state.
  • a MIM device including an insulating layer doped with metal ions must exhibit negative resistance characteristics (NDR) in the process of section 3.
  • FIG. 4 is a schematic diagram showing a cross-bar array structure of a neuromorphic system according to an embodiment of the present invention.
  • the central processing unit (CPU) and the memory are separated, and the data transfer between the CPU and the memory is a phone (Neumann) structure, which is usually done through a bus, but the structure of the phone Neumann is based on the user's task.
  • the neuromorphic system according to an embodiment of the present invention is formed of a crossbar array structure 400, thereby implementing a neural network structure consisting of neurons and connections between neurons according to an embodiment of the present invention. Since it operates as an interaction between neurons according to an embodiment of the present invention, it is possible to implement artificial intelligence hardware with improved efficiency in terms of data processing, transmission speed, and energy consumption.
  • FIG. 5 is a block diagram of a neuromorphic system according to an embodiment of the present invention.
  • At least one free neuron 510 and at least one post neuron 530 included in the neuromorphic system 500 according to an embodiment of the present invention use the neuron according to an embodiment of the present invention, and thus have the same components. Will be omitted.
  • the neuromorphic system 500 may include at least one pre-neuron (510), and at least one synapse (520) electrically connected to at least one free neuron 510.
  • At least one post-neuron 120 electrically connected to at least one synapse 520 and including a MIM element including an insulating layer doped with metal ions, and at least one post-neuron 530 performs integration 531 and ignition 532.
  • the neuromorphic system 500 describes at least one free neuron 510 and at least one post neuron 530 separately, but at least one free neuron 510 is at least one.
  • the above-described free neurons 510 may be at least one post neuron 530 at the same time.
  • the second neuron may be at least one post neuron 530 compared to the first neuron, In contrast to the third neuron, at least one free neuron 510 may be provided.
  • Integral 531 is an electrical signal (input spikes) input from at least one pre-neuron 510 through at least one synapse 520 is accumulated in at least one post-neuron 530 in the form of a potential. will be.
  • the MIM device including the insulating layer doped with metal ions when a voltage is applied to the MIM device including the insulating layer doped with metal ions, the MIM device including the insulating layer doped with metal ions gradually increases from a low resistance state to a high resistance state to at least one post.
  • the neuron 530 may perform the integration 531.
  • the ignition 532 outputs electrical signals to at least one post neuron adjacent to a threshold when a potential accumulated in the at least one post neuron 530 reaches a threshold.
  • the MIM device including the insulating layer doped with metal ions performs integration 531 to perform at least one post neuron 530 to ignite 532 when the resistance reaches the threshold resistance Rth.
  • the MIM device including the insulating layer doped with metal ions performs integration 531 to perform at least one post neuron 530 to ignite 532 when the resistance reaches the threshold resistance Rth.
  • the neuromorphic system 500 may further include a controller 500.
  • the controller included in the neuromorphic system 500 may reset at least one post neuron 530.
  • At least one post neuron 530 included in the neuromorphic system 500 does not operate alone, at least one free neuron 510 and at least one post neuron 530 A controller is needed to interact with each other.
  • the controller detects a signal from the output terminal of the at least one post neuron 530 and the at least one post neuron 530 fired. Actions to prevent other neurons from firing (winner takes all functions) can be performed.
  • the controller detects this and sends a reset signal to at least one post neuron 530 having an ignition in the next operation, so that the at least one post neuron 530 having fired has occurred.
  • the potential can be reset.
  • the reset may be performed through a circuit configuration, and the resistance value may be initialized by applying a large pulse having a polarity opposite to that applied when the at least one post neuron 530 is integrated. Since these operations are difficult for at least one or more post neurons 530 to perform alone, the controllers may be separately disposed to be managed as a whole.
  • the neuromorphic system 500 may further include an adder.
  • the adder can be calculated using circuit equations.
  • the adder may be used to sum these signals into inputs of at least one post neuron 530 when multiple input signals are simultaneously applied to the at least one post neuron 530.
  • a neural network composed of LIF neurons only one neuron is fired on one floor (winner take all function), so multiple inputs are not received at the same time, but a neural network that does not use the winner take all function may exist. Therefore, in this case, since an input signal that is simultaneously input must be added, an adder may be required according to an embodiment.
  • the at least one synapse 520 may have a crossbar array structure, and the at least one synapse 520 may include a memristor and a selection element.
  • At least one synapse 520 may use a MIM device including an insulating layer doped with metal ions as a memristor. Since the MIM device including the metal ion-doped insulating layer is the same as that shown in FIG. 3A, the same components will be omitted.
  • the neuromorphic system 500 may apply a MIM device including an insulating layer doped with metal ions to at least one synapse 520, and at least one synapse 520 , Since at least one pre-neuron 510 and at least one post-neuron 530 can all be formed in the same process, process simplification is possible.
  • the at least one synapse 520 included in the neuromorphic system 500 includes a selection element so that at least one synapse 520 having a crossbar array structure has a sneak current. Can be suppressed.
  • the memristors and selection elements included in the at least one synapse 520 will be described with reference to FIGS. 6 and 7.
  • FIG. 6 is a cross-sectional view showing a memristor of a synapse included in a neuromorphic system according to an embodiment of the present invention
  • FIG. 7 shows a synaptic selection element included in a neuromorphic system according to an embodiment of the present invention It is one section.
  • Synapses included in the neuromorphic system may include a memristor 660 and a selection element 760.
  • 6 and 7 illustrate the memristor 660 and the selection element 760 to be specifically formed, respectively, but the memristor 660 and the selection element 760 may be connected in series.
  • the first electrode 620 of the memristor 660 may be electrically connected to the pre-neuron through the wiring 620 formed in the interlayer insulating layers 610, 630, and 640, and the second of the memristor 660
  • the electrode 662 may be electrically connected to the selection element 760, and the selection element 760 may be electrically connected to the post neuron through wiring.
  • the first electrode 720 of the selection element 760 may be electrically connected to the free neuron through the wiring 720 formed in the interlayer insulating layers 710, 730, and 740, and the second electrode of the selection element 760
  • the electrode 767 may be electrically connected to the memristor 660, and the memristor 660 may be electrically connected to the post neuron through wiring.
  • an electrical signal may be provided to the memristor 660.
  • the electrical signal can be converted into a current value according to the resistance state of the memristor 660 or the resistance state of the memristor 660 by learning the memristor 660. That is, the memristor 660 may change the resistance state by an electrical signal or output a current value according to the resistance state of the memristor 660 by the electrical signal.
  • a synaptic memristor 660 included in a neuromorphic system may include a first electrode 620, an insulating layer 661, and a second electrode 662.
  • the wire 620 may be used as a contact, and may also be used as the first electrode 620 of the memristor 660.
  • the first electrode 620 and the second electrode 662 of the memristor 660 may be made of doped polysilicon, metal, conductive metal nitride, or a combination thereof.
  • the first electrode 620 and the second electrode 662 of the memristor 660 are W, Pt, WN, Au, Ag, Cu, Al, TiAlN, Ir, Pt, Pd, Ru, Zr, Rh, Ni, Co, Cr, Sn, Zn, ITO, alloys thereof, or a combination thereof.
  • first electrode 620 and the second electrode 662 of the memristor 660 may be formed of the same material or different materials.
  • the insulating layer 661 may include a material whose resistance changes to a high resistance state and a low resistance state according to a voltage applied from the outside.
  • the insulating layer 661 is amorphous carbon oxide ( ⁇ -COx), titanium oxide, aluminum oxide, nickel oxide, copper oxide, zirconium oxide, manganese oxide, hafnium oxide, tungsten oxide, tantalum oxide, niobium oxide or iron acid Metal oxides such as cargo.
  • a synaptic selector 760 included in a neuromorphic system includes a switch layer 761 formed between the first electrode 720 and the second electrode 767. 765), a metal-doped switch layer 763 and at least one or more diffusion suppressing layers 762, 764, 766 that bond to at least a portion of the surfaces of the switch layers 763 and the metal-doped switch layers 763, 766 ).
  • the selection element 760 may include at least one or more switch layers 761 and 765 formed between the first electrode 720 and the second electrode 767 and a switch layer 763 doped with metal. .
  • the synaptic selection element 760 included in the neuromorphic system according to the embodiment of the present invention includes a first electrode 720, a first switch layer 761, a first diffusion suppressing layer 762, The metal-doped switch layer 763, the second diffusion suppressing layer 764, the second switch layer 765, the third diffusion suppressing layer 766, and the second electrode 767 may be sequentially stacked.
  • the synaptic selection element 760 included in the neuromorphic system includes a switch layer doped with a first metal, a first diffusion suppressing layer, a first switch layer, and a second diffusion suppressing layer,
  • the switch layer doped with the second metal, the third diffusion suppressing layer, and the second electrode may be sequentially stacked.
  • the synaptic selection element 760 included in the neuromorphic system includes a switch layer doped with a first metal, a first diffusion suppressing layer, a first switch layer, and a second diffusion suppressing layer,
  • the switch layer doped with the second metal, the third diffusion suppressing layer, the second switch layer, the fourth diffusion suppressing layer, the switch layer doped with the third metal, the fourth diffusion suppressing layer and the second electrode may be sequentially stacked. have.
  • the first electrode 720 and the second electrode 767 of the selection element 760 may be made of doped polysilicon, metal, conductive metal nitride, or a combination thereof.
  • the first electrode 720 and the second electrode 767 of the selection element 760 are W, Pt, WN, Au, Ag, Cu, Al, TiAlN, Ir, Pt, Pd, Ru, Zr, Rh, Ni, Co, Cr, Sn, Zn, ITO, alloys thereof, or a combination thereof.
  • the switch layers 761 and 765 may include at least one chalcogen element selected from tellurium (Te), selenium (Se), and sulfur (S).
  • the switch layers 761 and 765 are boron (B), aluminum (Al), gallium (Ga), carbon (C), silicon (Si), germanium (Ge), nitrogen (N), phosphorus (P), Arsenic (As), antimony (Ab) and may further include at least one element selected from bismuth (Bi).
  • the switch layers 761 and 765 may include germanium selenide (GeSe).
  • the metal-doped switch layer 763 may include at least one chalcogen element selected from tellurium (Te), selenium (Se), and sulfur (S).
  • the switch layer 763 doped with metal is boron (B), aluminum (Al), gallium (Ga), carbon (C), silicon (Si), germanium (Ge), nitrogen (N), phosphorus (P) ), arsenic (As), antimony (Ab), and may further include at least one element selected from bismuth (Bi).
  • the metal doped to the switch layer 763 doped with metal may include copper (Cu) or silver (Ag).
  • the metal-doped switch layer 763 may include copper-doped germanium selenide (CuGeSe).
  • a metal nitride may be used for the at least one diffusion suppressing layer 762, 764, 766, and preferably titanium nitride (TiN) may be used.
  • the selection element 760 diffuses (diffusion) the metal cations into the switch layer 763 doped with the lower metal.
  • metal cations may diffuse or drift to the switch layer 763 doped with the upper metal.
  • the synaptic selection element 700 included in the neuromorphic system includes diffusion diffusion layers 762, 764, and 766, thereby intentionally adjusting the concentration distribution of metal cations to threshold voltage.
  • Vth is ⁇ 0.65 V
  • the selection ratio may represent 10 7 or more.
  • the synaptic selection element 700 included in the neuromorphic system is provided on at least a part of the surface of the metal-doped switch layer 763 and the metal-doped switch layer 763.
  • the diffusion suppressing layers 762, 764, and 766 are formed to bond, so that the concentration of the copper cations in the metal-doped switch layer 763 is the highest, and the copper cations in the switch layers 761 and 765 By reducing the concentration, the difference in the concentration of copper cations between the metal-doped switch layers 763 and the switch layers 761 and 765 can be improved to improve the selectivity.
  • FIG. 8 is a schematic diagram showing a circuit of a neuromorphic system according to an embodiment of the present invention
  • FIG. 9 is a circuit diagram showing a circuit of a neuron according to an embodiment of the present invention.
  • the neuromorphic system includes artificial neurons (pre-neuro, post-neuron) and artificial synapse arrays, and also each artificial neuron (pre-neuro). , a post-neuron).
  • post-neurons are connected to pre-neurons (pre-neuron), the connection of the post-neurons and pre-neurons can be made through a synapse (denoted by W).
  • a voltage pulse pre-synaptic spike
  • a post neuron may propagate to a post neuron through a synapse connected to the fired free neuron.
  • the amplitude of the pulse can be determined according to the size of the synaptic weight of the synapse connecting the post-neuron and the pre-neuron, and the adder (circle symbol with a sum symbol inside), when the signals come in simultaneously, the signal sums It can be made to go into the post neuron. In general, only one neuron can fire at a time.
  • a circuit of a neuron may perform integration, fire, and reset functions according to a control signal at the bottom.
  • the SA_ENb ignition signal is high, and the signal (voltage pulse) input to the neuron circuit in a neuron circuit (voltage pulse) is a MIM element 300 including an insulating layer doped with metal ions. Can be applied to.
  • the Reset_b signal is high, and at this time, the insulating layer doped with the metal ion If the resistance of the MIM device 300 including the threshold reaches a threshold, the output terminal of the neuron circuit may be high.
  • the controller can detect a fire signal and send an initialization signal to the next operation.
  • a voltage of a polarity opposite to that of the integrating step is applied to the MIM device 300 including the insulating layer in which the reset signal is high and the metal ion is doped.
  • the resistance value of the MIM device 300 including the insulating layer doped with metal ions may be initialized.
  • An additional circuit is required for the neuron according to the embodiment of the present invention to be included in the neuromorphic system according to the embodiment of the present invention to operate intact neurons.
  • the circuit of a neuron according to an embodiment of the present invention should be designed to generate an output voltage when a resistance value of a neuron according to an embodiment of the present invention becomes a specific abnormality, and after a fire operation, It must include a function to initialize the resistance value for operation.
  • the MIM device 300 including an insulating layer doped with metal ions can perform integration, a fire and reset function is additionally required for the complete operation of the neuron.
  • a comparator capable of confirming that a resistance value of the MIM device 300 including an insulating layer doped with metal ions has reached a threshold is required, and in order to perform reset, ignition ( There is a need for a circuit that detects fire) and applies a voltage to reset the MIM device 300 including an insulating layer doped with metal ions.
  • FIG. 9 shows an example of a neuron circuit, and the comparison of resistors can be implemented using a sense amplifier, and in the case of a reset, an additional transistor can be implemented. If reset is required, the controller toward the gate of the reset transistor Can apply a signal.
  • 10A and 10B are graphs showing integration characteristics of a MIM device including an insulating layer doped with metal ions included in neurons according to an embodiment of the present invention.
  • Fig. 10A shows the current characteristic according to the pulse
  • Fig. 10B shows the resistance characteristic according to the pulse.
  • the resistance of the neuron according to an embodiment of the present invention gradually increases from a low resistance state to a high resistance state. It can be seen that it represents a section that changes to, and gradually represents a saturated resistance value.
  • the current gradually decreases, and accordingly, the resistance gradually increases, resulting in a low resistance state. It shows the section that changes to the high resistance state, and it can be seen that the value gradually represents the saturated resistance.
  • the state in which the resistance is gradually increasing represents the integral and ignition in the state in which the specific threshold resistance Rth is reached.
  • 11A and 11B are graphs showing integration and firing of neurons according to an embodiment of the present invention according to random pulses.
  • Fig. 11A shows the current characteristic according to the pulse
  • Fig. 11B shows the resistance characteristic according to the pulse.
  • FIGS. 11A and 11B it can be seen that integral and ignition are apparent even when a random pulse is applied to a neuron according to an embodiment of the present invention.
  • FIG. 12 is a schematic diagram of a single layer of a spiking neural network (SNN).
  • a neuromorphic system according to an embodiment of the present invention was simulated as a single layer of spiking neural network (SNN) composed of 784 input neurons and 300 output neurons.
  • SNN spiking neural network
  • the recognition rate test using the neuromorphic system according to the simulated embodiment of the present invention used an MNIST image set, and the learning timing dependent plasticity (STDP) learning rule was applied. In addition, it was assumed that the properties of synapses at this time are ideal.
  • STDP learning timing dependent plasticity
  • 13 is an image showing the weight of a synapse after learning is finished.
  • FIG. 13 uses a neuromorphic system according to an embodiment of the simulated invention according to FIG. 12.
  • the neuromorphic system according to the simulated embodiment of the present invention exhibits an accurate result as shown in FIG. 12, after the learning.
  • FIG. 14 uses a neuromorphic system according to an embodiment of the simulated invention according to FIG. 12.
  • the recognition rate according to the learning progress of the neuromorphic system according to the simulated embodiment of the present invention gradually increases, indicating a recognition rate of up to 79%.

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Abstract

본 발명은 뉴런 및 이를 포함하는 뉴로모픽 시스템을 개시한다. 본 발명의 실시예에 따른 뉴런은 적분(Integration) 및 발화(fire)를 수행하는 금속 이온이 도핑(metal ion doping)된 절연층을 포함하는 MIM(metal insulator metal) 소자를 포함하고, 상기 금속 이온이 도핑된 절연층을 포함하는 MIM 소자는 전압이 증가함에 따라 전류가 감소하는 음의 미분 저항(NDR, negative differential resistance) 영역을 갖도록 형성되는 것을 특징으로 한다.

Description

뉴런 및 이를 포함하는 뉴로모픽 시스템
본 발명은 뉴런 및 이를 포함하는 뉴로모픽 시스템에 관한 것으로, 보다 상세하게는, 적분(Integration) 및 발화(fire)를 수행하는 금속 이온이 도핑(metal ion doping)된 절연층을 포함하는 MIM(metal insulator metal) 소자를 포함하여 0.06mW로 전력 소모량을 감소시킬 수 있는 뉴런 및 이를 포함하는 뉴로모픽 시스템에 관한 것이다.
최근 폰 노이만 아키텍처 기반의 집적회로에서 전력 소모가 크게 증가하고 발열 문제가 심각해지면서 동물의 신경계를 모방하려고 많이 시도되고 있다. 특히, 동물의 신경계를 모방한 기술에서는 전력 소모를 크게 줄이면서, 인지 기능이 가능하고 학습이 가능함으로써 인식 기능과 판단 기능을 개선할 수 있게 되었다. 이에 따라 기존의 폰 노이만 방식의 집적회로의 기능을 대체하거나 크게 개선할 수 있으므로 이에 대한 관심 및 연구가 증가되고 있다.
신경 세포의 원리를 이용하여 뉴로모픽 시스템(Neuromorphic System)을 구현할 수 있다. 뉴모로픽 시스템은 인간의 뇌를 구성하는 뉴런을 복수의 소자를 이용하여 구현함으로써 뇌가 데이터를 처리하는 것을 모방한 시스템을 말한다. 따라서, 뉴런을 포함하는 뉴로모픽 시스템을 이용함으로써 뇌와 유사한 방식으로 데이터를 처리하고 학습할 수 있다.
즉, 뉴런은 뉴런의 시냅스를 통하여 다른 뉴런과 연결되고, 시냅스를 통하여 다른 뉴런으로부터 데이터를 수신할 수 있다. 이때, 뉴런은 수신된 데이터를 축적 및 통합하고 임계값(Vt) 이상일 경우 이를 발화하여 출력한다. 즉, 뉴런은 데이터의 축적 및 발화(integrate and fire) 기능을 한다. 또한, 시냅스 소자는 입력값에 따라 선별적으로 출력한다. 즉, 시냅스 소자는 입력되는 데이터를 누적(potentiation)하거나 감소(depression)시켜 뉴런에 전달한다.
종래에는 이러한 뉴런을 C-MOSFET 기반으로 제작하였다. C-MOSFET 기반의 뉴런은 데이터의 축적(integrate) 기능을 담당하는 캐패시터, 특정 임계값 이상의 신호가 인가되면 발화하는 비교기(comparator)가 필요하고, 그 이외에 딜레이, 안정성 확보를 위한 부가 회로들로 구성된다.
그런데, 캐패시터가 차지하는 면적이 상당히 크므로 뉴런의 전체 면적이 매우 커지고, 전력 소모 또한 매우 크게 된다. 캐패시터는 생물학적 뉴런의 막전위 변화를 모사하는데 유용하지만 캐패시터의 축전용량이 작을 경우 누설 전류로 인해 전하량을 축적(integrate)하는 것이 불가능하다. 일반적으로 뉴런이 동작하기 위해 필요한 RC 시간 상수는 약 수ms 정도로 이 정도의 RC 시간 상수 값을 얻기 위해서는 수십 M ohm의 고 저항을 사용하더라도 최소 수백 pF의 축전 용량을 필요로 하나, 현재 기술로 이 정도의 축전용량을 구현하기 위해서는 1000F2 이상의 면적이 필요하기 때문에 캐패시터 기반의 뉴런은 고집적의 인공지능 하드웨어 구현에 있어 어려움이 있다.
따라서, 이러한 구조적 한계로 인해 뉴모로픽 시스템의 구성이 복잡해지고, 정밀도가 제한되는 등 다양한 문제를 가지게 된다.
본 발명의 실시예의 목적은 금속 이온이 도핑된 절연층을 포함하는 MIM 소자를 포함함으로써 캐패시터를 제거하여 집적도가 향상된 뉴런을 제공하기 위한 것이다.
본 발명의 실시예의 목적은 적분(Integration) 및 발화(fire)를 수행하는 금속 이온이 도핑된 절연층을 포함하는 MIM 소자를 포함함으로써 전력소모량이 0.06mW으로 월등히 감소된 뉴런을 제공하기 위한 것이다.
본 발명의 실시예의 목적은 적분 및 발화를 수행하는 금속 이온이 도핑된 절연층을 포함하는 MIM 소자를 포함하여 뉴런을 구비함으로써, 학습 및 논리적 사고를 수행할 수 있는 인공지능 시스템에 사용할 수 있는 뉴로모픽 시스템을 제공하기 위한 것이다.
본 발명의 실시예의 목적은 금속 이온이 도핑된 절연층을 포함하는 MIM 소자를 적어도 하나 이상의 시냅스에도 적용될 수 있기에, 적어도 하나 이상의 시냅스 및 적어도 하나 이상의 뉴런을 동일 공정으로 형성함으로써, 공정 단순화가 가능한 뉴로모픽 시스템을 제공하기 위한 것이다.
본 발명의 실시예에 따른 뉴런은 적분(Integration) 및 발화(fire)를 수행하는 금속 이온이 도핑(metal ion doping)된 절연층을 포함하는 MIM(metal insulator metal) 소자를 포함하고, 상기 금속 이온이 도핑된 절연층을 포함하는 MIM 소자는 전압이 증가함에 따라 전류가 감소되는 음의 미분 저항(NDR, negative differential resistance) 영역을 갖도록 형성되는 것을 특징으로 한다.
상기 적분은 적어도 하나 이상의 시냅스를 통해 입력된 전기적 신호(input spikes)가 전위(potential)의 형태로 축적될 수 있다.
상기 금속 이온이 도핑된 절연층을 포함하는 MIM 소자에 전압이 인가되면 상기 금속 이온이 도핑된 절연층을 포함하는 MIM 소자는 저저항 상태에서 고저항 상태로 점진적으로 증가하여 상기 적분을 수행할 수 있다.
상기 전압은 펄스 형태일 수 있다.
상기 발화는 상기 축적된 전위(potential)가 임계치에 도달하여 인접한 뉴런으로 전기적 신호를 출력(output spikes)할 수 있다.
상기 금속 이온이 도핑된 절연층을 포함하는 MIM 소자는 상기 적분을 수행하여 저항이 임계 저항(Rth)에 도달하면 상기 발화를 수행할 수 있다.
상기 금속 이온이 도핑된 절연층을 포함하는 MIM 소자는, 하부 전극, 금속 이온이 도핑된 절연층 및 상부 전극을 포함할 수 있다.
상기 하부 전극은 불활성 금속을 포함할 수 있다.
상기 금속 이온이 도핑된 절연층은 이온 전도성을 갖는 물질을 포함할 수 있다.
상기 상부 전극은 상기 금속 이온이 도핑된 절연층에 금속 양이온을 공급하는 금속 물질을 포함할 수 있다.
본 발명의 실시예에 따른 뉴로모픽 시스템은 적어도 하나 이상의 프리 뉴런(Pre-neuron); 상기 적어도 하나 이상의 프리 뉴런과 전기적으로 연결되는 적어도 하나 이상의 시냅스(Synapse); 상기 적어도 하나 이상의 시냅스와 전기적으로 연결되고, 금속 이온이 도핑(metal ion doping)된 절연층을 포함하는 MIM(metal insulator metal) 소자를 포함하는 적어도 하나 이상의 포스트 뉴런(Post-neuron)을 포함하고, 상기 적어도 하나 이상의 포스트 뉴런은 적분(Integration) 및 발화(fire)를 수행한다.
상기 금속 이온이 도핑된 절연층을 포함하는 MIM 소자는 전압이 증가함에 따라 전류가 감소되는 음의 미분 저항(NDR, negative differential resistance) 영역을 갖도록 형성될 수 있다.
상기 적어도 하나 이상의 시냅스는 크로스바 어레이(cross-bar array) 구조를 가질 수 있다.
상기 적어도 하나 이상의 시냅스(Synapse)는 멤리스터(memristor) 및 선택소자를 포함할 수 있다.
상기 뉴로모픽 시스템은 제어기(controller)를 더 포함할 수 있다.
상기 제어기(controller)는 상기 적어도 하나 이상의 포스트 뉴런을 리셋(reset)시키는 것을 특징으로 하는 뉴로모픽 시스템시킬 수 있다.
본 발명의 실시예에 따르면 금속 이온이 도핑된 절연층을 포함하는 MIM 소자를 포함함으로써 캐패시터를 제거하여 집적도가 향상된 뉴런을 제공할 수 있다.
본 발명의 실시예에 따르면 적분(Integration) 및 발화(fire)를 수행하는 금속 이온이 도핑된 절연층을 포함하는 MIM 소자를 포함함으로써 전력소모량이 0.06mW으로 월등히 감소된 뉴런을 제공할 수 있다.
본 발명의 실시예에 따르면 적분 및 발화를 수행하는 금속 이온이 도핑된 절연층을 포함하는 MIM 소자를 포함하여 뉴런을 구비함으로써, 학습 및 논리적 사고를 수행할 수 있는 인공지능 시스템에 사용할 수 있는 뉴로모픽 시스템을 제공할 수 있다.
본 발명의 실시예에 따르면 금속 이온이 도핑된 절연층을 포함하는 MIM 소자를 적어도 하나 이상의 시냅스에도 적용될 수 있기에, 적어도 하나 이상의 시냅스 및 적어도 하나 이상의 뉴런을 동일 공정으로 형성할 수 있어 공정 단순화가 가능한 뉴로모픽 시스템을 제공할 수 있다.
도 1a 및 도 1b는 뉴런과 LIF(leaky integration and fire) 동작을 도시한 모식도 및 그래프이다.
도 2는 본 발명의 실시예에 따른 뉴런을 도시한 블록이다.
도 3a은 본 발명의 실시예에 따른 뉴런에 포함되는 금속 이온이 도핑된 절연층을 포함하는 MIM 소자를 도시한 단면도이다.
도 3b는 본 발명의 실시예에 따른 뉴런에 포함되는 금속 이온이 도핑된 절연층을 포함하는 MIM 소자의 특성을 도시한 그래프이다.
도 4는 본 발명의 실시예에 따른 뉴로모픽 시스템의 크로스바 어레이(cross-bar array) 구조를 도시한 모식도이다.
도 5는 본 발명의 실시예에 따른 뉴로모픽 시스템의 블록도를 도시한 것이다.
도 6은 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 멤리스터를 도시한 단면도이고, 도 7은 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 선택소자를 도시한 단면도이다.
도 8은 본 발명의 실시예에 따른 뉴로모픽 시스템의 회로를 도시한 개략도이고, 도 9는 본 발명의 실시예에 따른 뉴런의 회로를 도시한 회로도이다.
도 10a 및 도 10b는 본 발명의 실시예에 따른 뉴런에 포함되는 금속 이온이 도핑된 절연층을 포함하는 MIM 소자의 적분 특성을 도시한 그래프이다.
도 11a 및 도 11b는 랜덤 펄스에 따른 본 발명의 실시예에 따른 뉴런의 적분 및 발화를 도시한 그래프이다.
도 12는 단일층의 스파이킹 신경 네트워크(spiking neural network, SNN) 모식도를 도시한 이미지이다.
도 13은 학습 종료 후의 시냅스의 웨이트(weight)를 도시한 이미지이다.
도 14은 학습 횟수에 따른 이미지 인식 정확도를 도시한 것이다.
이하 첨부 도면들 및 첨부 도면들에 기재된 내용들을 참조하여 본 발명의 실시예를 상세하게 설명하지만, 본 발명이 실시예에 의해 제한되거나 한정되는 것은 아니다.
본 명세서에서 사용된 용어는 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 사용되는 "실시예", "예", "측면", "예시" 등은 기술된 임의의 양상(aspect) 또는 설계가 다른 양상 또는 설계들보다 양호하다거나, 이점이 있는 것으로 해석되어야 하는 것은 아니다.
또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or'이기보다는 포함적인 논리합 'inclusive or'를 의미한다. 즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다'라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.
또한, 본 명세서 및 청구항들에서 사용되는 단수 표현("a" 또는 "an")은, 달리 언급하지 않는 한 또는 단수 형태에 관한 것이라고 문맥으로부터 명확하지 않는 한, 일반적으로 "하나 이상"을 의미하는 것으로 해석되어야 한다.
아래 설명에서 사용되는 용어는, 연관되는 기술 분야에서 일반적이고 보편적인 것으로 선택되었으나, 기술의 발달 및/또는 변화, 관례, 기술자의 선호 등에 따라 다른 용어가 있을 수 있다. 따라서, 아래 설명에서 사용되는 용어는 기술적 사상을 한정하는 것으로 이해되어서는 안 되며, 실시예를 설명하기 위한 예시적 용어로 이해되어야 한다.
또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 설명 부분에서 상세한 그 의미를 기재할 것이다. 따라서 아래 설명에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미와 명세서 전반에 걸친 내용을 토대로 이해되어야 한다.
한편, 제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 구성 요소들은 용어들에 의하여 한정되지 않는다. 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다.
또한, 막, 층, 영역, 구성 요청 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 층, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
한편, 본 발명을 설명함에 있어서, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는, 그 상세한 설명을 생략할 것이다. 그리고, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 1a 및 도 1b는 뉴런과 LIF(leaky integration and fire) 동작을 도시한 모식도 및 그래프이다.
도 1a 및 도 1b의 LIF 그래프(100b)를 참조하면, 신경망(100a) 내에서 뉴런(200)은 시냅스(110, 130)를 통해 전기적 신호가 입력되면 LIF 동작을 수행하여, 인접한 뉴런(200)에서 유입되는 전기적 신호(input spikes)를 뉴런(200)의 막전위(membrane potential)의 형태로 축적(integration)하고, 막전위가 특정 임계치에 도달하였을 때 발화(fire)하여 인접 뉴런(200)으로 전기적 신호(output spikes)를 보낼 수 있다.
그러나, 종래에는 뉴런(200)으로 CMOS(complementary metal oxide semiconductor) 소자를 기반으로 사용하여 신경망 내의 축적(integration)을 모사하기 위해서는 반드시 캐패시터(capacitor)가 요구되었다.
캐패시터는 뉴런(200)으로 입력되는 전기적 신호를 전하의 형태로 저장하는데, 저장된 전하량은 캐패시터의 양단에 전위차를 발생시키고, 뉴런 회로는 전위차를 감지하여 전위차가 특정 이상이 되었을 경우 발화(fire)되었다고 판단하여 인접한 뉴런(200)으로 전기적 신호를 방출하게 된다.
이러한, 캐패시터는 생물학적 뉴런의 막전위 변화를 모사하는데 유용하게 사용될 수 있으나, 캐패시터의 축전용량이 작을 경우, 누설 전류로 인해 전하량을 축적하는 것이 불가능하다.
일반적으로 뉴런(200)이 동작하기 위해 필요한 RC 시간 상수는 약 수ms 정도로 이 정도의 RC 시간 상수 값을 얻기 위해서는 수십 M ohm의 고 저항을 사용하더라도 최소 수백 pF의 축전 용량을 필요로 하고, 최소 수백 pF의 축전 용량을 구현하기 위해서는 1000F2 이상의 면적이 요구되기 때문에 캐패시터를 포함하는 뉴런은 고집적화가 요구되는 인공지능 하드웨어 구현에 어려움이 따른다.
이하에서는, 본 발명의 실시예에 따른 뉴런에 대해 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 뉴런을 도시한 블록이다.
본 발명의 실시예에 따른 뉴런(200)은 적분(Integration, 210) 및 발화(fire, 220)를 수행하는 금속 이온이 도핑(metal ion doping)된 절연층을 포함하는 MIM(metal insulator metal) 소자를 포함하고, 금속 이온이 도핑된 절연층을 포함하는 MIM 소자는 전압이 증가함에 따라 전류가 감소되는 음의 미분 저항(NDR, negative differential resistance) 영역을 갖도록 형성된다.
구체적으로, 금속 이온이 도핑된 절연층을 포함하는 MIM 소자는 서로 구별되고 전기적으로 가역적인 두 개 또는 그 이상의 저항 상태를 포함할 수 있고, 금속 이온이 도핑된 절연층을 포함하는 MIM 소자의 I-V 곡선은 전압증가에 따라 전류가 감소되는 영역을 구비할 수 있다.
따라서, 금속 이온이 도핑된 절연층을 포함하는 MIM 소자에 전압이 증가함에 따라 전류가 완만하게 감소하는 NDR 영역이 나타나고, NDR 영역의 전압이 인가되는 경우에 금속 이온이 도핑된 절연층을 포함하는 MIM 소자는 저저항 상태에서 고저항 상태로 스위칭될 수 있다.
본 발명의 실시예에 따른 뉴런(200)은 적어도 하나 이상의 시냅스와 전기적으로 연결되어 있고, 적어도 하나 이상의 시냅스를 통해 입력된 전기적 신호(input spikes)가 전위(potential)의 형태로 축적되어 적분(210)을 수행할 수 있다.
바람직하게는, 본 발명의 실시예에 따른 뉴런(200)은 금속 이온이 도핑된 절연층을 포함하는 MIM 소자를 포함하므로, 적어도 하나 이상의 시냅스을 통해 금속 이온이 도핑된 절연층을 포함하는 MIM 소자에 전압이 인가되면 금속 이온이 도핑된 절연층을 포함하는 MIM 소자는 저저항 상태에서 고저항 상태로 점진적으로 증가하여 적분(210)이 수행될 수 있다.
이 때, 본 발명의 실시예에 따른 뉴런(200)에 입력되는 전압은 펄스 형태일 수 있다. 즉, 본 발명의 실시예에 따른 뉴런(200)에 데이터를 입력하는 입력 뉴런은 패턴 데이터가 입력되면 이에 대응하는 펄스를 적어도 하나 이상의 시냅스로 제공하고 상이한 웨이트를 가지는 적어도 하나 이상의 시냅스를 통해 전류가 본 발명의 실시예에 따른 뉴런(200)으로 입력될 수 있다.
또한, 본 발명의 실시예에 따른 뉴런(200)은 입력되는 전압의 펄스는 반복적(Repeatability)으로 인가되거나, 램덤(Random)하게 인가될 수 있다.
실제로, 신경망 내에서 뉴런이 동작할 때, 일정한 크기 또는 간격을 갖는 펄스가 아닌 랜덤한 크기 또는 간격을 갖는 펄스가 뉴런에 입력되는데, 본 발명의 실시예에 따른 뉴런(200)은 금속 이온이 도핑된 절연층을 포함하는 MIM 소자를 포함함으로써 펄스가 랜덤으로 인가되어도 뉴런으로써의 역할을 할 수 있다.
본 발명의 실시예에 따른 뉴런(200)에 입력되는 전압의 펄스가 반복적으로 인가되는 경우, 본 발명의 실시예에 따른 뉴런(200)은 입력되는 전압의 펄스 진폭(Pulse amplitude) 또는 펄스 너비(Pulse width)와 같은 펄스 파라미터에 따라 특성이 조절될 수 있다.
본 발명의 실시예에 따른 뉴런(200)에 입력되는 전압의 펄스 진폭이 증가하면 전위의 변화가 커지게 된다. 반대로 펄스의 진폭이 작아지면 전위의 변화가 작아지게 된다.
또한, 구동에서는 본 발명의 실시예에 따른 뉴런(200)에 입력되는 펄스의 진폭은 본 발명의 실시예에 따른 뉴런(200)과 연결되어 있는 적어도 하나 이상의 시냅스의 시냅틱 웨이트에 따라 결정되게 된다.
본 발명의 실시예에 따른 뉴런(200)에 연결되어 있는 적어도 하나 이상의 시냅스의 시냅틱 웨이트가 크다면 적어도 하나 이상의 시냅스 쪽으로 인가되는 펄스의 진폭이 커지게 되고, 반대로 시냅틱 웨이트가 작다면 작은 진폭의 펄스가 인가되게 된다.
본 발명의 실시예에 따른 뉴런(200)은 시냅틱 웨이트가 큰 적어도 하나 이상의 시냅스 쪽에서 들어오는 펄스에 더 민감하게 반응해야 하기에 본 발명의 실시예에 따른 뉴런(200)에 큰 입력 펄스가 들어오면 전위의 변화량이 커지게 된다.
따라서, 본 발명의 실시예에 따른 뉴런(200)에 너무 큰 전압이 인가되는 경우 본 발명의 실시예에 따른 뉴런(200)이 단 한번의 펄스로 임계 저항(Rth)에 도달하게 되는 문제가 있고, 본 발명의 실시예에 따른 뉴런(200)에 너무 작은 전압이 인가되는 경우 저항 변화가 발생하지 않는 문제가 있다.
본 발명의 실시예에 따른 뉴런(200)에 입력되는 전압의 펄스 너비는 펄스의 진폭과 유사한 경향을 나타내고, 펄스의 진폭이 동일하다면 펄스의 너비가 길수록 큰 전위 변화량을 나타낼 수 있다. 따라서, 저항의 변화량을 조절하는 방법으로 펄스 진폭 대신 펄스의 너비를 조절할 수 도 있다.
일반적으로 전위 변화량은 펄스의 진폭에 지수적으로 변하는 특성을 나타내지만 펄스의 너비에는 다소 선형적으로(완벽한 선형 관계는 아님) 변하는 경향성이 있기에, 펄스 진폭과 마찬가지로 펄스의 너비가 너무 길다면 한번의 펄스에 임계치에 도달할 수 있고 반대로 펄스의 너비가 충분히 길지 않다면 전위 변화가 일어나지 않을 수 도 있다.
본 발명의 실시예에 따른 뉴런(200)은 누설(leaky)을 수행하지 않기 때문에 입력되는 펄스 간격은 동작에 큰 영향을 미치지 않는다.
또한, 본 발명의 실시예에 따른 뉴런(200)은 본 발명의 실시예에 따른 뉴런(200)에 축적된 전위(potential)가 임계치에 도달하여 인접한 뉴런으로 전기적 신호를 출력(output spikes)하는 발화(220)를 수행할 수 있다.
바람직하게는, 금속 이온이 도핑된 절연층을 포함하는 MIM 소자는 적분을 수행하여 저항이 임계 저항(Rth)에 도달하면 발화(220)를 수행할 수 있다. 임계 저항(Rth)은 100Ω 내지 8kΩ일 수 있으나, 이에 제한되지는 않는다.
임계 저항의 범위는 본 발명의 실시예에 따른 뉴런(200)이 최대 동작하는 범위 사이에서 결정될 수 있다.
본 발명의 실시예에 따른 뉴런(200)의 임계 저항이 커질수록 신경망의 정밀도(거짓을 거짓이라고 판단하는 비율)는 증가하나 재현율(참을 참이라고 판단하는 비율)은 감소하는 경향을 나타내기에, 정밀도와 재현율은 트레이드오프 관계에 있으므로 적절한 임계 저항 값을 설정하는 것이 중요하다.
이 때, 적절한 임계 저항 값이라는 것은 신경망의 사용 목적에 따라서 조절될 수 있고, 예를 들어, 정밀도가 중요한 경우에는 높은 임계 저항 값이 요구되고, 재현율이 중요한 경우에서는 낮은 임계 저항 값이 요구될 수 있다.
따라서, 본 발명의 실시예에 따른 뉴런(200)은 적분(210) 및 발화(220)를 수행하는 금속 이온이 도핑된 절연층을 포함하는 MIM 소자를 포함함으로써 전력소모량이 0.06mW으로 월등히 감소시킬 수 있다.
본 발명의 실시예에 따른 뉴런(200)은 적분(210) 및 발화(220)를 수행하는 금속 이온이 도핑된 절연층을 포함하는 MIM 소자를 포함함으로써, 학습 및 논리적 사고를 수행할 수 있는 인공지능 시스템에 사용할 수 있다.
본 발명의 실시예에 따른 뉴런(200)에 포함되는 금속 이온이 도핑된 절연층을 포함하는 MIM 소자는, 하부 전극, 금속 이온이 도핑된 절연층 및 상부 전극을 포함할 수 있고, 본 발명의 실시예에 따른 뉴런(200)에 포함되는 금속 이온이 도핑된 절연층을 포함하는 MIM 소자의 구조 및 특성에 대해서는 도 3a 및 도 3b에서 상세히 설명하기로 한다.
도 3a은 본 발명의 실시예에 따른 뉴런에 포함되는 금속 이온이 도핑된 절연층을 포함하는 MIM 소자를 도시한 단면도이다.
본 발명의 실시예에 따른 뉴런에 포함되는 금속 이온이 도핑된 절연층을 포함하는 MIM 소자(300)는 하부 전극(310), 금속 이온이 도핑된 절연층(320) 및 상부 전극(330)을 포함할 수 있다.
하부 전극(310)은 불활성 금속을 포함할 수 있다. 즉, 하부 전극(310)은 전압을 인가하여도 금속 이온이 도핑된 절연층(320)으로 양이온이 이동되지 않는 화학적으로 비활성인 도전 물질로 형성될 수 있다.
예를 들어, 하부 전극(310)은 백금(Pt), 텅스텐(W), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 금(Au), 루테늄(Ru), 이리듐(Ir), 팔라듐(Pd), 티타늄(Ti), 하프늄(Hf), 몰리브덴(Mo) 및 니오븀(Nb) 중 적어도 어느 하나를 포함할 수 있다.
상부 전극(330)은 금속 이온이 도핑된 절연층(320)에 금속 양이온을 공급하는 금속 물질을 포함할 수 있다. 즉, 상부 전극(330)은 금속 이온이 발생되는 도전 물질로, 상부 전극(330)에 전압을 인가하였을 때 양이온이 발생되어 금속 이온이 도핑된 절연층(320)으로 이동하는 물질로 형성될 수 있다.
예를 들어, 상부 전극(330)은 구리(Cu), 은(Ag) 및 구리 텔루라이드(CuTe) 중 적어도 어느 하나를 포함할 수 있다.
금속 이온이 도핑된 절연층(320)은 내부에 다수의 베이컨시(vacancy)를 가지며, 상부 전극(320)으로부터 확산된 금속 이온에 의해 브릿지가 형성될 수 있다.
구체적으로, 하부 전극(310) 및 상부 전극(330) 사이에 금속 이온이 도핑된 절연층(320)이 형성됨으로써 금속 이온이 도핑된 절연층(320)의 금속 베이컨시를 통해 상부 전극(320)으로부터의 양이온이 이동될 수 있고, 양이온이 금속 베이컨시에 환원되면서 금속 이온이 도핑된 절연층(320) 내에 금속 브릿지가 형성될 수 있다.
금속 이온이 도핑된 절연층(320)은 이온 전도성을 갖는 물질을 포함할 수 있다. 예를 들어, 금속 이온이 도핑된 절연층(320)은 Al2O3, MgO, Cr2O3, MnO2, Fe2O3, Co3O4, NiO, CeO2, ZrO2, SiO2, CuO, Cu2O, Ta2O5, TiO2, ZnO, HfO2, MoO2, In2O3, SnO2 및 W2O3 중 적어도 어느 하나를 포함할 수 있다.
실시예에 따라, 금속 이온이 도핑된 절연층(320)은 PCMO, YBCO, SRO 또는 LAO과 같은 페로브스카이트 물질, GeS, GeSe, GeTe, SiS, SiSe, SiTe, ZnS, ZnSe, ZnTe, SbS, SbSe 또는 SbTe과 같은 페로브스카이트 물질, Si, Ge, As, Sb 또는 Te과 같은 반도체 물질 중 적어도 어느 하나를 포함할 수 있다.
바람직하게는, 금속 이온이 도핑된 절연층(320)으로 CuO 또는 Cu2O이 사용될 수 있고, CuO 또는 Cu2O는 산화되는 과정에서 구리(Cu) 양이온(cation)의 3d10 오비탈과 산소(O) 음이온(anion)이 공유 결합을 하면서 에너지 레벨이 스플릿(split)된다. 스플릿된 에너지 레벨 중에서 가장 높은 에너지 레벨과 구리 양이온의 4s 오비탈이 각각 밸런스 밴드(valence band)와 컨덕션 밴드(conduction band)가 되고, 이 사이에서 반도체의 에너지 밴드갭을 형성한다.
박막 형성 시, 네가티브 차지(negatively charge)되어 있는 구리 베이컨시가 형성되면서 이동이 가능한 홀(hole)을 만들므로 밸런스 밴드 위로 0.3eV에 억셉터 레벨을 형성하여 p형의 특성을 가진다.
여기서, CuO는 Cu2O보다 금속 베이컨시가 많이 존재한다. 따라서, CuO는 Cu2O보다 브릿지가 두껍게 형성될 수 있고, 다발성으로 형성될 수 있다.
브릿지가 두껍게 형성되면 저저항 상태로 만들기 위해 상부 전극(320)에 인가되는 셋 전압을 낮게 인가할 수 있지만, 고저항 상태로 만들기 위한 리셋 전압을 높게 인가해야 한다. 즉, 낮은 전압이 인가되어도 브릿지가 생성되어 저저항 상태로 만들 수 있지만, 브릿지를 끊어 고저항 상태로 만들기 위해서는 높은 전압을 인가해야 한다.
반면, Cu2O는 CuO보다 금속 베이컨시가 적어 브릿지가 얇게 형성될 수 있는데, 이 경우 저저항 상태로 만들기 위한 셋 전압이 크게 인가되지만, 고저항 상태로 만들기 위한 리셋 전압이 작게 인가될 수 있다.
따라서, 본 발명의 실시예에 따른 뉴런은 금속 이온이 도핑된 절연층을 포함하는 MIM 소자를 포함함으로써 캐패시터를 제거하여 집적도를 향상시키고, 전력 소비를 감소시킬 수 있다.
도 3b는 본 발명의 실시예에 따른 뉴런에 포함되는 금속 이온이 도핑된 절연층을 포함하는 MIM 소자의 특성을 도시한 그래프이다.
도 3b은 본 발명의 실시예에 따른 뉴런에 포함되는 금속 이온이 도핑된 절연층을 포함하는 MIM 소자의 양단(하부 전극 및 상부 전극)에 전압이 인가되었을 때 인가된 전압에 따른 전류 특성을 나타내고 있다.
도 3b를 참조하면, 금속 이온이 도핑된 절연층을 포함하는 MIM 소자는 전압이 인가됨에 따라서 고저항 상태에서 저저항 상태 또는 저저항 상태에서 고저항 상태로 변화하게 되고, 본 발명의 실시예에 따른 뉴런의 적분 기능을 구현하기 위해 사용되는 구간은 저저항 상태에서 고저항 상태로 변하는 영역은 ③ 구간이다.
따라서, 금속 이온이 도핑된 절연층을 포함하는 MIM 소자는 ③ 구간의 과정에서 반드시 음의 저항 특성(NDR)을 나타내야 한다.
도 4는 본 발명의 실시예에 따른 뉴로모픽 시스템의 크로스바 어레이(cross-bar array) 구조를 도시한 모식도이다.
컴퓨터에는 중앙처리장치(CPU)와 메모리가 분리되어 있고 CPU와 메모리 사이의 데이터 전송은 버스(bus)를 통해 이루어지는 폰노이만 구조가 일반적으로 사용되고 있으나, 폰노이만 구조는 사용자가 하고자 하는 작업에 따라 하드웨어를 재구성할 필요가 없이 소프트웨어 프로그래밍만으로 원하는 작업이 가능하다는 이점이 있지만, CPU와 메모리사이의 대역폭이 낮다는 단점을 가지고 있다.
특히, 최근 인공지능 분야에서 각광을 받고 있는 딥러닝은 대규모의 병렬 처리가 요구되는데, 폰노이만 구조에서 딥러닝을 구현할 경우 폰노이만 병목으로 인해서 데이터 처리와 전송 속도 그리고 에너지소비 측면에서 효율성이 떨어지게 된다.
따라서, 인공지능 분야와 같이 대규모 병렬 연산이 요구되는 작업에서 효율적인 새로운 구조의 하드웨어에 대한 필요성이 증대되고 있고, 인간의 뇌를 모방하는 뉴로모픽 구조(neuromorphic architecture)가 대안으로 제시되고 있다.
따라서, 본 발명의 실시예에 따른 뉴로모픽 시스템은 크로스바 어레이 구조(400)로 형성함으로써, 본 발명의 실시예에 따른 뉴런(neurons)과 뉴런 사이의 연결로 이루어진 신경망 구조를 구현함으로써, 본 발명의 실시예에 따른 뉴런들 간의 상호 작용으로 동작하기 때문에 데이터 처리와 전송 속도 그리고 에너지소비 측면에서 효율성이 향상된 인공지능 하드웨어를 구현할 수 있다.
도 5는 본 발명의 실시예에 따른 뉴로모픽 시스템의 블록도를 도시한 것이다.
본 발명의 실시예에 따른 뉴로모픽 시스템(500)에 포함되는 적어도 하나 이상의 프리 뉴런(510) 및 적어도 하나 이상의 포스트 뉴런(530)은 본 발명의 실시예에 따른 뉴런을 사용하므로, 동일한 구성요소에 대해서는 생략하도록 한다.
본 발명의 실시예에 따른 뉴로모픽 시스템(500)은 적어도 하나 이상의 프리 뉴런(Pre-neuron, 510), 적어도 하나 이상의 프리 뉴런(510)과 전기적으로 연결되는 적어도 하나 이상의 시냅스(Synapse, 520), 적어도 하나 이상의 시냅스(520)와 전기적으로 연결되고, 금속 이온이 도핑된 절연층을 포함하는 MIM 소자를 포함하는 적어도 하나 이상의 포스트 뉴런(Post-neuron, 120)을 포함하고, 적어도 하나 이상의 포스트 뉴런(530)은 적분(531) 및 발화(532)를 수행한다.
본 발명의 실시예에 따른 뉴로모픽 시스템(500)은 적어도 하나 이상의 프리 뉴런(510) 및 적어도 하나 이상의 포스트 뉴런(530)을 구분하여 설명하고 있지만, 적어도 하나 이상의 프리 뉴런(510)은 적어도 하나 이상의 프리 뉴런(510)인 동시에 적어도 하나 이상의 포스트 뉴런(530)일 수 있다.
예를 들어, 본 발명의 실시예에 따른 뉴로모픽 시스템이 제1 뉴런 내지 제3 뉴런을 포함하는 경우, 제2 뉴런은 제1 뉴런과 대비하면 적어도 하나 이상의 포스트 뉴런(530)될 수 있고, 제3 뉴런과 대비하면 적어도 하나 이상의 프리 뉴런(510)이 될 수 있다.
적분(531)은 적어도 하나 이상의 시냅스(520)를 통해 적어도 하나 이상의 프리 뉴런(510)으로부터 입력된 전기적 신호(input spikes)가 전위(potential)의 형태로 적어도 하나 이상의 포스트 뉴런(530)에 축적되는 것이다.
보다 구체적으로, 금속 이온이 도핑된 절연층을 포함하는 MIM 소자에 전압이 인가되면 금속 이온이 도핑된 절연층을 포함하는 MIM 소자는 저저항 상태에서 고저항 상태로 점진적으로 증가하여 적어도 하나 이상의 포스트 뉴런(530)이 적분(531)을 수행할 수 있다.
발화(532)는 적어도 하나 이상의 포스트 뉴런(530)에 축적된 전위(potential)가 임계치에 도달하여 인접한 적어도 하나 이상의 포스트 뉴런으로 전기적 신호를 출력(output spikes)하는 것이다.
보다 구체적으로, 금속 이온이 도핑된 절연층을 포함하는 MIM 소자는 적분(531)을 수행하여 저항이 임계 저항(Rth)에 도달하면 적어도 하나 이상의 포스트 뉴런(530)이 발화(532)를 수행할 수 있다.
또한, 본 발명의 실시예에 따른 뉴로모픽 시스템(500)은 제어기(controller)를 더 포함(500)할 수 있다.
본 발명의 실시예에 따른 뉴로모픽 시스템(500)에 포함되는 제어기는 적어도 하나 이상의 포스트 뉴런(530)을 리셋(reset)시킬 수 있다.
본 발명의 실시예에 따른 뉴로모픽 시스템(500)에 포함되는 적어도 하나 이상의 포스트 뉴런(530)은 단독으로 동작하지 않기에, 적어도 하나 이상의 프리 뉴런(510)과 적어도 하나 이상의 포스트 뉴런(530)이 서로 상호 작용하기 위해서는 제어기가 필요하다.
예를 들어, 적어도 하나 이상의 포스트 뉴런(530)이 발화(fire) 되었다고 가정한다면, 제어기는 적어도 하나 이상의 포스트 뉴런(530)의 출력 단에서 나오는 신호를 감지하여 발화된 적어도 하나 이상의 포스트 뉴런(530) 이외의 뉴런이 발화되지 못하게 막는 동작(winner takes all 기능)을 수행 할 수 있다.
또는, 적어도 하나 이상의 포스트 뉴런(530)이 발화되었다면 제어기는 이를 감지하여 다음 동작에 발화가 발생한 적어도 하나 이상의 포스트 뉴런(530)에게 리셋 신호를 보내어 발화가 발생했던 적어도 하나 이상의 포스트 뉴런(530)의 전위를 초기화(reset)시킬 수 있다.
리셋은 회로적인 구성을 통해 이루어질 수 있고, 적어도 하나 이상의 포스트 뉴런(530)이 적분(integration) 시 인가되었던 펄스와 반대의 극성을 가진 큰 펄스를 인가시켜 저항 값을 초기화 시킬 수 있다. 이러한 동작들은 적어도 하나 이상의 포스트 뉴런(530)이 단독으로 수행하기는 어렵기 때문에 제어기를 별도로 배치하여 전체적으로 관리할 수 있다.
또한, 본 발명의 실시예에 따른 뉴로모픽 시스템(500)은 가산기를 더 포함할 수 있다. 가산기는 회로 방정식을 이용하여 계산될 수 있다.
가산기는 적어도 하나 이상의 포스트 뉴런(530)에 동시에 여러 개의 입력신호가 인가될 경우에 이 신호들을 합해서 적어도 하나 이상의 포스트 뉴런(530)의 입력으로 넣는데 사용될 수 있다. 일반적으로 LIF 뉴런으로 구성된 신경망에서는 한 층에서는 하나의 뉴런만 발화(fire)되게 하므로 (winner take all 기능) 동시에 여러 개의 입력이 들어오는 경우는 없으나, winner take all 기능을 사용하지 않는 신경망도 존재 할 수 있으므로, 이 경우에는 동시에 들어오는 입력 신호를 더해 주어야 하기에, 실시예에 따라 가산기가 요구될 수 있다.
적어도 하나 이상의 시냅스(520)는 크로스바 어레이 구조를 가질 수 있고, 적어도 하나 이상의 시냅스(520)는 멤리스터(memristor) 및 선택소자를 포함할 수 있다.
실시예에 따라, 적어도 하나 이상의 시냅스(520)는 멤리스터로 금속 이온이 도핑된 절연층을 포함하는 MIM 소자를 사용할 수 있다. 금속 이온이 도핑된 절연층을 포함하는 MIM 소자는 도 3a에서 도시한 바와 동일하므로 동일한 구성요소에 대해서는 생략하기로 한다.
따라서, 본 발명의 실시예에 따른 뉴로모픽 시스템(500)은 금속 이온이 도핑된 절연층을 포함하는 MIM 소자를 적어도 하나 이상의 시냅스(520)에도 적용할 수 있어, 적어도 하나 이상의 시냅스(520), 적어도 하나 이상의 프리 뉴런(510) 및 적어도 하나 이상의 포스트 뉴런(530)을 모두 동일 공정으로 형성할 수 있으므로, 공정 단순화가 가능하다.
본 발명의 실시예에 따른 뉴로모픽 시스템(500)에 포함되는 적어도 하나 이상의 시냅스(520)는 선택 소자를 포함함으로써 크로스바 어레이 구조를 갖는 적어도 하나 이상의 시냅스(520)가 스니크 전류(sneak current)를 억제할 수 있다.
적어도 하나 이상의 시냅스(520)에 포함되는 멤리스터 및 선택소자에 대해서는 도 6 및 도 7을 참조하면 설명하도록 한다.
도 6은 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 멤리스터를 도시한 단면도이고, 도 7은 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 선택소자를 도시한 단면도이다.
본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스는 멤리스터(660) 및 선택소자(760)를 포함할 수 있다. 도 6 및 도 7은 멤리스터(660) 및 선택소자(760)를 구체적으로 도시하기 위해, 각각 형성되도록 도시하고 있으나, 멤리스터(660) 및 선택소자(760)는 직렬로 연결될 수 있다.
또한, 멤리스터(660)의 제1 전극(620)은 층간 절연층(610, 630, 640) 내에 형성된 배선(620)을 통해 프리 뉴런과 전기적으로 연결될 수 있고, 멤리스터(660)의 제2 전극(662)는 선택소자(760)와 전기적으로 연결될 수 있으며, 선택소자(760)는 배선을 통해 포스트 뉴런과 전기적으로 연결될 수 있다.
또는, 선택소자(760)의 제1 전극(720)은 층간 절연층(710, 730, 740) 내에 형성된 배선(720)을 통해 프리 뉴런과 전기적으로 연결될 수 있고, 선택소자(760)의 제2 전극(767)은 멤리스터(660)와 전기적으로 연결될 수 있으며, 멤리스터(660)는 배선을 통해 포스트 뉴런과 전기적으로 연결될 수 있다.
또한, 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 선택소자(760)가 턴-온되면 전기적 신호는 멤리스터(660)로 제공될 수 있다. 전기적 신호는 멤리스터(660)를 학습시켜 멤리스터(660)의 저항 상태가 조절되거나, 멤리스터(660)의 저항 상태에 따른 전류 값으로 변환될 수 있다. 즉, 멤리스터(660)는 전기적 신호에 의해 저항 상태가 변화되거나, 전기적 신호에 의해 멤리스터(660)의 저항 상태에 따른 전류 값을 출력할 수 있다.
도 6을 참조하면, 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 멤리스터(660)는 제1 전극(620), 절연층(661) 및 제2 전극(662)을 포함할 수 있고, 배선(620)은 콘택(contact)으로 사용되는 동시에 멤리스터(660)의 제1 전극(620)으로도 사용될 수 있다.
멤리스터(660)의 제1 전극(620) 및 제2 전극(662)은 불순물이 도핑된 폴리실리콘, 금속, 도전성 금속 질화물 또는 이들의 조합으로 이루어질 수 있다. 예를 들어, 멤리스터(660)의 제1 전극(620) 및 제2 전극(662)은 W, Pt, WN, Au, Ag, Cu, Al, TiAlN, Ir, Pt, Pd, Ru, Zr, Rh, Ni, Co, Cr, Sn, Zn, ITO, 이들의 합금 또는 이들의 조합으로 이루어질 수 있다.
또한, 멤리스터(660)의 제1 전극(620) 및 제2 전극(662)은 동일한 물질 또는 상이한 물질로 형성될 수 있다.
절연층(661)은 외부에서 인가되는 전압에 따라, 고저항 상태와 저저항 상태로 저항이 변화되는 물질을 포함할 수 있다. 예를 들어, 절연층(661)은 비정질 탄소 산화물(α-COx), 티타늄 산화물, 알루미늄 산화물, 니켈 산화물, 구리 산화물, 지르코늄 산화물, 망간 산화물, 하프늄 산화물, 텅스텐 산화물, 탄탈륨 산화물, 니오븀 산화물 또는 철산화물과 같은 금속 산화물을 포함할 수 있다.
도 7을 참조하면, 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 선택소자(760)는 제1 전극(720) 및 제2 전극(767) 사이에 형성되는 스위치층(761, 765), 금속이 도핑된 스위치층(763) 및 스위치층(761, 765)과 금속이 도핑된 스위치층(763)의 표면 중 적어도 일부에 접합하는 적어도 하나 이상의 확산 억제층(762, 764, 766)을 포함할 수 있다.
또한, 선택소자(760)는 제1 전극(720) 및 제2 전극(767) 사이에 형성되는 스위치층(761, 765) 및 금속이 도핑된 스위치층(763)을 적어도 하나 이상 포함할 수 있다.
예를 들어, 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 선택소자(760)는 제1 전극(720), 제1 스위치층(761), 제1 확산 억제층(762), 금속이 도핑된 스위치층(763), 제2 확산 억제층(764), 제2 스위치층(765), 제3 확산 억제층(766) 및 제2 전극(767)이 순차적으로 적층될 수 있다.
또는, 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 선택소자(760)는 제1 금속이 도핑된 스위치층, 제1 확산 억제층, 제1 스위치층, 제2 확산 억제층, 제2 금속이 도핑된 스위치층, 제3 확산 억제층 및 제2 전극이 순차적으로 적층될 수 있다.
또는, 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 선택소자(760)는 제1 금속이 도핑된 스위치층, 제1 확산 억제층, 제1 스위치층, 제2 확산 억제층, 제2 금속이 도핑된 스위치층, 제3 확산 억제층, 제2 스위치층, 제4 확산 억제층, 제3 금속이 도핑된 스위치층, 제4 확산 억제층 및 제2 전극이 순차적으로 적층될 수 있다.
선택소자(760)의 제1 전극(720) 및 제2 전극(767)은 불순물이 도핑된 폴리실리콘, 금속, 도전성 금속 질화물 또는 이들의 조합으로 이루어질 수 있다. 예를 들어, 선택소자(760)의 제1 전극(720) 및 제2 전극(767)은 W, Pt, WN, Au, Ag, Cu, Al, TiAlN, Ir, Pt, Pd, Ru, Zr, Rh, Ni, Co, Cr, Sn, Zn, ITO, 이들의 합금 또는 이들의 조합으로 이루어질 수 있다.
스위치층(761, 765)은 텔루륨(Te), 셀레늄(Se) 및 황(S) 중에서 선택되는 적어도 하나 이상의 칼코겐 원소를 포함할 수 있다. 또한, 스위치층(761, 765)은 붕소(B), 알루미늄(Al), 갈륨(Ga), 탄소(C), 규소(Si), 게르마늄(Ge), 질소(N), 인(P), 비소(As), 안티몬(Ab) 및 비스무트(Bi) 중에서 선택되는 적어도 하나 이상의 원소를 더 포함할 수 있다.
바람직하게는, 스위치층(761, 765)은 게르마늄 셀레나이드(Germanium selenide, GeSe)을 포함할 수 있다.
금속이 도핑된 스위치층(763)은 텔루륨(Te), 셀레늄(Se) 및 황(S) 중에서 선택되는 적어도 하나 이상의 칼코겐 원소를 포함할 수 있다. 또한, 금속이 도핑된 스위치층(763)은 붕소(B), 알루미늄(Al), 갈륨(Ga), 탄소(C), 규소(Si), 게르마늄(Ge), 질소(N), 인(P), 비소(As), 안티몬(Ab) 및 비스무트(Bi) 중에서 선택되는 적어도 하나 이상의 원소를 더 포함할 수 있다.
또한, 금속이 도핑된 스위치층(763)에 도핑되는 금속으로는 구리(Cu) 또는 은(Ag)을 포함할 수 있다.
바람직하게는, 금속이 도핑된 스위치층(763)은 구리가 도핑된 게르마늄 셀레나이드(Cu doped Germanium selenide, CuGeSe)를 포함할 수 있다.
적어도 하나 이상의 확산 억제층(762, 764, 766)은 금속 질화물이 사용될 수 있고, 바람직하게는 티타늄 질화물(TiN)이 사용될 수 있다.
일반적으로, 선택소자(760)는 제1 전극(720) 또는 제2 전극(767)에 양의 전압이 인가되는 경우, 금속 양이온들이 아래쪽 금속이 도핑된 스위치층(763)으로 확산(diffusion) 또는 표류(drift)될 수 있고, 제1 전극(720) 또는 제2 전극(767)에 음의 전압이 인가되는 경우, 금속 양이온들이 위쪽 금속이 도핑된 스위치층(763)으로 확산 또는 표류될 수 있다.
따라서, 제1 전극(720) 또는 제2 전극(767)에 양의 전압이나 음의 전압이 인가되더라도 선택소자(700) 층에는 강한 금속 필라멘트가 형성되지 않는다.
그러나, 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 선택소자(700)는 확산 억제층(762, 764, 766)을 포함함으로써, 금속 양이온의 농도 분포를 의도적으로 조절하여 문턱전압(Vth)이 ~0.65 V 이고, 선택비가 107 이상을 나타낼 수 있다.
구체적으로, 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 선택소자(700)는 금속이 도핑된 스위치층(763) 및 금속이 도핑된 스위치층(763)의 표면 중 적어도 일부에 접합하도록 확산 억제층(762, 764, 766)을 형성하여, 금속이 도핑된 스위치층(763)에서의 구리 양이온의 농도가 가장 높도록 형성하고, 스위치층(761, 765)에서의 구리 양이온의 농도는 감소시켜, 금속이 도핑된 스위치층(763)과 스위치층(761, 765)의 구리 양이온 농도 차를 증가시켜 선택비를 향상시킬 수 있다.
도 8은 본 발명의 실시예에 따른 뉴로모픽 시스템의 회로를 도시한 개략도이고, 도 9는 본 발명의 실시예에 따른 뉴런의 회로를 도시한 회로도이다.
도 8 및 도 9는 동기식 뉴런을 나타낸 것으로 이에 제한되지는 않는다.
도 8을 참조하면, 본 발명의 실시예에 따른 뉴로모픽 시스템은 인공 뉴런(pre-neuro, post-neuron)과 인공 시냅스(synapse) 배열을 포함하고, 또한, 각각의 인공 뉴런(pre-neuro, post-neuron)을 제어하는 제어기(controller)로 구성될 수 있다.
구체적으로, 포스트 뉴런(post-neuron)은 프리 뉴런(pre-neuron)과 연결되어 있고, 포스트 뉴런과 프리 뉴런의 연결은 시냅스(W로 표시)를 통해 이루어질 수 있다. 또한, 특정 프리 뉴런이 발화(fire)하면 발화(fire)된 프리 뉴런과 연결된 시냅스를 통해 전압 펄스(pre-synaptic spike)가 포스트 뉴런으로 전파될 수 있다.
이 때, 펄스의 진폭은 포스트 뉴런과 프리 뉴런을 연결하는 시냅스의 시냅틱 웨이트의 크기에 따라 결정될 수 있고, 가산기(내부에 합 기호가 표시되어 있는 동그라미 기호)는 신호들이 동시에 들어올 경우, 신호가 합해져서 포스트 뉴런으로 들어가도록 할 수 있다. 일반적으로 한번에 한 개의 뉴런만 발화될 수 있다.
도 8의 경우, 동기식 뉴런이기 때문에 클럭 신호에 맞춰 동작될 수 있고, 제어기는 클럭 신호에 맞춰서 포스트 뉴런을 제어할 수 있다.
도 9를 참조하면, 본 발명의 실시예에 따른 뉴런의 회로는 하단의 제어 신호에 따라 적분(integration), 발화(fire) 및 리셋(reset) 기능을 수행할 수 있다.
적분(Integrate) 시에는 SA_ENb 발화(Fire) 신호가 하이(high)가 되어서 뉴런에 회로적으로 뉴런 회로에 입력된 신호(전압 펄스)가 금속 이온이 도핑된 절연층을 포함하는 MIM 소자(300)에 인가될 수 있다.
다음 클럭에서는 금속 이온이 도핑된 절연층을 포함하는 MIM 소자(300)의 저항 값이 임계치에 도달하였는지 확인하는 단계로, Reset_b 신호가 하이(high)가 되고, 이때, 금속 이온이 도핑된 절연층을 포함하는 MIM 소자(300)의 저항이 임계치에 도달하였다면 뉴런 회로의 출력단이 하이(high)가 될 수 있다.
만약, 임계치에 도달하지 않았다면 다음 동작은 다시 적분(integrate)이고, 발화(Fire)가 발생하면 제어기는 발화(fire) 신호를 감지하여 다음 동작에 초기화 신호를 보낼 수 있다.
리셋(Reset) 동작에서는 리셋(Reset) 신호가 하이(high)가 되고 금속 이온이 도핑된 절연층을 포함하는 MIM 소자(300)에 적분(integrate) 단계와는 반대 방향의 극성의 전압을 인가하여 금속 이온이 도핑된 절연층을 포함하는 MIM 소자(300)의 저항값을 초기화 시킬 수 있다.
본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 본 발명의 실시예에 따른 뉴런이 온전한 뉴런 동작을 하기 위해서는 추가적인 회로가 필요하다.
구체적으로, 본 발명의 실시예에 따른 뉴런의 회로는 본 발명의 실시예에 따른 뉴런의 저항 값이 특정 이상이 되었을 때 출력 전압을 발생시키도록 설계되어야 하고, 발화(fire) 동작 이 후에는 다음 동작을 위해 저항 값을 초기화시키는 기능을 포함하여야 한다.
금속 이온이 도핑된 절연층을 포함하는 MIM 소자(300)는 적분(integrate)을 수행할 수 있기에, 뉴런의 온전한 동작을 위해서는 발화(fire) 및 리셋(reset) 기능이 추가로 필요하다.
발화(Fire)를 수행하기 위해서는 금속 이온이 도핑된 절연층을 포함하는 MIM 소자(300)의 저항값이 임계치에 도달하였는지 확인 할 수 있는 비교기가 필요하고, 리셋(Reset)을 수행하기 위해서는 발화(fire)를 감지하고 금속 이온이 도핑된 절연층을 포함하는 MIM 소자(300)에 리셋(reset)을 시킬 수 있는 전압을 인가해 주는 회로가 필요하다.
도 9는 뉴런 회로의 한 예를 나타낸 것으로 저항의 비교는 센스 앰프(sense amplifier)를 이용하여 구현할 수 있고, 리셋의 경우, 트랜지스터를 추가하여 구현할 수 있는데, 리셋이 필요하면 리셋 트랜지스터의 게이트 쪽으로 제어기가 신호를 인가할 수 있다.
도 10a 및 도 10b는 본 발명의 실시예에 따른 뉴런에 포함되는 금속 이온이 도핑된 절연층을 포함하는 MIM 소자의 적분 특성을 도시한 그래프이다.
도 10a는 펄스에 따른 전류 특성을 나타내고, 도 10b는 펄스에 따른 저항 특성을 나타낸다.
도 10a 및 도 10b를 참조하면, 본 발명의 실시예에 따른 뉴런에 일정한 펄스 전압(voltage pulse)이 반복하여 인가되면 점차적으로 본 발명의 실시예에 따른 뉴런의 저항이 저저항 상태에서 고저항 상태로 변하는 구간을 나타내게 되고, 점차 포화된 저항 값을 나타내는 것을 알 수 있다.
구체적으로, 본 발명의 실시예에 따른 뉴런에 포함되는 금속 이온이 도핑된 절연층을 포함하는 MIM 소자에 펄스 전압이 인가되면 전류가 점차 감소하게 되고, 이에 따라, 저항이 점차 증가하여 저저항 상태에서 고저항 상태로 변하는 구간을 나타내게 되며, 점차 포화된 저항 값을 나타내는 것을 알 수 있다.
따라서, 저항이 점차 증가하고 있는 상태가 적분을 나타내고, 특정 임계 저항(Rth)에 도달한 상태에서 발화를 나타내는 것을 알 수 있다.
도 11a 및 도 11b는 랜덤 펄스에 따른 본 발명의 실시예에 따른 뉴런의 적분 및 발화를 도시한 그래프이다.
도 11a는 펄스에 따른 전류 특성을 나타내고, 도 11b는 펄스에 따른 저항 특성을 나타낸다.
도 11a 및 도 11b를 참조하면, 본 발명의 실시예에 따른 뉴런에 랜덤 펄스를 인가하여도 적분 및 발화가 뚜렷이 나타나는 것을 알 수 있다.
도 12는 단일층의 스파이킹 신경 네트워크(spiking neural network, SNN) 모식도를 도시한 이미지이다.
도 12를 참조하면, 본 발명의 실시예에 따른 뉴로모픽 시스템을 784개의 입력 뉴런과 300개의 출력 뉴런으로 구성된 단일 층의 스파이킹 신경 네트워크(spiking neural network, SNN)로 시뮬레이션 하였다.
시뮬레이션된 본 발명의 실시예에 따른 뉴로모픽 시스템을 이용한 인식률 테스트는 MNIST 이미지 세트(MNIST image set)를 사용하였고, 학습은 STDP(spike timing dependent plasticity) 학습 규칙을 적용하였다. 또한, 이 때의 시냅스의 특성은 이상적이라고 가정하였다.
도 13은 학습 종료 후의 시냅스의 웨이트(weight)를 도시한 이미지이다.
도 13은 도 12에 따른 시뮬레이션된 본 발명의 실시예에 따른 뉴로모픽 시스템을 이용하였다.
도 13을 참조하면, 시뮬레이션된 본 발명의 실시예에 따른 뉴로모픽 시스템은 학습 후 시냅스의 웨이트(weight)는 도 12에서와 같이 정확한 결과를 나타내는 것을 알 수 있다,
도 14은 학습 횟수에 따른 이미지 인식 정확도를 도시한 것이다.
도 14은 도 12에 따른 시뮬레이션된 본 발명의 실시예에 따른 뉴로모픽 시스템을 이용하였다.
시뮬레이션된 본 발명의 실시예에 따른 뉴로모픽 시스템의 학습 진행에 따른 인식률은 점차 증가하여 최대 79%의 인식률을 나타내는 것을 알 수 있다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (16)

  1. 적분(Integration) 및 발화(fire)를 수행하는 금속 이온이 도핑(metal ion doping)된 절연층을 포함하는 MIM(metal insulator metal) 소자를 포함하고,
    상기 금속 이온이 도핑된 절연층을 포함하는 MIM 소자는 전압이 증가함에 따라 전류가 감소되는 음의 미분 저항(NDR, negative differential resistance) 영역을 갖도록 형성되는 것을 특징으로 하는 뉴런.
  2. 제1항에 있어서,
    상기 적분은 적어도 하나 이상의 시냅스를 통해 입력된 전기적 신호(input spikes)가 전위(potential)의 형태로 축적되는 것을 특징으로 하는 뉴런.
  3. 제2항에 있어서,
    상기 금속 이온이 도핑된 절연층을 포함하는 MIM 소자에 전압이 인가되면 상기 금속 이온이 도핑된 절연층을 포함하는 MIM 소자는 저저항 상태에서 고저항 상태로 점진적으로 증가하여 상기 적분을 수행하는 것을 포함하는 것을 특징으로 하는 뉴런.
  4. 제3항에 있어서,
    상기 전압은 펄스 형태인 것을 특징으로 하는 뉴런.
  5. 제2항에 있어서,
    상기 발화는 상기 축적된 전위(potential)가 임계치에 도달하여 인접한 뉴런으로 전기적 신호를 출력(output spikes)하는 것을 특징으로 하는 뉴런.
  6. 제5항에 있어서,
    상기 금속 이온이 도핑된 절연층을 포함하는 MIM 소자는 상기 적분을 수행하여 저항이 임계 저항(Rth)에 도달하면 상기 발화를 수행하는 것을 특징으로 하는 뉴런.
  7. 제1항에 있어서,
    상기 금속 이온이 도핑된 절연층을 포함하는 MIM 소자는, 하부 전극, 금속 이온이 도핑된 절연층 및 상부 전극을 포함하는 것을 특징으로 하는 뉴런.
  8. 제7항에 있어서,
    상기 하부 전극은 불활성 금속을 포함하는 것을 특징으로 하는 뉴런.
  9. 제7항에 있어서,
    상기 금속 이온이 도핑된 절연층은 이온 전도성을 갖는 물질을 포함하는 것을 특징으로 하는 뉴런.
  10. 제7항에 있어서,
    상기 상부 전극은 상기 금속 이온이 도핑된 절연층에 금속 양이온을 공급하는 금속 물질을 포함하는 것을 특징으로 하는 뉴런.
  11. 적어도 하나 이상의 프리 뉴런(Pre-neuron);
    상기 적어도 하나 이상의 프리 뉴런과 전기적으로 연결되는 적어도 하나 이상의 시냅스(Synapse);
    상기 적어도 하나 이상의 시냅스와 전기적으로 연결되고, 금속 이온이 도핑(metal ion doping)된 절연층을 포함하는 MIM(metal insulator metal) 소자를 포함하는 적어도 하나 이상의 포스트 뉴런(Post-neuron)
    을 포함하고,
    상기 적어도 하나 이상의 포스트 뉴런은 적분(Integration) 및 발화(fire)를 수행하는 것을 특징으로 하는 뉴로모픽 시스템.
  12. 제11항에 있어서,
    상기 금속 이온이 도핑된 절연층을 포함하는 MIM 소자는 전압이 증가함에 따라 전류가 감소되는 음의 미분 저항(NDR, negative differential resistance) 영역을 갖도록 형성되는 것을 특징으로 하는 뉴로모픽 시스템.
  13. 제11항에 있어서,
    상기 적어도 하나 이상의 시냅스는 크로스바 어레이(cross-bar array) 구조를 갖는 것을 특징으로 하는 뉴로모픽 시스템.
  14. 제11항에 있어서,
    상기 적어도 하나 이상의 시냅스(Synapse)는 멤리스터(memristor) 및 선택소자를 포함하는 것을 특징으로 하는 뉴로모픽 시스템.
  15. 제11항에 있어서,
    상기 뉴로모픽 시스템은 제어기(controller)를 더 포함하는 것을 특징으로 하는 뉴로모픽 시스템.
  16. 제15항에 있어서,
    상기 제어기(controller)는 상기 적어도 하나 이상의 포스트 뉴런을 리셋(reset)시키는 것을 특징으로 하는 뉴로모픽 시스템.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030168750A1 (en) * 2002-03-11 2003-09-11 Cem Basceri MIM capacitor with metal nitride electrode materials and method of formation
US20140035614A1 (en) * 2012-07-31 2014-02-06 Matthew D. Pickett Logic circuits using neuristors
KR20160062052A (ko) * 2013-10-02 2016-06-01 퀄컴 인코포레이티드 뉴럴 역학을 수정하기 위한 자동화 방법
KR20170138047A (ko) * 2016-06-03 2017-12-14 서울대학교산학협력단 뉴런 모방 소자 및 회로
KR20180093687A (ko) * 2017-02-14 2018-08-22 서울대학교산학협력단 뉴로모픽 시스템, 및 기억 장치

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160019682A (ko) 2014-08-12 2016-02-22 포항공과대학교 산학협력단 시냅스 모방 소자 및 이의 제조방법
KR101727546B1 (ko) 2014-11-12 2017-05-02 서울대학교산학협력단 뉴런 디바이스 및 뉴런 디바이스를 포함하는 집적회로

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030168750A1 (en) * 2002-03-11 2003-09-11 Cem Basceri MIM capacitor with metal nitride electrode materials and method of formation
US20140035614A1 (en) * 2012-07-31 2014-02-06 Matthew D. Pickett Logic circuits using neuristors
KR20160062052A (ko) * 2013-10-02 2016-06-01 퀄컴 인코포레이티드 뉴럴 역학을 수정하기 위한 자동화 방법
KR20170138047A (ko) * 2016-06-03 2017-12-14 서울대학교산학협력단 뉴런 모방 소자 및 회로
KR20180093687A (ko) * 2017-02-14 2018-08-22 서울대학교산학협력단 뉴로모픽 시스템, 및 기억 장치

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