KR20180133073A - 다수의 강유전체 전계 효과 트랜지스터들을 가진 시냅스를 포함하는 뉴로모픽 소자의 시냅스 어레이 - Google Patents

다수의 강유전체 전계 효과 트랜지스터들을 가진 시냅스를 포함하는 뉴로모픽 소자의 시냅스 어레이 Download PDF

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Abstract

뉴로모픽 소자의 시냅스 어레이가 설명된다. 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이는 제1 입력 뉴런; 제2 입력 뉴런; 출력 뉴런; 및 시냅스를 포함할 수 있다. 상기 시냅스는 서로 병렬로 연결된 다수의 강유전체 전계 효과 트랜지스터들을 포함할 수 있다.

Description

다수의 강유전체 전계 효과 트랜지스터들을 가진 시냅스를 포함하는 뉴로모픽 소자의 시냅스 어레이{Synapse Array of a Neuromorphic Device Including a Synapse Array Having a Plurality of Ferro-electricity Field Effect Transistors}
본 발명은 뉴로모픽 소자 및 뉴로모픽 소자의 시냅스 어레이에 관한 것으로서, 특히 다수의 강유전체 전계 효과 트랜지스터들을 가진 시냅스를 포함하는 뉴로모픽 소자의 시냅스 어레이에 관한 것이다.
최근 인간의 뇌를 모방한 뉴로모픽 기술이 주목 받고 있다. 뉴로모픽 기술은 다수의 프리-시냅스 뉴런들, 다수의 포스트-시냅스 뉴런들, 및 다수의 시냅스들을 포함한다. 뉴로모픽 기술에 이용되는 뉴로모픽 소자는 학습된 상태에 따라 다양한 레벨, 크기, 또는 시간에 따른 펄스 또는 스파이크를 출력한다.
본 발명이 해결하고자 하는 과제는 강유전체 전계 효과 트랜지스터들을 가진 시냅스를 포함하는 뉴로모픽 소자의 시냅스 어레이를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 강유전체 전계 효과 트랜지스터들을 이용하여 높은 집적도를 갖는 뉴로모픽 소자의 시냅스 어레이를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 강유전체 전계 효과 트랜지스터들을 이용하여 흥분성 시냅스 동작 및 억제성 시냅스 동작을 하는 뉴로모픽 소자의 시냅스 어레이를 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이는 입력 뉴런; 출력 뉴런; 및 시냅스를 포함할 수 있다. 상기 시냅스는 서로 병렬로 연결된 다수의 강유전체 전계 효과 트랜지스터들을 포함할 수 있다.
상기 다수의 강유전체 전계 효과 트랜지스터들의 다수의 게이트 전극들은 각각, 게이트 절연막, 강유전체 필름, 및 게이트 전극을 포함할 수 있다.
상기 강유전체 필름과 상기 게이트 전극은 동일한 방향으로 1차원적으로 연장하는 라인 형태들일 수 있다.
상기 강유전체 필름과 상기 게이트 전극은 서로 수직하는 방향으로 각각 1차원적으로 연장하는 라인 형태들일 수 있다.
상기 게이트 절연막 및 상기 강유전체 필름은 널판 형태로 형성될 수 있다. 상기 게이트 전극은 1차원적으로 연장하는 라인 형태일 수 있다.
상기 다수의 강유전체 전계 효과 트랜지스터들의 드레인 전극들은 상기 입력 뉴런과 전기적으로 연결될 수 있다.
상기 다수의 강유전체 전계 효과 트랜지스터들의 소스 전극들은 상기 출력 뉴런과 전기적으로 연결될 수 있다.
상기 시냅스 어레이는 상기 다수의 강유전체 전계 효과 트랜지스터들의 게이트 전극들과 각각 연결된 다수의 게이팅 컨트롤러들을 더 포함할 수 있다.
본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이는 제1 입력 뉴런; 제2 입력 뉴런; 출력 뉴런; 및 시냅스를 포함할 수 있다. 상기 시냅스는 서로 병렬로 연결된 다수의 강유전체 전계 효과 트랜지스터 쌍들을 포함할 수 있다. 상기 다수의 트랜지스터 쌍들은 각각, 서로 직렬로 연결된 제1 강유전체 전계 효과 트랜지스터 및 제2 강유전체 전계 효과 트랜지스터를 포함할 수 있다.
상기 제1 강유전체 전계 효과 트랜지스터의 드레인 전극은 상기 제1 입력 뉴런과 전기적으로 연결될 수 있다.
상기 제1 강유전체 전계 효과 트랜지스터의 소스 전극은 상기 출력 뉴런과 전기적으로 연결될 수 있다.
상기 제1 강유전체 전계 효과 트랜지스터의 바디는 상기 제1 강유전체 전계 효과 트랜지스터의 상기 소스 전극과 전기적으로 연결될 수 있다.
상기 제2 강유전체 전계 효과 트랜지스터들의 소스 전극들은 상기 제2 입력 뉴런과 전기적으로 연결될 수 있다.
상기 제2 강유전체 전계 효과 트랜지스터의 드레인 전극들은 상기 출력 뉴런과 전기적으로 연결될 수 있다.
상기 제2 강유전체 전계 효과 트랜지스터의 바디는 상기 제2 강유전체 전계 효과 트랜지스터의 상기 소스 전극과 전기적으로 연결될 수 있다.
상기 제1 강유전체 전계 효과 트랜지스터의 게이트 전극 및 상기 제2 강유전체 전계 효과 트랜지스터의 게이트 전극은 동일한 게이팅 컨트롤러와 공통적으로 전기적으로 연결될 수 있다.
상기 제1 강유전체 전계 효과 트랜지스터는 n형 강유전체 전계 효과 트랜지스터를 포함할 수 있다. 상기 제2 강유전체 전계 효과 트랜지스터는 p형 강유전체 전계 효과 트랜지스터를 포함할 수 있다.
상기 제1 입력 뉴런은 상대적으로 높은 제1 참조 전압을 상기 시냅스로 제공할 수 있다. 상기 제2 입력 뉴런은 상대적으로 낮은 제2 참조 전압을 상기 시냅스로 제공할 수 있다.
본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이는 입력 뉴런; 출력 뉴런; 다수의 게이팅 컨트롤러들; 및 시냅스를 포함할 수 있다. 상기 시냅스는 하나의 공통 게이트 절연막, 하나의 공통 플로팅 게이트 전극, 다수의 개별 강유전체 필름들, 및 다수의 개별 컨트롤 게이트 전극들을 가진 강유전체 전계 효과 트랜지스터를 포함할 수 있다.
상기 시냅스의 상기 강유전체 전계 효과 트랜지스터의 드레인 전극은 상기 입력 뉴런과 전기적으로 연결될 수 있다. 상기 시냅스의 상기 강유전체 전계 효과 트랜지스터의 소스 전극은 상기 출력 뉴런과 전기적으로 연결될 수 있다. 상기 시냅스의 상기 강유전체 전계 효과 트랜지스터의 상기 다수의 개별 컨트롤 게이트 전극들은 각각 상기 다수의 게이팅 컨트롤러들과 전기적으로 연결될 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상에 의한 뉴로모픽 소자의 시냅스 어레이는 강유전체 전계 효과 트랜지스터들을 가진 시냅스를 포함하므로 높은 집적도, 낮은 전력 소비, 및 멀티 저항 레벨을 가질 수 있다.
기타 언급되지 않은 본 발명의 다양한 실시예들에 의한 효과들은 본문 내에서 언급될 것이다.
도 1a는 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이를 개념적으로 도시한 다이어그램이고, 및 도 1b는 본 발명의 일 실시예에 의한 시냅스를 개념적으로 상세하게 도시한 다이어그램이고, 도 1c는 도 1a의 뉴로모픽 소자의 시냅스 어레이의 개념적인 레이아웃도이고, 및 도 1d는 도 1c의 I-I'을 따라 절단하여 취해진 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이의 종단면도이다.
도 2a는 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이를 개념적으로 도시한 다이어그램이고, 도 2b는 본 발명의 일 실시예에 의한 시냅스를 상세하게 도시한 다이어그램이고, 도 2c는 도 2a의 시냅스 어레이의 개념적인 레이아웃도이고, 도 2d는 도 2c의 II-II'을 따라 절단하여 취해진 본 발명의 일 실시예에 의한 시냅스 어레이의 종단면도이고, 및 도 2e 및 2f는 도 2c의 III-III'을 따라 절단하여 취해진 본 발명의 일 실시예에 의한 시냅스 어레이의 종단면도들이다.
도 3a는 본 발명의 일 실시예에 의한 시냅스 어레이를 개념적으로 도시한 다이어그램이고, 도 3b는 본 발명의 일 실시예에 의한 시냅스를 상세하게 도시한 다이어그램이고, 도 3c는 본 발명의 일 실시예에 의한 시냅스의 시냅스 트랜지스터 쌍의 시냅스 동작을 설명하는 도면이고, 도 3d는 도 3a의 시냅스 어레이의 개념적인 레이아웃도이고, 및 도 3e 및 3f는 도 3d의 IV-IV'을 따라 절단하여 취해진 본 발명의 일 실시예에 의한 시냅스 어레이의 종단면도이다.
도 4a는 본 발명의 일 실시예에 의한 시냅스 어레이를 개념적으로 도시한 다이어그램이고, 및 도 4b는 본 발명의 일 실시예에 의한 시냅스를 상세하게 도시한 다이어그램이다.
도 5은 본 발명의 일 실시예에 따른 패턴 인식 시스템을 개념적으로 도시한 블록다이아그램이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 ‘접속된(connected to)’ 또는 ‘커플링된(coupled to)’ 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 ‘직접 접속된(directly connected to)’ 또는 ‘직접 커플링된(directly coupled to)’으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. ‘및/또는’은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 ‘아래(below)’, ‘아래(beneath)’, ‘하부(lower)’, ‘위(above)’, ‘상부(upper)’ 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 ‘아래(below)’ 또는 ‘아래(beneath)’로 기술된 소자는 다른 소자의 ‘위(above)’에 놓여질 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
본 명세서에서, 강화(potentiation), 셋(set), 및 학습(learning)이 동일하거나 유사한 용어로 사용되고, 및 억제(depressing), 리셋(reset), 및 초기화(initiation)가 동일하거나 유사한 의미로 사용될 것이다. 예를 들어, 시냅스들의 저항을 낮추는 동작이 강화, 셋, 또는 학습으로 설명될 것이고, 및 시냅스들의 저항을 높이는 동작이 억제, 리셋, 또는 초기화로 설명될 것이다. 또한, 시냅스들이 강화, 셋, 또는 학습되면 전도도가 증가하므로 점진적으로 높은 전압/전류가 출력될 수 있고, 및 시냅스들이 억제, 리셋, 또는 초기화되면 전도도가 감소하므로 점진적으로 낮은 전압/전류가 출력될 수 있다. 설명의 편의를 위하여, 데이터 패턴, 전기적 신호, 펄스, 스파이크, 및 파이어(fire)는 동일하거나, 유사하거나, 또는 호환되는 의미인 것으로 해석될 수 있다. 또한, 전압과 전류도 동일하거나 호환되는 의미인 것으로 해석될 수 있다.
도 1a는 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이(100a)를 개념적으로 도시한 다이어그램이고, 및 도 1b는 본 발명의 일 실시예에 의한 시냅스(30a)를 개념적으로 상세하게 도시한 다이어그램이다.
도 1a 및 1b를 참조하면, 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이(100a)는 입력 뉴런(10), 출력 뉴런(20), 게이팅 컨트롤러들(40), 및 다수의 시냅스들(30a)을 포함할 수 있다. 시냅스들(30a)은 각각, 공통 플로팅 게이트 전극(Gf), 다수의 개별 강유전체 필름들(Ff1~Ffn), 및 다수의 컨트롤 게이트 전극들(Gc1~Gcn)을 가진 트랜지스터를 포함할 수 있다.
입력 뉴런(10)은 입력 뉴런 라인(11)을 통하여 각 시냅스(30a)의 드레인 전극(D)과 전기적으로 연결되어 시냅스(30a)에 제1 참조 전압을 제공할 수 있다. 예를 들어, 제1 참조 전압은 전원 전압(Vdd)일 수 있다. 본 발명의 일 실시예에서, 입력 뉴런(10)은 프리-시냅틱 뉴런을 포함할 수 있다. 즉, 입력 뉴런(10)은 시냅스(30a)로 전압 또는 전류를 제공할 수 있다. 본 발명의 일 실시예에서, 입력 뉴런(10)은 시냅스(30a)로 펄스 모양의 전기적 신호를 제공할 수 있다.
출력 뉴런(20)은 출력 뉴런 라인(21)을 통하여 각 시냅스(30a)의 소스 전극(S)과 전기적으로 연결되어 시냅스(30a)에 제2 참조 전압을 제공할 수 있다. 예를 들어, 제2 참조 전압은 그라운드 전압(Vss)일 수 있다. 본 발명의 일 실시예에서, 출력 뉴런(20)은 포스트-시냅틱 뉴런을 포함할 수 있다. 즉, 출력 뉴런(20)은 시냅스(30a)로부터 전압 또는 전류를 제공 받을 수 있다. 따라서, 출력 뉴런(20)은 시냅스(30a)의 시냅스 가중치를 받아 출력할 수 있다. 본 발명의 일 실시예에서, 출력 뉴런(20)은 시냅스(30a)로 전압 또는 전류를 제공할 수도 있다.
게이팅 컨트롤러들(40)은 게이팅 컨트롤 라인들(41)을 통하여 시냅스(30a)의 컨트롤 게이트 전극들(Gc1~Gcn)과 각각, 전기적으로 연결될 수 있다. 따라서, 게이팅 컨트롤러들(40)은 시냅스(30a)를 부분적 및 독립적으로 턴-온 또는 턴-오프 시킬 수 있다. 독출 모드에서, 게이팅 컨트롤러들(40)은 동일한 전압, 예를 들어 독출 전압(Vrd)을 모든 컨트롤 게이트 전극들(Gc1~Gcn)에 동시에 제공할 수 있다.
시냅스(30a)는 강유전체 필름들(Ff1~Ffn)의 위치들에 따라 다양한 분극 전압들(Vp, polarization voltage)을 가질 수 있다. 즉, 시냅스(30a)는 부분적 및 전체적으로 다양한 시냅스 가중치 레벨들을 가질 수 있다.
공통 플로팅 게이트 전극(Gf)은 강유전체 필름들(Ff1~Ffn)의 다양한 분극 전압들(Vp)에 의해 시냅스(30a)의 전도도 또는 저항 값에 영향을 줄 수 있다. 상세하게, 공통 플로팅 게이트 전극(Gf)은 각 부분별로 다르게 설정된 강유전체 필름들(Ff1~Ffn)의 분극 전압들(Vp)을 평균화 또는 적산(totalize)하여 시냅스(30a)의 채널을 조절할 수 있다. 즉, 본 발명의 일 실시예에 의한 시냅스 어레이(100a)의 시냅스(30a)는 분리된 다수의 개별 강유전체 필름들(Ff1~Ffn)을 통하여 다양한 시냅스 가중치들이 설정될 수 있고, 및 공통 플로팅 게이트 전극(Gf)을 통하여 전체적으로 평균화 또는 적산된 총 시냅스 가중치(예를 들어, 전류)를 출력할 수 있다.
도 1c는 도 1a의 뉴로모픽 소자의 시냅스 어레이(100a)의 개념적인 레이아웃도이다. 도 1c를 참조하면, 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이(100a)는 제1 방향으로 서로 평행하게 연장하는 다수의 액티브 영역들(Act), 제2 방향으로 서로 평행하게 연장하는 다수의 게이트 라인들(GL1~GLn), 액티브 영역들(Act)의 드레인 영역(D) 상에 배치된 입력 뉴런 비아 플러그들(10V), 액티브 영역들(Act)의 소스 영역(S) 상에 배치된 출력 뉴런 비아 플러그들(20V), 및 게이트 라인들(GL1~GLn)의 일 단부들 상에 배치된 게이팅 비아 플러그들(40V)을 포함할 수 있다. 제1 방향과 제2 방향은 서로 수직할 수 있다. 즉, 액티브 영역들(Act)과 게이트 라인들(GL1~GLn)은 서로 직교할 수 있다. 본 레이아웃도에서, 게이트 라인들(GL1~GLn)은 도 1a 또는 1b의 컨트롤 게이트 전극들(Gc1~Gcn) 또는 게이팅 컨트롤 라인들(41)에 해당할 수 있다.
도 1d는 도 1c의 I-I'을 따라 절단하여 취해진 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이(100a)의 종단면도이다. 도 1d를 참조하면, 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이(100a)는 기판(Sub)의 액티브 영역(Act) 상에 배치된 시냅스(30a)를 포함할 수 있다. 시냅스 어레이(100a)는 시냅스(30a)를 덮는 층간 절연층(ILD), 층간 절연층(ILD)을 수직으로 관통하여 기판(Sub)의 액티브 영역(Act)과 연결된 입력 뉴런 비아 플러그(10V) 및 출력 뉴런 비아 플러그(20V), 층간 절연층(ILD) 상에 배치되고 입력 뉴런 비아 플러그(10V) 및 출력 뉴런 비아 플러그(20V)와 각각 전기적으로 연결된 입력 뉴런 라인(11) 및 출력 뉴런 라인(21)을 더 포함할 수 있다.
기판(Sub)은 예를 들어, 벌크 단결정 실리콘 층 또는 에피택셜 성장한 단결정 실리콘 층을 포함할 수 있다. 층간 절연층(ILD)은 실리콘 산화물(SiO2) 같은 절연물을 포함할 수 있다. 입력 뉴런 비아 플러그(10V) 및 출력 뉴런 비아 플러그(20V)는 도핑된 다결정 실리콘, 금속 실리사이드, 배리어 금속층, 또는 금속 같은 전도체를 포함할 수 있다. 입력 뉴런 라인(11) 및 출력 뉴런 라인(21)은 배리어 금속층 또는 금속 같은 전도체를 포함할 수 있다.
시냅스(30a)는 공통 게이트 절연막(31), 공통 플로팅 게이트 전극(Gf), 개별 강유전체 필름들(Ff1~Ffn), 및 개별 컨트롤 게이트 전극들(Gc1~Gcn)을 포함할 수 있다. 구체적으로, 개별 강유전체 필름들(Ff1~Ffn) 및 개별 컨트롤 게이트 전극들(Gc1~Gcn)은 하나의 공통 게이트 절연막(31) 및 하나의 공통 플로팅 게이트 전극(Gf)을 공유할 수 있다. 액티브 영역(Act), 공통 게이트 절연막(31), 및 공통 플로팅 게이트 전극(Gf)이 동일한 방향, 즉 제1 방향으로 연장할 수 있고, 및 개별 강유전체 필름들(Ff1~Ffn) 및 개별 컨트롤 게이트 전극들(Gc1~Gcn)이 동일한 방향, 즉 제2 방향으로 연장할 수 있다.
공통 게이트 절연막(31)은 예를 들어, 실리콘 산화물(SiO2) 또는 실리콘 산화 질화물(SiON)을 포함할 수 있다. 공통 플로팅 게이트 전극(Gf)은 인(P, phosphorous) 또는 비소(As, arsenic) 같은 n형 이온이 도핑된 다결정 실리콘 층을 포함할 수 있다. 개별 강유전체 필름들(Ff1~Ffn)은 하프늄-산화물(HfOx) 같은 강유전체 물질을 포함할 수 있다. 개별 컨트롤 게이트 전극(Gc1~Gcn)은 배리어 금속 층 및/또는 금속 층 같은 전도체를 포함할 수 있다. 배리어 금속 층은 티타늄-질화물(TiN) 또는 탄탈륨-질화물(TaN) 같은 배리어 금속을 포함할 수 있다. 금속 층은 텅스텐(W), 알루미늄(Al), 또는 구리(Cu) 같은 금속을 포함할 수 있다.
도 2a는 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이(100b)를 개념적으로 도시한 다이어그램이고, 및 도 2b는 본 발명의 일 실시예에 의한 시냅스(30b)를 상세하게 도시한 다이어그램이다.
도 2a 및 2b를 참조하면, 본 발명의 일 실시예에 의한 시냅스 어레이(100b)는 입력 뉴런들(10), 출력 뉴런들(20), 게이팅 컨트롤러들(40), 및 시냅스들(30b)을 포함할 수 있다. 시냅스들(30b)은 각각, 병렬로 연결된 다수의 시냅스 트랜지스터들(T1~Tn)을 포함할 수 있다. 시냅스 트랜지스터들(T1~Tn)은 강유전체 전계 효과 트랜지스터들을 포함할 수 있다. 각 시냅스 트랜지스터들(T1~Tn)의 드레인 전극들(D1~Dn)은 입력 뉴런(10)과 공통으로 전기적으로 연결될 수 있고, 및 소스 전극들(S1~Sn)은 출력 뉴런(20)과 공통으로 전기적으로 연결될 수 있다. 시냅스 트랜지스터들(T1~Tn)의 게이트 전극들(G1~Gn)은 강유전체 필름(Ff1~Ffn)을 포함할 수 있다. 따라서, 시냅스 트랜지스터들(T1~Tn)은 강유전체 필름들(Ff1~Ffn)의 분극 전압들에 따라 각각, 독립적으로 다양한 레벨의 시냅스 가중치들을 가질 수 있다. 각 시냅스 트랜지스터들(T1~Tn)의 게이트 전극들(G1~Gn)은 각각 서로 다른 게이팅 컨트롤러들(40)과 전기적으로 연결될 수 있다. 즉, 각 시냅스 트랜지스터들(T1~Tn)은 독립적으로 턴-온 및 턴-오프될 수 있다. 그러므로, 시냅스(30b)의 시냅스 가중치의 총합은 각 시냅스 트랜지스터들(T1~Tn)의 턴-온 및 턴-오프에 따라 결정될 수 있다.
도 2c는 도 2a의 시냅스 어레이(100b)의 개념적인 레이아웃도이다. 도 2c를 참조하면, 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이(100b)는 제1 방향으로 서로 평행하게 연장하는 다수의 액티브 영역들(Act) 및 제2 방향으로 서로 평행하게 연장하는 다수의 게이트 라인들(GL1~GLn)을 포함할 수 있다. 다수의 액티브 영역들(Act)은 각각, 제1 방향으로 연장하도록 형성된 드레인 영역들(D), 채널 영역들(C), 및 소스 영역들(S)을 포함할 수 있다. 각 액티브 영역들(Act)의 드레인 영역들(D) 및 소스 영역들(S)은 각각 전체적으로 전기적으로 연결될 수 있다. 즉, 각 드레인 영역들(D)과 소스 영역들(S)은 게이트 라인들(GL1~GLn)이 연장하는 방향, 즉 제2 방향으로 배치될 수 있다.
도 2d 및 2e는 도 2c의 II-II'을 따라 절단하여 취해진 본 발명의 일 실시예에 의한 시냅스 어레이(100b)의 종단면도들이고, 및 도 2f 및 2g는 도 2c의 III-III'을 따라 절단하여 취해진 본 발명의 일 실시예에 의한 시냅스 어레이(100b)의 종단면도들이다.
도 2d 또는 2e, 및 2f를 참조하면, 본 발명의 일 실시예에 의한 시냅스 어레이(100b)는 액티브 영역들(Act)을 정의하도록 기판(Sub) 내에 형성된 아이솔레이션 영역들(Iso), 기판(Sub) 상의 게이트 라인들(GL1~GLn), 층간 절연층(ILD), 게이팅 비아 플러그들(40V), 및 게이팅 라인(41)을 포함할 수 있다. 게이트 라인들(GL1~GLn)은 각각 기판(Sub) 상에 형성된 게이트 절연막(31), 강유전체 절연층들(Ff1~Ffn), 및 게이트 전극들(G1~Gn)을 포함할 수 있다. 시냅스 트랜지스터들(T1~Tn) 또는 게이트 라인들(GL1~GLn)은 공통 게이트 절연막(31), 개별 강유전체 필름들(Ff1~Ffn), 및 개별 게이트 전극들(G1~Gn)을 포함할 수 있다.
도 2d 또는 2e, 및 2g를 참조하면, 본 발명의 일 실시예에 의한 시냅스 어레이(100b)의 시냅스 트랜지스터들(T1~Tn) 또는 게이트 라인들(GL1~GLn)은 공통 게이트 절연막(31), 공통 강유전체 필름(Ff), 및 개별 게이트 전극들(G1~Gn)을 포함할 수 있다.
도 2d를 참조하면, 본 발명의 일 실시예에서, 게이트 절연막(31), 강유전체 필름들(Ff1~Ffn), 및 게이트 전극들(G1~Gn)은 서로 평행하게 연장할 수 있다. 또는, 본 발명의 일 실시예에서, 게이트 절연막(31) 및 강유전체 필름들(Ff1~Ffn)은 2차원적인 널판(board) 형태로 형성될 수 있고, 게이트 전극들(G1~Gn)은 1차원적으로 연장하는 라인 형태로 형성될 수 있다. 본 발명의 일 실시예에서, 게이트 절연막(31)은 액티브 영역(Act)과 동일한 방향으로 연장하도록 형성될 수 있다.
도 2e를 참조하면, 본 발명의 일 실시예에서, 강유전체 필름(Ff)과 게이트 전극들(G1~Gn)은 서로 수직하도록 1차원적으로 연장하는 라인 형태들로 형성될 수 있다. 또는, 본 발명의 일 실시예에서, 강유전체 필름(Ff)은 섬 형태(island type)로 각각 분리되도록 독립적으로 형성될 수 있다.
도 2f를 참조하면, 본 발명의 일 실시예에서, 게이트 절연막(31)은 2차원적인 널판 형태로 형성될 수 있고, 및 강유전체 필름들(Ff1~Ffn) 및 게이트 전극들(G1~G3)은 1차원적으로 연장하는 라인 형태들로 형성될 수 있다. 즉, 강유전체 필름들(Ff1~Ffn) 및 게이트 전극들(G1~G3)은 동일한 방향으로 연장할 수 있다.
도 2g를 참조하면, 게이트 절연막(31) 및 강유전체 필름들(Ff1~Ffn)은 2차원적인 널판(board) 형태로 형성될 수 있고, 게이트 전극들(G1~Gn)은 1차원적으로 연장하는 라인 형태로 형성될 수 있다. 본 발명의 일 실시예에서, 강유전체 필름(Ff)은 제1 방향으로 1차원적으로 연장하는 라인 형태로 형성될 수 있고, 및 게이트 전극들(G1~Gn)은 제2 방향으로 1차원적으로 연장하는 라인 형태로 형성될 수 있다.
도 3a는 본 발명의 일 실시예에 의한 시냅스 어레이(100c)를 개념적으로 도시한 다이어그램이고, 및 도 3b는 본 발명의 일 실시예에 의한 시냅스(30c)을 상세하게 도시한 다이어그램이다.
도 3a 및 3b를 참조하면, 본 발명의 일 실시예에 의한 시냅스 어레이(100c)는 제1 입력 뉴런들(10a), 제2 입력 뉴런들(10b), 출력 뉴런들(20), 게이팅 컨트롤러들(40), 및 시냅스들(30c)을 포함할 수 있다. 하나의 시냅스(30c)은 병렬로 연결된 다수의 시냅스 트랜지스터 쌍들(TP1~TPn)을 포함할 수 있다. 시냅스 트랜지스터 쌍들(TP1~TPn)은 각각, 직렬로 연결된 제1 트랜지스터들(T1a~Tna) 및 제2 트랜지스터들(T1b~Tnb)을 포함할 수 있다. 상세하게, 동일한 시냅스(30c) 내에서, 제1 트랜지스터들(T1a~Tna)의 드레인 전극들(D1a~Dna)은 동일한 제1 입력 뉴런(10a)과 공통적으로 연결될 수 있고, 제2 트랜지스터들(T1b~Tna)의 소스 전극들(S1b~Snb)은 동일한 제2 입력 뉴런(10b)과 공통적으로 연결될 수 있고, 및 제1 트랜지스터들(T1a~Tna)의 소스 전극들(S1a~Sna)과 제2 트랜지스터들(T1b~Tnb)의 드레인 전극들(D1b~Dnb)이 각각 직접적으로 전기적으로 연결되어 동일한 출력 뉴런(20)과 공통적으로 연결될 수 있다. 또한, 제1 트랜지스터들(T1a~Tna)의 게이트 전극들(G1a~Gna)과 제2 트랜지스터들(T1b~Tnb)의 게이트 전극들(G1b~Gnb)이 각각 직접적으로 전기적으로 연결되어 게이팅 컨트롤러들(40)과 각각 전기적으로 연결될 수 있다.
제1 입력 뉴런(10a)은 상대적으로 높은 제1 참조 전압을 시냅스(30c)의 제1 트랜지스터들(T1a~Tna)의 드레인 전극들(D1a~Dna)로 제공할 수 있다. 예를 들어, 제1 입력 뉴런(10a)은 전원 전압(Vdd) 노드와 연결될 수 있고, 및 제1 참조 전압은 전원 전압(Vdd)일 수 있다. 제2 입력 뉴런(10b)은 상대적으로 낮은 제2 참조 전압을 시냅스(30c)의 제2 트랜지스터들(T1b~Tnb)의 소스 전극들(S1b~Snb)로 제공할 수 있다. 예를 들어, 제2 입력 뉴런(10b)은 그라운드 전압(Vss) 노드와 연결될 수 있고, 및 제2 참조 전압은 그라운드 전압(Vss)일 수 있다.
도 3c는 본 발명의 일 실시예에 의한 시냅스(30c)의 시냅스 트랜지스터 쌍(Ta, Tb)의 시냅스 동작을 설명하는 도면이다. 도 3c를 참조하면, 본 발명의 일 실시예에 의한 시냅스(30c)의 시냅스 트랜지스터 쌍(Ta, Tb)은 각 트랜지스터들(Ta, Tb)의 분극 전압들(Vpa, Vpb)에 따라 흥분성 시냅스 동작(excitatory synapse operation) 및/또는 억제성 시냅스 동작(inhibitory synapse operation)을 할 수 있다. 구체적으로, 게이팅 컨트롤러(40)로부터 트랜지스터들(Ta, Tb)의 게이트 전극들(Ga, Gb)에 독출 전압(Vrd)이 인가되면, 각 트랜지스터들(Ta, Tb)의 분극 전압들(Vpa, Vpb)에 따라 제1 트랜지스터(Ta)는 제1 입력 뉴런(10a)으로부터 출력 뉴런(20)으로 흥분성 시냅스 전류(Ie)를 흘리고, 및 제2 트랜지스터(Tb)는 출력 뉴런(20)으로부터 제2 입력 뉴런(10b)으로 억제성 시냅스 전류(Ii)를 흘릴 수 있다. 흥분성 시냅스 전류(Ie)는 출력 뉴런(20)으로 전류를 추가하여 시냅스 가중치를 높이는 흥분성 시냅스 동작이고, 및 억제성 시냅스 전류(Ii)는 출력 뉴런(20)으로부터 전류를 감소시켜 시냅스 가중치를 낮추는 억제성 시냅스 동작이다. 예를 들어, 독출 전압(Vrd)이 0V라 가정하고, 제1 트랜지스터(Ta)의 분극 전압(Vpa)이 제2 트랜지스터(Tb)의 분극 전압(Vpb)보다 크다면, 흥분성 시냅스 전류(Ie)가 억제성 시냅스 전류(Ii)보다 크므로, 시냅스 트랜지스터 쌍(Ta, Tb)은 전체적으로 흥분성 시냅스 동작을 할 수 있다. 반대로, 독출 전압(Vrd)이 0V라 가정하고, 제2 트랜지스터(Tb)의 분극 전압(Vpb)이 제1 트랜지스터(Ta)의 분극 전압(Vpa)보다 크다면, 억제성 시냅스 전류(Ii)가 흥분성 시냅스 전류(Ie)보다 크므로, 시냅스 트랜지스터 쌍(Ta, Tb)은 전체적으로 억제성 시냅스 동작을 할 수 있다. 즉, 각 트랜지스터들(Ta, Tb)의 분극 전압들(Vpa, Vpb)에 따라 시냅스 트랜지스터 쌍(Ta, Tb)은 흥분성 시냅스 동작 또는 억제성 시냅스 동작 중 어느 하나를 선택적으로 할 수 있다.
도 3d는 도 3a의 시냅스 어레이(100c)의 개념적인 레이아웃도이다. 도 3d를 참조하면, 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이(100c)는 제1 방향으로 서로 평행하게 연장하는 다수의 액티브 영역들(Act) 및 제2 방향으로 서로 평행하게 연장하는 다수의 게이트 라인들(GL1~GLn)을 포함할 수 있다. 각 액티브 영역들(Act)은 제1 방향으로 연장하도록 형성된 제1 드레인 영역(Da), 제1 채널 영역(Ca), 제1 소스 / 제2 드레인 영역(Sa/Db), 제2 채널 영역(Cb), 및 제2 소스 영역(Sb)을 포함할 수 있다. 제1 소스 영역(Sa)과 제2 드레인 영역(Da)은 공유된 하나의 영역일 수 있다. 즉, 제1 드레인 영역들(Da), 제1 채널 영역들(Ca), 제1 소스 / 제2 드레인 영역들(Sa/Db), 제2 채널 영역들(Cb), 및 제2 소스 영역들(Sb)은 모두 게이트 라인들(GL1~GLn)과 중첩 및 교차할 수 있다. 제1 드레인 영역(Da), 제1 채널 영역(Ca), 및 제1 소스 영역(Sa)은 도 3a 내지 3c의 제1 트랜지스터들(T1a~Tna)을 구성할 수 있고, 및 제2 드레인 영역(Db), 제2 채널 영역(Cb), 및 제2 소스 영역(Sb)은 도 3a 내지 3c의 제2 트랜지스터들(T1b~Tnb)을 구성할 수 있다. 제1 소스 영역(Sa)과 제2 드레인 영역(Db)은 공통 영역을 포함할 수 있다.
도 3e 및 3f는 도 3d의 IV-IV'을 따라 절단하여 취해진 본 발명의 실시예들에 의한 시냅스 어레이(100c)의 종단면도들이다. 도 3e 및 3f를 참조하면, 본 발명의 일 실시예에 의한 시냅스 어레이(100c)는 기판(Sub) 내에 액티브 영역들(Act)을 정의하는 아이솔레이션 영역들(Iso), 기판(Sub) 상의 게이트 라인(GL), 층간 절연층(ILD), 게이팅 비아 플러그(40V), 및 게이팅 컨트롤 라인(41)을 포함할 수 있다. 게이트 라인(GL)은 게이트 절연막(31), 강유전체 필름(Ff), 및 게이트 전극(G)을 포함할 수 있다.
도 3e를 참조하면, 본 발명의 일 실시예에서, 게이트 절연막(31), 강유전체 필름(Ff), 및 게이트 전극(G)은 액티브 영역들(Act)과 직교하도록 1차원적으로 연장하는 라인 형태들로 형성될 수 있다. 또는, 본 발명의 일 실시예에서, 게이트 절연막(31) 및 강유전체 필름(Ff)은 2차원적인 널판(board) 형태로 형성될 수 있고, 게이트 전극들(G1~Gn)은 1차원적으로 연장하는 라인 형태로 형성될 수 있다.
도 3f를 참조하면, 본 발명의 일 실시예에서, 강유전체 필름(Ff)과 게이트 전극(G)은 서로 수직하도록 1차원적으로 연장하는 라인 형태들로 형성될 수 있다. 또는, 본 발명의 일 실시예에서, 강유전체 필름(Ff)은 섬 형태(island type)로 각각 분리되도록 독립적으로 형성될 수 있다. 본 발명의 일 실시예에서, 게이트 절연막(31)은 2차원적인 널판 형태로 형성될 수 있고, 및 강유전체 필름(Ff) 및 게이트 전극(G)은 1차원적으로 연장하는 라인 형태들로 형성될 수 있다. 즉, 강유전체 필름(Ff) 및 게이트 전극(G)은 서로 직교하는 방향으로 각각 연장할 수 있다.
도 4a는 본 발명의 일 실시예에 의한 시냅스 어레이(100d)를 개념적으로 도시한 다이어그램이고, 및 도 4b는 본 발명의 일 실시예에 의한 시냅스(30d)을 상세하게 도시한 다이어그램이다.
도 4a 및 4b를 참조하면, 본 발명의 일 실시예에 의한 시냅스 어레이(100d)는 제1 입력 뉴런들(10a), 제2 입력 뉴런들(10b), 출력 뉴런들(20), 게이팅 컨트롤러들(40), 및 시냅스들(30d)을 포함할 수 있다. 하나의 시냅스(30d)은 병렬로 연결된 다수의 시냅스 트랜지스터 쌍들(TP1~TPn)을 포함할 수 있다. 시냅스 트랜지스터 쌍들(TP1~TPn)은 각각, 직렬로 연결된 제1 트랜지스터들(T1a~Tna) 및 제2 트랜지스터들(T1b~Tnb)을 포함할 수 있다. 상세하게, 동일한 시냅스(30d) 내에서, 제1 트랜지스터들(T1a~Tna)의 드레인 전극들(D1a~Dna)은 동일한 제1 입력 뉴런(10a)과 공통적으로 연결될 수 있고, 제2 트랜지스터들(T1b~Tna)의 소스 전극들(S1b~Snb)은 동일한 제2 입력 뉴런(10b)과 공통적으로 연결될 수 있고, 및 제1 트랜지스터들(T1a~Tna)의 소스 전극들(S1a~Sna)과 제2 트랜지스터들(T1b~Tnb)의 드레인 전극들(D1b~Dnb)이 각각 직접적으로 전기적으로 연결되어 동일한 출력 뉴런(20)과 공통적으로 연결될 수 있다. 또한, 제1 트랜지스터들(T1a~Tna)의 게이트 전극들(G1a~Gna)과 제2 트랜지스터들(T1b~Tnb)의 게이트 전극들(G1b~Gnb)이 각각 직접적으로 전기적으로 연결되어 게이팅 컨트롤러들(40)과 각각 전기적으로 연결될 수 있다.
제1 입력 뉴런(10a)은 상대적으로 높은 제1 참조 전압을 시냅스(30c)의 제1 트랜지스터들(T1a~Tna)의 드레인 전극들(D1a~Dna)로 제공할 수 있다. 예를 들어, 제1 입력 뉴런(10a)은 전원 전압(Vdd) 노드와 연결될 수 있고, 및 제1 참조 전압은 전원 전압(Vdd)일 수 있다. 제2 입력 뉴런(10b)은 상대적으로 낮은 제2 참조 전압을 시냅스(30d)의 제2 트랜지스터들(T1b~Tnb)의 소스 전극들(S1b~Snb)로 제공할 수 있다. 예를 들어, 제2 입력 뉴런(10b)은 그라운드 전압(Vss) 노드와 연결될 수 있고, 및 제2 참조 전압은 그라운드 전압(Vss)일 수 있다.
도 5는 본 발명의 일 실시예에 따른 패턴 인식 시스템(900)을 개념적으로 도시한 블록다이아그램이다. 예를 들어, 상기 패턴 인식 시스템(900)은 음성 인식 시스템(speech recognition system), 영상 인식 시스템(imaging recognition system), 코드 인식 시스템(code recognition system), 신호 인식 시스템(signal recognition system), 또는 기타 다양한 패턴들을 인식하기 위한 시스템들 중 하나일 수 있다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 패턴 인식 시스템(900)은 중앙 처리 유닛(910), 메모리 유닛(920), 통신 제어 유닛(930), 네트워크(940), 출력 유닛(950), 입력 유닛(960), 아날로그-디지털 변환기(970), 뉴로모픽 유닛(980), 및/또는 버스(990)를 포함할 수 있다. 중앙 처리 유닛(910)은 뉴로모픽 유닛(980)의 학습을 위하여 다양한 신호를 생성 및 전달하고, 및 뉴로모픽 유닛(980)으로부터의 출력에 따라 음성, 영상 등과 같은 패턴을 인식하기 위한 다양한 처리 및 기능을 수행할 수 있다.
상기 중앙 처리 유닛(910)은 메모리 유닛(920), 통신 제어 유닛(930), 출력 유닛(950), 아날로그-디지털 변환기(970) 및 뉴로모픽 유닛(980)과 버스(990)을 통하여 연결될 수 있다.
메모리 유닛(920)은 패턴 인식 시스템(900)에서 저장이 요구되는 다양한 정보를 저장할 수 있다. 메모리 유닛(920)은 디램(DRAM) 또는 에스램(SRAM) 같은 휘발성 메모리 소자, 피램(PRAM), 엠램(MRAM), 알이램(ReRAM), 또는 낸드 플래시 메모리(NAND flash memory) 같은 비휘발성 메모리, 또는 하드 디스크 드라이브(HDD) 또는 솔리드 스테이트 드라이브(SSD) 같은 다양한 기억 유닛들 중 적어도 하나를 포함할 수 있다.
통신 제어 유닛(930)은 인식된 음성, 영상 등의 데이터를 네트워크(940)를 통하여 다른 시스템의 통신 제어 유닛으로 전송하거나 및/또는 수신할 수 있다.
출력 유닛(950)은 인식된 음성, 영상 등의 데이터를 다양한 방식으로 출력할 수 있다. 예컨대, 출력 유닛(950)은 스피커, 프린터, 모니터, 디스플레이 패널, 빔 프로젝터, 홀로그래머, 또는 기타 다양한 출력 장치를 포함할 수 있다.
입력 유닛(960)은 마이크로폰, 카메라, 스캐너, 터치 패드, 키보드, 마우스, 마우스 펜, 또는 다양한 센서들 중 적어도 하나를 포함할 수 있다.
아날로그-디지털 변환기(970)는 입력 장치(960)로부터 입력된 아날로그 데이터를 디지털 데이터로 변환할 수 있다.
뉴로모픽 유닛(980)은 아날로그-디지털 변환기(970)로부터 출력된 데이터를 이용하여 학습(learning), 인식(recognition) 등을 수행할 수 있고, 인식된 패턴에 대응하는 데이터를 출력할 수 있다. 뉴로모픽 유닛(980)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 뉴로모픽 소자들 중 적어도 하나를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100a-100d: 시냅스 어레이
10, 10a, 10b: 입력 뉴런
10V: 입력 뉴런 비아 플러그
11: 입력 뉴런 라인
20: 출력 뉴런
20V: 출력 뉴런 비아 플러그
21: 출력 뉴런 라인
30a-30d: 시냅스
31: 공통 게이트 절연막
40: 게이팅 컨트롤러
40V: 게이트 비아 플러그
41: 게이팅 라인
T: 시냅스 트랜지스터
Gf: 플로팅 게이트 전극
Ff: 강유전체 필름
Gc: 컨트롤 게이트 전극
G: 게이트 전극
GL 게이트 라인
D: 드레인 전극, 드레인 영역
S: 소스 전극, 소스 영역
Act: 액티브 영역
Sub: 기판
ILD: 층간 절연층

Claims (20)

  1. 입력 뉴런;
    출력 뉴런; 및
    시냅스를 포함하고,
    상기 시냅스는 서로 병렬로 연결된 다수의 강유전체 전계 효과 트랜지스터들을 포함하는 뉴로모픽 소자의 시냅스 어레이.
  2. 제1항에 있어서,
    상기 다수의 강유전체 전계 효과 트랜지스터들의 게이트 전극들은 각각, 게이트 절연막, 강유전체 필름, 및 게이트 전극을 포함하는 뉴로모픽 소자의 시냅스 어레이.
  3. 제2항에 있어서,
    상기 강유전체 필름과 상기 게이트 전극은 동일한 방향으로 1차원적으로 연장하는 라인 형태들인 뉴로모픽 소자의 시냅스 어레이.
  4. 제2항에 있어서,
    상기 강유전체 필름과 상기 게이트 전극은 서로 수직하는 방향으로 각각 1차원적으로 연장하는 라인 형태들인 뉴로모픽 소자의 시냅스 어레이.
  5. 제2항에 있어서,
    상기 게이트 절연막 및 상기 강유전체 필름은 널판 형태로 형성되고, 및
    상기 게이트 전극은 1차원적으로 연장하는 라인 형태인 뉴로모픽 소자의 시냅스 어레이.
  6. 제1항에 있어서,
    상기 다수의 강유전체 전계 효과 트랜지스터들의 드레인 전극들은 상기 입력 뉴런과 전기적으로 연결된 뉴로모픽 소자의 시냅스 어레이.
  7. 제1항에 있어서,
    상기 다수의 강유전체 전계 효과 트랜지스터들의 소스 전극들은 상기 출력 뉴런과 전기적으로 연결된 뉴로모픽 소자의 시냅스 어레이.
  8. 제1항에 있어서,
    상기 다수의 강유전체 전계 효과 트랜지스터들의 게이트 전극들과 각각 연결된 다수의 게이팅 컨트롤러들을 더 포함하는 뉴로모픽 소자의 시냅스 어레이.
  9. 제1 입력 뉴런;
    제2 입력 뉴런;
    출력 뉴런; 및
    시냅스를 포함하고,
    상기 시냅스는 서로 병렬로 연결된 다수의 강유전체 전계 효과 트랜지스터 쌍들을 포함하고,
    상기 다수의 강유전체 전계 효과 트랜지스터 쌍들은 각각, 서로 직렬로 연결된 제1 강유전체 전계 효과 트랜지스터 및 제2 강유전체 전계 효과 트랜지스터를 포함하는 뉴로모픽 소자의 시냅스 어레이.
  10. 제9항에 있어서,
    상기 제1 강유전체 전계 효과 트랜지스터의 드레인 전극은 상기 제1 입력 뉴런과 전기적으로 연결된 뉴로모픽 소자의 시냅스 어레이.
  11. 제10항에 있어서,
    상기 제1 강유전체 전계 효과 트랜지스터의 소스 전극은 상기 출력 뉴런과 전기적으로 연결된 뉴로모픽 소자의 시냅스 어레이.
  12. 제11항에 있어서,
    상기 제1 강유전체 전계 효과 트랜지스터의 바디는 상기 제1 강유전체 전계 효과 트랜지스터의 상기 소스 전극과 전기적으로 연결된 뉴로모픽 소자의 시냅스 어레이.
  13. 제9항에 있어서,
    상기 제2 강유전체 전계 효과 트랜지스터들의 소스 전극들은 상기 제2 입력 뉴런과 전기적으로 연결된 뉴로모픽 소자의 시냅스 어레이.
  14. 제13항에 있어서,
    상기 제2 강유전체 전계 효과 트랜지스터의 드레인 전극들은 상기 출력 뉴런과 전기적으로 연결된 뉴로모픽 소자의 시냅스 어레이.
  15. 제14항에 있어서,
    상기 제2 강유전체 전계 효과 트랜지스터의 바디는 강유전체 전계 효과 상기 제2 트랜지스터의 상기 소스 전극과 전기적으로 연결된 뉴로모픽 소자의 시냅스 어레이.
  16. 제9항에 있어서,
    상기 제1 강유전체 전계 효과 트랜지스터의 게이트 전극 및 상기 제2 강유전체 전계 효과 트랜지스터의 게이트 전극은 동일한 게이팅 컨트롤러와 공통적으로 전기적으로 연결된 뉴로모픽 소자의 시냅스 어레이.
  17. 제9항에 있어서,
    상기 제1 강유전체 전계 효과 트랜지스터는 n형 강유전체 전계 효과 트랜지스터를 포함하고, 및
    상기 제2 강유전체 전계 효과 트랜지스터는 p형 강유전체 전계 효과 트랜지스터를 포함하는 뉴로모픽 소자의 시냅스 어레이.
  18. 제7항에 있어서,
    상기 제1 입력 뉴런은 상대적으로 높은 제1 참조 전압을 상기 시냅스로 제공하고, 및
    상기 제2 입력 뉴런은 상대적으로 낮은 제2 참조 전압을 상기 시냅스로 제공하는 뉴로모픽 소자의 시냅스 어레이.
  19. 입력 뉴런;
    출력 뉴런;
    다수의 게이팅 컨트롤러들; 및
    시냅스를 포함하고,
    상기 시냅스는 하나의 공통 게이트 절연막, 하나의 공통 플로팅 게이트 전극, 다수의 개별 강유전체 필름들, 및 다수의 개별 컨트롤 게이트 전극들을 가진 강유전체 전계 효과 트랜지스터를 포함하는 뉴로모픽 소자의 시냅스 어레이.
  20. 제19항에 있어서,
    상기 시냅스의 상기 강유전체 전계 효과 트랜지스터의 드레인 전극은 상기 입력 뉴런과 전기적으로 연결되고,
    상기 시냅스의 상기 강유전체 전계 효과 트랜지스터의 소스 전극은 상기 출력 뉴런과 전기적으로 연결되고, 및
    상기 시냅스의 상기 강유전체 전계 효과 트랜지스터의 상기 다수의 개별 컨트롤 게이트 전극들은 각각 상기 다수의 게이팅 컨트롤러들과 전기적으로 연결되는 뉴로모픽 소자의 시냅스 어레이.
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