JPH09245110A - フィードバック回路 - Google Patents
フィードバック回路Info
- Publication number
- JPH09245110A JPH09245110A JP8056590A JP5659096A JPH09245110A JP H09245110 A JPH09245110 A JP H09245110A JP 8056590 A JP8056590 A JP 8056590A JP 5659096 A JP5659096 A JP 5659096A JP H09245110 A JPH09245110 A JP H09245110A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- inverter
- potential
- neuron mos
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/0813—Threshold logic
Abstract
(57)【要約】
【課題】 より少ない素子数・チップ面積でハンドシェ
ーク機能、フリップフロップ機能その他の機能を実現し
えるフィードバック回路を提供すること。 【解決手段】 電気的にフローティングとされる電極
と、前記フローティング電極と容量素子を介して設けら
れた複数の入力電極を備え、前記入力電極に加えられる
電位によって前記フローティング電極の電位が実質上決
定される機構を有し、前記フローティング電極の電位に
より出力が決定されるしきい回路において、前記しきい
回路の出力が、直接、あるいは少なくとも一つの何らか
の回路を介して、前記複数の入力電極の少なくとも１つ
の電極に接続されている事を特徴とする。
ーク機能、フリップフロップ機能その他の機能を実現し
えるフィードバック回路を提供すること。 【解決手段】 電気的にフローティングとされる電極
と、前記フローティング電極と容量素子を介して設けら
れた複数の入力電極を備え、前記入力電極に加えられる
電位によって前記フローティング電極の電位が実質上決
定される機構を有し、前記フローティング電極の電位に
より出力が決定されるしきい回路において、前記しきい
回路の出力が、直接、あるいは少なくとも一つの何らか
の回路を介して、前記複数の入力電極の少なくとも１つ
の電極に接続されている事を特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、フィードバック回路に
係る。より詳細には、容量による電圧加算機能としきい
動作を用いて演算を行うフィードバック回路に関する。
係る。より詳細には、容量による電圧加算機能としきい
動作を用いて演算を行うフィードバック回路に関する。
【０００２】
【従来の技術】半導体集積回路において、素子の微細化
による回路の高集積化が進んでいる。素子を微細化すれ
ば、素子の動作速度が向上するだけでなく、１つのチッ
プに搭載される素子の数が増えるため、チップあたりの
機能が増大する。マイクロプロセッサＬＳＩがよい例
で、現在最先端のマイクロプロセッサチップでは、素子
寸法が０．５ミクロン程度、チップあたりの素子数は数
百万個にも上る。
による回路の高集積化が進んでいる。素子を微細化すれ
ば、素子の動作速度が向上するだけでなく、１つのチッ
プに搭載される素子の数が増えるため、チップあたりの
機能が増大する。マイクロプロセッサＬＳＩがよい例
で、現在最先端のマイクロプロセッサチップでは、素子
寸法が０．５ミクロン程度、チップあたりの素子数は数
百万個にも上る。
【０００３】しかし、素子の微細化・高集積化に伴い、
種々の問題点が顕在化してきた。例えば数百万個に上る
素子と素子の間を接続しなければならない配線を、如何
にレイアウトし、形成するかといった問題が新たに生じ
ている。これらの問題により、今後素子のさらなる高集
積化は非常に難しい段階に来ている。したがって、ＬＳ
Ｉチップの機能向上も今後あまり望めないことになる。
種々の問題点が顕在化してきた。例えば数百万個に上る
素子と素子の間を接続しなければならない配線を、如何
にレイアウトし、形成するかといった問題が新たに生じ
ている。これらの問題により、今後素子のさらなる高集
積化は非常に難しい段階に来ている。したがって、ＬＳ
Ｉチップの機能向上も今後あまり望めないことになる。
【０００４】一方、集積化と共にＬＳＩの動作速度も向
上してきている。マイクロプロセッサにおいては、動作
クロック周波数が数１００ＭＨｚのものも一般化してい
る。近年中に、クロック周波数１ＧＨｚ以上の要求も顕
在化することは必至である。このような状況で特に問題
となってきたのがクロックスキューの問題である。１ｃ
ｍ角程度のチップ全体に、ＧＨｚのクロック信号を時間
差なしで分配することなど至難の業だからである。ＧＨ
ｚ以上の動作速度のＬＳＩを実現するためには、クロッ
ク信号集中管理方式を断念し、自己タイミング機構を採
り入れ、近接のブロック間でハンドシェークしながらタ
イミングを計るしか手はない。
上してきている。マイクロプロセッサにおいては、動作
クロック周波数が数１００ＭＨｚのものも一般化してい
る。近年中に、クロック周波数１ＧＨｚ以上の要求も顕
在化することは必至である。このような状況で特に問題
となってきたのがクロックスキューの問題である。１ｃ
ｍ角程度のチップ全体に、ＧＨｚのクロック信号を時間
差なしで分配することなど至難の業だからである。ＧＨ
ｚ以上の動作速度のＬＳＩを実現するためには、クロッ
ク信号集中管理方式を断念し、自己タイミング機構を採
り入れ、近接のブロック間でハンドシェークしながらタ
イミングを計るしか手はない。
【０００５】自己タイミング機構は、データ駆動型プロ
セッサにおけるエラスティックパイプライン（S. Komor
i、 H. Taketa、 T. Tamura、 F. Asai、 T. Ohno、 O.
Tomisawa、 T. Yamasaki、 K. Shima、 K. Asada、 an
d H. Terada、 "An ElasticPipeline Mechanism by Sel
f-Timed Circuits、" IEEE J. Solid-State Circuits、
Vol.23、 No.1、 pp.111-117、 1988）等で実用化され
ている。図９に概略図を示す。図中、Ｃで表された回路
が、Ｓｅｎｄ信号とＡｃｋ信号によりハンドシェークを
行う制御回路である。このＣ（Ｃｏｉｎｃｉｄｅｎｃ
ｅ）回路は、一種のフリップ・フロップで、回路図およ
び真理値表を図１０に示す。ｓｅｎｄｉｎ信号とａｃｋ
ｉｎの反転信号が共に１のときにｓｅｎｄｏｕｔ信号が
１に、共に０の時にはｓｅｎｄｏｕｔが０に、それ以外
は直前のｓｅｎｄｏｕｔ信号を維持する回路である。
セッサにおけるエラスティックパイプライン（S. Komor
i、 H. Taketa、 T. Tamura、 F. Asai、 T. Ohno、 O.
Tomisawa、 T. Yamasaki、 K. Shima、 K. Asada、 an
d H. Terada、 "An ElasticPipeline Mechanism by Sel
f-Timed Circuits、" IEEE J. Solid-State Circuits、
Vol.23、 No.1、 pp.111-117、 1988）等で実用化され
ている。図９に概略図を示す。図中、Ｃで表された回路
が、Ｓｅｎｄ信号とＡｃｋ信号によりハンドシェークを
行う制御回路である。このＣ（Ｃｏｉｎｃｉｄｅｎｃ
ｅ）回路は、一種のフリップ・フロップで、回路図およ
び真理値表を図１０に示す。ｓｅｎｄｉｎ信号とａｃｋ
ｉｎの反転信号が共に１のときにｓｅｎｄｏｕｔ信号が
１に、共に０の時にはｓｅｎｄｏｕｔが０に、それ以外
は直前のｓｅｎｄｏｕｔ信号を維持する回路である。
【０００６】ハンドシェーク回路の基本は図１０のＣ回
路であるが、より信頼性が高く、高速で、高スループッ
トのデータ転送を実現するため、図１１の改良型Ｃ回路
が提案されている。２つのフリップフロップ回路から構
成されている。この回路は、完全なハンドシェークを実
現する。つまり、１）前段からのｓｅｎｄｉｎの立ち上
がり、２）前段へのａｃｋｏｕｔ反転信号立ち下がり、
次段へのｓｅｎｄｏｕｔ信号立ち上がり、３）前段から
のｓｅｎｄｉｎ信号立ち下がり、４）前段へのａｃｋｏ
ｕｔ反転信号立ち上がり、また、いかなる時でも次段か
らのａｃｋｉｎ反転信号の立ち下がりにより次段へのｓ
ｅｎｄｏｕｔ信号立ち下がりの機能を実現する。このハ
ンドシェーク回路により、自己タイミングのデータ転送
が可能となり、ＧＨｚ以上のＬＳＩ動作が可能となる。
路であるが、より信頼性が高く、高速で、高スループッ
トのデータ転送を実現するため、図１１の改良型Ｃ回路
が提案されている。２つのフリップフロップ回路から構
成されている。この回路は、完全なハンドシェークを実
現する。つまり、１）前段からのｓｅｎｄｉｎの立ち上
がり、２）前段へのａｃｋｏｕｔ反転信号立ち下がり、
次段へのｓｅｎｄｏｕｔ信号立ち上がり、３）前段から
のｓｅｎｄｉｎ信号立ち下がり、４）前段へのａｃｋｏ
ｕｔ反転信号立ち上がり、また、いかなる時でも次段か
らのａｃｋｉｎ反転信号の立ち下がりにより次段へのｓ
ｅｎｄｏｕｔ信号立ち下がりの機能を実現する。このハ
ンドシェーク回路により、自己タイミングのデータ転送
が可能となり、ＧＨｚ以上のＬＳＩ動作が可能となる。
【０００７】しかし、従来の技術による自己タイミング
のためのハンドシェーク回路は、図１０のオリジナルＣ
回路で２０トランジスタ、図１１の改良型Ｃ回路で２４
トランジスタを必要とするなど、ハンドシェークのため
の回路が大きくなってしまう。ハンドシェーク回路は、
ＬＳＩの本来の演算機能には関係のない余分な回路であ
り、オーバーヘッドとなるが、従来技術によれば、この
オーバーヘッドが大きくなってしまい、ＬＳＩの集積度
及び機能を制限してしまう。
のためのハンドシェーク回路は、図１０のオリジナルＣ
回路で２０トランジスタ、図１１の改良型Ｃ回路で２４
トランジスタを必要とするなど、ハンドシェークのため
の回路が大きくなってしまう。ハンドシェーク回路は、
ＬＳＩの本来の演算機能には関係のない余分な回路であ
り、オーバーヘッドとなるが、従来技術によれば、この
オーバーヘッドが大きくなってしまい、ＬＳＩの集積度
及び機能を制限してしまう。
【０００８】
【発明が解決しようとする課題】そこで本発明は、超高
速・超高集積・高機能ＬＳＩを実現するために、より少
ない素子数・チップ面積でハンドシェーク機能の半導体
集積回路を実現することを目的としている。さらに、ハ
ンドシェーク回路にとどまらず、フリップフロップ機能
を用いるその他の半導体集積回路に関しても、より少な
い素子数・チップ面積で実現することが可能なフィード
バック回路を提供することを目的としている。
速・超高集積・高機能ＬＳＩを実現するために、より少
ない素子数・チップ面積でハンドシェーク機能の半導体
集積回路を実現することを目的としている。さらに、ハ
ンドシェーク回路にとどまらず、フリップフロップ機能
を用いるその他の半導体集積回路に関しても、より少な
い素子数・チップ面積で実現することが可能なフィード
バック回路を提供することを目的としている。
【０００９】
【課題を解決するための手段】本発明のフィードバック
回路は、電気的にフローティングとされる電極と、前記
フローティング電極と容量素子を介して設けられた複数
の入力電極を備え、前記入力電極に加えられる電位によ
って前記フローティング電極の電位が実質上決定される
機構を有し、前記フローティング電極の電位により出力
が決定されるしきい回路において、前記しきい回路の出
力が、直接、あるいは少なくとも一つの何らかの回路を
介して、前記複数の入力電極の少なくとも１つの電極に
接続されている事を特徴とする。
回路は、電気的にフローティングとされる電極と、前記
フローティング電極と容量素子を介して設けられた複数
の入力電極を備え、前記入力電極に加えられる電位によ
って前記フローティング電極の電位が実質上決定される
機構を有し、前記フローティング電極の電位により出力
が決定されるしきい回路において、前記しきい回路の出
力が、直接、あるいは少なくとも一つの何らかの回路を
介して、前記複数の入力電極の少なくとも１つの電極に
接続されている事を特徴とする。
【００１０】
【作用】本発明では、高機能なニューロンＭＯＳトラン
ジスタおよびニューロンＭＯＳトランジスタを用いた論
理回路（発明者：柴田直、大見忠弘、特開平３−６６７
９号公報および特開平４−８１６９７１号公報）の原理
を用いる。ニューロンＭＯＳトランジスタは、フローテ
ィングゲートとそのフローティングゲートに容量的に結
合する複数個の入力結合電極を持ち、フローティングゲ
ートレベルで複数の入力結合電極の入力信号の加重平均
を演算し、その結果に基づきトランジスタのオン・オフ
が制御されるという、生体の神経細胞と類似の機能を持
った高機能な素子である。従来のトランジスタが、２端
子間に流れる電流のオン・オフを第３の端子で制御する
ことから３端子デバイスと呼ばれるのに対し、ニューロ
ンＭＯＳトランジスタは、２端子間に流れる電流のオン
・オフを制御する第３の端子の、その制御の仕方を制御
することができる第４の端子を複数持った４端子デバイ
スであるといえる。素子自体の機能が高いため、論理回
路に用いれば、ある論理機能を実現するのに必要な素子
や配線の数が、従来のＣＭＯＳ論理回路の場合に比べて
激減した。また、単に１つの入力が０か１かを判断して
オン・オフを制御するだけの従来のトランジスタを用い
た回路が不得手とする柔軟な信号処理が簡単に実現で
き、柔らかい論理回路、実時間ルール可変型マッチング
回路、ウイナーテイクオール回路、連想メモリ等の高機
能回路が簡単に構成できるようになった。この様に、ニ
ューロンＭＯＳトランジスタは、超高速・超高機能ＬＳ
Ｉ実現に向けて、まったく新しい回路技術を生む可能性
を秘めた新デバイスであるといえる。基本素子として、
それ自身が高機能なこのニューロンＭＯＳを用いること
により、従来多数の素子・チップ面積を必要としたハン
ドシェーク回路が少ない素子数・チップ面積で実現でき
る。これにより、ＬＳＩにおいてＧＨｚ以上の超高速動
作が、非常に少ない付加素子数・チップ面積で実現でき
る。また、本発明は、ハンドシェーク回路応用に限ら
ず、フリップフロップを用いる一般の論理回路において
も、広く活用でき、機能実現のために必要な素子数・チ
ップ面積を減らすことができる。以上により、超高速・
超高集積・超高機能ＬＳＩが実現できる。
ジスタおよびニューロンＭＯＳトランジスタを用いた論
理回路（発明者：柴田直、大見忠弘、特開平３−６６７
９号公報および特開平４−８１６９７１号公報）の原理
を用いる。ニューロンＭＯＳトランジスタは、フローテ
ィングゲートとそのフローティングゲートに容量的に結
合する複数個の入力結合電極を持ち、フローティングゲ
ートレベルで複数の入力結合電極の入力信号の加重平均
を演算し、その結果に基づきトランジスタのオン・オフ
が制御されるという、生体の神経細胞と類似の機能を持
った高機能な素子である。従来のトランジスタが、２端
子間に流れる電流のオン・オフを第３の端子で制御する
ことから３端子デバイスと呼ばれるのに対し、ニューロ
ンＭＯＳトランジスタは、２端子間に流れる電流のオン
・オフを制御する第３の端子の、その制御の仕方を制御
することができる第４の端子を複数持った４端子デバイ
スであるといえる。素子自体の機能が高いため、論理回
路に用いれば、ある論理機能を実現するのに必要な素子
や配線の数が、従来のＣＭＯＳ論理回路の場合に比べて
激減した。また、単に１つの入力が０か１かを判断して
オン・オフを制御するだけの従来のトランジスタを用い
た回路が不得手とする柔軟な信号処理が簡単に実現で
き、柔らかい論理回路、実時間ルール可変型マッチング
回路、ウイナーテイクオール回路、連想メモリ等の高機
能回路が簡単に構成できるようになった。この様に、ニ
ューロンＭＯＳトランジスタは、超高速・超高機能ＬＳ
Ｉ実現に向けて、まったく新しい回路技術を生む可能性
を秘めた新デバイスであるといえる。基本素子として、
それ自身が高機能なこのニューロンＭＯＳを用いること
により、従来多数の素子・チップ面積を必要としたハン
ドシェーク回路が少ない素子数・チップ面積で実現でき
る。これにより、ＬＳＩにおいてＧＨｚ以上の超高速動
作が、非常に少ない付加素子数・チップ面積で実現でき
る。また、本発明は、ハンドシェーク回路応用に限ら
ず、フリップフロップを用いる一般の論理回路において
も、広く活用でき、機能実現のために必要な素子数・チ
ップ面積を減らすことができる。以上により、超高速・
超高集積・超高機能ＬＳＩが実現できる。
【００１１】
【実施例】以下に実施例を上げ本発明を詳細に説明する
が、本発明がこれら実施例に限定されるものではないこ
とはいうまでもない． （第１の実施例）図１は、本発明の第１の実施例を示す
回路の構成図である。この回路は、図１０に示されたオ
リジナルＣ回路と同じ機能を持っている。図中１０１は
Ｐ型のニューロンＭＯＳトランジスタ、１０２はＮ型の
ニューロンＭＯＳトランジスタでありニューロンＭＯＳ
インバータを構成している。１０３はニューロンＭＯＳ
トランジスタ１０１および１０２共通のフローティング
ゲートである。１０４、１０５、１０６は、フローティ
ングゲート１０３に結合する容量が等しい３つの入力電
極である。１０７および１０８は通常のＣＭＯＳインバ
ータである。しきい素子であるニューロンＭＯＳインバ
ータの出力がインバータ１０７を介してニューロンＭＯ
Ｓインバータ自身の入力電極１０４に接続されている。
この回路の入力は、入力電極１０５に接続されるｓｅｎ
ｄｉｎ信号と、入力電極１０６に接続されるａｃｋｉｎ
反転信号である。出力は、インバータ１０７の出力であ
るｓｅｎｄｏｕｔ信号と、ｓｅｎｄｏｏｕｔ信号をイン
バータ１０８により反転させたａｃｋｏｕｔ反転信号で
ある。ニューロンＭＯＳインバータの反転しきい値はＶ
DD／２に設定されている。フローティングゲート１０３
の電位は、寄生効果を無視すれば、入力電極１０４、１
０５、１０６の電位を平均した値となる。今、インバー
タ１０７の出力が０の場合、つまりｓｅｎｄｏｕｔ出力
信号が０の場合、入力電極１０４の電位は０なので、入
力電極１０５および入力電極１０６の電位が共にＶDDに
ならない限り、フローティングゲート１０３の電位はニ
ューロンＭＯＳインバータの反転しきい値ＶDD／２を越
えない。従ってｓｅｎｄｏｕｔ信号は０のままである。
つまり０の状態を記憶している。しかし、入力電極１０
５および入力電極１０６の電位が共にＶDDになると、フ
ローティングゲート１０３の電位は２ＶＤＤ／３とな
り、ニューロンＭＯＳインバータは反転し、０を出力す
る。インバータ１０７で反転され、ｓｅｎｄｏｕｔ信号
が１（電位はＶDD）になる。一旦インバータ１０７の出
力がＶDDになると入力電極１０４の電位がＶDDになり、
フローティングゲート１０３の電位をＶDD／３だけ持ち
上げる。この状態になると、ｓｅｎｄｉｎ信号およびａ
ｃｋｉｎ反転信号が共に０にならない限りこの状態を保
持する。この機能は、図１０に示したＣ回路の機能と全
く同じである。したがって、ハンドシェーク回路として
も機能することが分かる。この回路は、２個のニューロ
ンＭＯＳトランジスタ、４個の通常ＭＯＳトランジス
タ、３個の容量素子の計９個の素子で実現されている。
図１０の従来例が２０個の素子を必要としていたのに対
し、半分以下の素子数で同じ機能が実現されている。
が、本発明がこれら実施例に限定されるものではないこ
とはいうまでもない． （第１の実施例）図１は、本発明の第１の実施例を示す
回路の構成図である。この回路は、図１０に示されたオ
リジナルＣ回路と同じ機能を持っている。図中１０１は
Ｐ型のニューロンＭＯＳトランジスタ、１０２はＮ型の
ニューロンＭＯＳトランジスタでありニューロンＭＯＳ
インバータを構成している。１０３はニューロンＭＯＳ
トランジスタ１０１および１０２共通のフローティング
ゲートである。１０４、１０５、１０６は、フローティ
ングゲート１０３に結合する容量が等しい３つの入力電
極である。１０７および１０８は通常のＣＭＯＳインバ
ータである。しきい素子であるニューロンＭＯＳインバ
ータの出力がインバータ１０７を介してニューロンＭＯ
Ｓインバータ自身の入力電極１０４に接続されている。
この回路の入力は、入力電極１０５に接続されるｓｅｎ
ｄｉｎ信号と、入力電極１０６に接続されるａｃｋｉｎ
反転信号である。出力は、インバータ１０７の出力であ
るｓｅｎｄｏｕｔ信号と、ｓｅｎｄｏｏｕｔ信号をイン
バータ１０８により反転させたａｃｋｏｕｔ反転信号で
ある。ニューロンＭＯＳインバータの反転しきい値はＶ
DD／２に設定されている。フローティングゲート１０３
の電位は、寄生効果を無視すれば、入力電極１０４、１
０５、１０６の電位を平均した値となる。今、インバー
タ１０７の出力が０の場合、つまりｓｅｎｄｏｕｔ出力
信号が０の場合、入力電極１０４の電位は０なので、入
力電極１０５および入力電極１０６の電位が共にＶDDに
ならない限り、フローティングゲート１０３の電位はニ
ューロンＭＯＳインバータの反転しきい値ＶDD／２を越
えない。従ってｓｅｎｄｏｕｔ信号は０のままである。
つまり０の状態を記憶している。しかし、入力電極１０
５および入力電極１０６の電位が共にＶDDになると、フ
ローティングゲート１０３の電位は２ＶＤＤ／３とな
り、ニューロンＭＯＳインバータは反転し、０を出力す
る。インバータ１０７で反転され、ｓｅｎｄｏｕｔ信号
が１（電位はＶDD）になる。一旦インバータ１０７の出
力がＶDDになると入力電極１０４の電位がＶDDになり、
フローティングゲート１０３の電位をＶDD／３だけ持ち
上げる。この状態になると、ｓｅｎｄｉｎ信号およびａ
ｃｋｉｎ反転信号が共に０にならない限りこの状態を保
持する。この機能は、図１０に示したＣ回路の機能と全
く同じである。したがって、ハンドシェーク回路として
も機能することが分かる。この回路は、２個のニューロ
ンＭＯＳトランジスタ、４個の通常ＭＯＳトランジス
タ、３個の容量素子の計９個の素子で実現されている。
図１０の従来例が２０個の素子を必要としていたのに対
し、半分以下の素子数で同じ機能が実現されている。
【００１２】図２の回路は、図１のＣ回路からインバー
タ１０８を取り去った回路であるが、この回路は、ＲＳ
フリップフロップとして機能する。図１においてｓｅｎ
ｄｉｎとａｃｋｉｎ反転信号であった入力を、セット
（Ｓ）信号とリセット（Ｒ）反転信号と捉えると、Ｓお
よびＲ反転信号が共に１のとき、つまりＳ＝１、Ｒ＝０
のとき出力Ｑは１にセットされる。ＳおよびＲ反転信号
が共に０のとき、つまりＳ＝０、Ｒ＝１のとき出力Ｑは
０にリセットされる。Ｓが０で、Ｒ反転信号が１のと
き、つまりＳ＝０、Ｒ＝０のとき、出力Ｑはその直前の
値をそのまま保持する。また、Ｓが１で、Ｒ反転信号が
０のとき、つまりＳ＝１、Ｒ＝１のときも、出力Ｑはそ
の直前の値をそのまま保持する。この機能が、従来のＲ
Ｓフリップフロップと異なっており、この回路がＣ回路
と呼ばれる所以である。このように、本発明の回路は、
フリップフロップの一種と捉えることができ、種々の応
用が考えられる。
タ１０８を取り去った回路であるが、この回路は、ＲＳ
フリップフロップとして機能する。図１においてｓｅｎ
ｄｉｎとａｃｋｉｎ反転信号であった入力を、セット
（Ｓ）信号とリセット（Ｒ）反転信号と捉えると、Ｓお
よびＲ反転信号が共に１のとき、つまりＳ＝１、Ｒ＝０
のとき出力Ｑは１にセットされる。ＳおよびＲ反転信号
が共に０のとき、つまりＳ＝０、Ｒ＝１のとき出力Ｑは
０にリセットされる。Ｓが０で、Ｒ反転信号が１のと
き、つまりＳ＝０、Ｒ＝０のとき、出力Ｑはその直前の
値をそのまま保持する。また、Ｓが１で、Ｒ反転信号が
０のとき、つまりＳ＝１、Ｒ＝１のときも、出力Ｑはそ
の直前の値をそのまま保持する。この機能が、従来のＲ
Ｓフリップフロップと異なっており、この回路がＣ回路
と呼ばれる所以である。このように、本発明の回路は、
フリップフロップの一種と捉えることができ、種々の応
用が考えられる。
【００１３】以上の実施例１においては、ニューロンＭ
ＯＳを用いたしきい素子としてニューロンＭＯＳインバ
ータを用いたが、インバータでなくても良く、例えばニ
ューロン素子のようにしきい値を越えると１を出力する
ような回路であっても良いことはいうまでもない。ま
た、ニューロンＭＯＳを用いたしきい素子の出力が、自
身の入力ゲートに接続されるまでの間に介する回路とし
てインバータを用いて説明したが、他のものでも良い。
また、しきい素子の出力が直接入力ゲートに接続されて
も良い。
ＯＳを用いたしきい素子としてニューロンＭＯＳインバ
ータを用いたが、インバータでなくても良く、例えばニ
ューロン素子のようにしきい値を越えると１を出力する
ような回路であっても良いことはいうまでもない。ま
た、ニューロンＭＯＳを用いたしきい素子の出力が、自
身の入力ゲートに接続されるまでの間に介する回路とし
てインバータを用いて説明したが、他のものでも良い。
また、しきい素子の出力が直接入力ゲートに接続されて
も良い。
【００１４】（第２の実施例）図３は、本発明の第２の
実施例を示す回路の構成図である。図において、３０１
はＰ型のニューロンＭＯＳトランジスタ、３０２はＮ型
のニューロンＭＯＳトランジスタでありニューロンＭＯ
Ｓインバータを構成している。３０３はニューロンＭＯ
Ｓトランジスタ３０１および３０２共通のフローティン
グゲートである。３０４、３０５、３０６、３０７は、
容量比が１：１：２：１に設定され、フローティングゲ
ート３０３に結合する４つの入力電極である。３０８は
通常のＣＭＯＳインバータである。しきい素子であるニ
ューロンＭＯＳインバータの出力がインバータ３０８を
介してニューロンＭＯＳインバータ自身の入力電極３０
４に接続されている。この回路の入力は、入力電極３０
５に接続されるＳ信号と、入力電極３０６に接続される
Ｒ反転信号である。出力は、インバータ３０８の出力で
あるＱ信号である。入力電極３０７は接地されている。
ニューロンＭＯＳインバータの反転しきい値はＶDD／２
に設定されている。フローティングゲート３０３の電位
は、寄生効果を無視すれば、入力電極３０４、３０５、
３０６、３０７の電位を加重平均した値となる。電極３
０７の結合容量は他の２倍なので、平均する場合にも２
倍の加重を付けた平均となる。今、インバータ３０８の
出力が０の場合、つまりＱ信号が０の場合、入力電極３
０４の電位は０なので、入力電極３０５および入力電極
３０６の電位が共にＶDDにならない限り、フローティン
グゲート３０３の電位はニューロンＭＯＳインバータの
反転しきい値ＶDD／２を越えない。従ってＱ信号は０の
ままである。つまり０の状態を記憶している。しかし、
入力電極３０５および入力電極３０６の電位が共にＶDD
になると、フローティングゲート３０３の電位は３ＶDD
／５となり、ニューロンＭＯＳインバータは反転し、０
を出力する。インバータ３０８で反転され、Ｑ信号が１
（電位はＶ DD）になる。インバータ３０８の出力がＶDD
になると入力電極３０４の電位がＶ DDになり、フローテ
ィングゲート３０３の電位をＶDD／５だけ持ち上げる。
この状態になると、Ｒ反転信号が０にならない限りこの
状態（Ｑ＝１）を保持する。つまり、Ｓだけが０になっ
てもＱは１のままであるが、Ｓ＝１であってもＲ反転信
号が０になればニューロンＭＯＳインバータは反転し、
Ｑ＝０となる。ここが、図２に示した回路の動作と異な
る点である。これは、リセット優先のＲＳフリップフロ
ップの機能である。
実施例を示す回路の構成図である。図において、３０１
はＰ型のニューロンＭＯＳトランジスタ、３０２はＮ型
のニューロンＭＯＳトランジスタでありニューロンＭＯ
Ｓインバータを構成している。３０３はニューロンＭＯ
Ｓトランジスタ３０１および３０２共通のフローティン
グゲートである。３０４、３０５、３０６、３０７は、
容量比が１：１：２：１に設定され、フローティングゲ
ート３０３に結合する４つの入力電極である。３０８は
通常のＣＭＯＳインバータである。しきい素子であるニ
ューロンＭＯＳインバータの出力がインバータ３０８を
介してニューロンＭＯＳインバータ自身の入力電極３０
４に接続されている。この回路の入力は、入力電極３０
５に接続されるＳ信号と、入力電極３０６に接続される
Ｒ反転信号である。出力は、インバータ３０８の出力で
あるＱ信号である。入力電極３０７は接地されている。
ニューロンＭＯＳインバータの反転しきい値はＶDD／２
に設定されている。フローティングゲート３０３の電位
は、寄生効果を無視すれば、入力電極３０４、３０５、
３０６、３０７の電位を加重平均した値となる。電極３
０７の結合容量は他の２倍なので、平均する場合にも２
倍の加重を付けた平均となる。今、インバータ３０８の
出力が０の場合、つまりＱ信号が０の場合、入力電極３
０４の電位は０なので、入力電極３０５および入力電極
３０６の電位が共にＶDDにならない限り、フローティン
グゲート３０３の電位はニューロンＭＯＳインバータの
反転しきい値ＶDD／２を越えない。従ってＱ信号は０の
ままである。つまり０の状態を記憶している。しかし、
入力電極３０５および入力電極３０６の電位が共にＶDD
になると、フローティングゲート３０３の電位は３ＶDD
／５となり、ニューロンＭＯＳインバータは反転し、０
を出力する。インバータ３０８で反転され、Ｑ信号が１
（電位はＶ DD）になる。インバータ３０８の出力がＶDD
になると入力電極３０４の電位がＶ DDになり、フローテ
ィングゲート３０３の電位をＶDD／５だけ持ち上げる。
この状態になると、Ｒ反転信号が０にならない限りこの
状態（Ｑ＝１）を保持する。つまり、Ｓだけが０になっ
てもＱは１のままであるが、Ｓ＝１であってもＲ反転信
号が０になればニューロンＭＯＳインバータは反転し、
Ｑ＝０となる。ここが、図２に示した回路の動作と異な
る点である。これは、リセット優先のＲＳフリップフロ
ップの機能である。
【００１５】以上の実施例２においては、ニューロンＭ
ＯＳを用いたしきい素子としてニューロンＭＯＳインバ
ータを用いたが、インバータでなくても良く、例えばニ
ューロン素子のようにしきい値を越えると１を出力する
ような回路であっても良いことはいうまでもない。ま
た、ニューロンＭＯＳを用いたしきい素子の出力が、自
身の入力ゲートに接続されるまでの間に介する回路とし
てインバータを用いて説明したが、他のものでも良い。
また、しきい素子の出力が直接入力ゲートに接続されて
も良い。
ＯＳを用いたしきい素子としてニューロンＭＯＳインバ
ータを用いたが、インバータでなくても良く、例えばニ
ューロン素子のようにしきい値を越えると１を出力する
ような回路であっても良いことはいうまでもない。ま
た、ニューロンＭＯＳを用いたしきい素子の出力が、自
身の入力ゲートに接続されるまでの間に介する回路とし
てインバータを用いて説明したが、他のものでも良い。
また、しきい素子の出力が直接入力ゲートに接続されて
も良い。
【００１６】（第３の実施例）図４は、本発明の第３の
実施例を示す回路の構成図である。図中４０１はＰ型の
ニューロンＭＯＳトランジスタ、４０２はＮ型のニュー
ロンＭＯＳトランジスタでありニューロンＭＯＳインバ
ータを構成している。４０３はニューロンＭＯＳトラン
ジスタ４０１および４０２共通のフローティングゲート
である。４０４、４０５、４０６は、フローティングゲ
ート４０３に結合する容量が等しい３つの入力電極であ
る。４０７はＮＯＲゲートである。しきい素子であるニ
ューロンＭＯＳインバータの出力がＮＯＲゲート４０７
を介してニューロンＭＯＳインバータ自身の入力電極４
０４に接続されている。ＮＯＲゲート４０７が、図１や
図２におけるインバータの代わりに用いられているだけ
で、基本的に図１や図２に示されるＣ回路と同じ回路で
ある。ＮＯＲゲート４０１の一方の入力はリセット信号
Ｒとして用いる。ＮＯＲゲートを用いることにより、ニ
ューロンＭＯＳインバータの出力に関係なく入力電極４
０４の電位を制御することができる。今、リセット信号
Ｒが１のとき、ＮＯＲゲート４０７の出力、つまり入力
ゲート４０４の電位は、ニューロンＭＯＳインバータの
出力に関係なく０となる。従って、リセット信号Ｒが１
になったとき、入力ＡおよびＢが共に１のとき以外は出
力Ｃは０になる。これは、リセット動作である。つま
り、インバータの代わりにＮＯＲゲートを用いることに
より、リセット入力付のＣ回路が構成できるのである。
実施例を示す回路の構成図である。図中４０１はＰ型の
ニューロンＭＯＳトランジスタ、４０２はＮ型のニュー
ロンＭＯＳトランジスタでありニューロンＭＯＳインバ
ータを構成している。４０３はニューロンＭＯＳトラン
ジスタ４０１および４０２共通のフローティングゲート
である。４０４、４０５、４０６は、フローティングゲ
ート４０３に結合する容量が等しい３つの入力電極であ
る。４０７はＮＯＲゲートである。しきい素子であるニ
ューロンＭＯＳインバータの出力がＮＯＲゲート４０７
を介してニューロンＭＯＳインバータ自身の入力電極４
０４に接続されている。ＮＯＲゲート４０７が、図１や
図２におけるインバータの代わりに用いられているだけ
で、基本的に図１や図２に示されるＣ回路と同じ回路で
ある。ＮＯＲゲート４０１の一方の入力はリセット信号
Ｒとして用いる。ＮＯＲゲートを用いることにより、ニ
ューロンＭＯＳインバータの出力に関係なく入力電極４
０４の電位を制御することができる。今、リセット信号
Ｒが１のとき、ＮＯＲゲート４０７の出力、つまり入力
ゲート４０４の電位は、ニューロンＭＯＳインバータの
出力に関係なく０となる。従って、リセット信号Ｒが１
になったとき、入力ＡおよびＢが共に１のとき以外は出
力Ｃは０になる。これは、リセット動作である。つま
り、インバータの代わりにＮＯＲゲートを用いることに
より、リセット入力付のＣ回路が構成できるのである。
【００１７】以上の実施例３においては、ニューロンＭ
ＯＳを用いたしきい素子としてニューロンＭＯＳインバ
ータを用いたが、インバータでなくても良く、例えばニ
ューロン素子のようにしきい値を越えると１を出力する
ような回路であっても良いことはいうまでもない。ま
た、ニューロンＭＯＳを用いたしきい素子の出力が、自
身の入力ゲートに接続されるまでの間に介する回路とし
てＮＯＲゲートを用いて説明したが、他のものでも良
く、例えばＮＡＮＤゲートを用いればセット優先の変形
ＲＳフリップ・フロップが実現できるなど、多彩な回路
が実現できることは言うまでもない。また、しきい素子
の出力が直接入力ゲートに接続されても良い。
ＯＳを用いたしきい素子としてニューロンＭＯＳインバ
ータを用いたが、インバータでなくても良く、例えばニ
ューロン素子のようにしきい値を越えると１を出力する
ような回路であっても良いことはいうまでもない。ま
た、ニューロンＭＯＳを用いたしきい素子の出力が、自
身の入力ゲートに接続されるまでの間に介する回路とし
てＮＯＲゲートを用いて説明したが、他のものでも良
く、例えばＮＡＮＤゲートを用いればセット優先の変形
ＲＳフリップ・フロップが実現できるなど、多彩な回路
が実現できることは言うまでもない。また、しきい素子
の出力が直接入力ゲートに接続されても良い。
【００１８】（第４の実施例）図５は、本発明の第４の
実施例を示す回路の構成図である。この回路は、図１１
に示された変形Ｃ回路と同じ機能を持っている。図中５
０１はＰ型のニューロンＭＯＳトランジスタ、５０２は
Ｎ型のニューロンＭＯＳトランジスタであり第１のニュ
ーロンＭＯＳインバータを構成している。５０３はニュ
ーロンＭＯＳトランジスタ５０１および５０２共通のフ
ローティングゲートである。５０４、５０５、５０６、
５０７、５０８は、それぞれ容量比が２：１：２：１：
３で、フローティングゲート５０３に結合する５つの入
力電極である。５０９はＰ型のニューロンＭＯＳトラン
ジスタ、５１０はＮ型のニューロンＭＯＳトランジスタ
であり第２のニューロンＭＯＳインバータを構成してい
る。５１１はニューロンＭＯＳトランジスタ５０９およ
び５１０からなる第２のニューロンＭＯＳインバータの
フローティングゲートである。５１２、５１３、５１
４、５１５は、それぞれ容量比が１：２：１：１で、フ
ローティングゲート５１１に結合する４つの入力電極で
ある。５１６、５１７、５１８は通常ＣＭＯＳインバー
タである。第１のニューロンＭＯＳインバータの出力は
インバータ５１６を介して第１のニューロンＭＯＳイン
バータ自身の入力電極５０４および第２のニューロンＭ
ＯＳインバータの入力電極５１２に接続されている。第
２のニューロンＭＯＳインバータの出力はインバータ５
１７を介して第２のニューロンＭＯＳインバータ自身の
入力電極５１５に接続されるとともに、インバータ５１
７および５１８を介して第１のニューロンＭＯＳインバ
ータの入力電極５０７に接続されている。第１のニュー
ロンＭＯＳインバータの入力電極５０６および第２のニ
ューロンＭＯＳインバータの入力電極５１４は接地され
ている。第１および第２のニューロンＭＯＳインバータ
の反転しきい値はＶDD／２である。この回路の入力は、
入力電極５０５および５１３に接続されるｓｅｎｄｉｎ
信号と、入力電極５０８に接続されるａｃｋｉｎ反転信
号である。出力は、インバータ５１６の出力であるｓｅ
ｎｄｏｕｔ信号と、インバータ５１８の出力であるａｃ
ｋｏｕｔ反転信号である。
実施例を示す回路の構成図である。この回路は、図１１
に示された変形Ｃ回路と同じ機能を持っている。図中５
０１はＰ型のニューロンＭＯＳトランジスタ、５０２は
Ｎ型のニューロンＭＯＳトランジスタであり第１のニュ
ーロンＭＯＳインバータを構成している。５０３はニュ
ーロンＭＯＳトランジスタ５０１および５０２共通のフ
ローティングゲートである。５０４、５０５、５０６、
５０７、５０８は、それぞれ容量比が２：１：２：１：
３で、フローティングゲート５０３に結合する５つの入
力電極である。５０９はＰ型のニューロンＭＯＳトラン
ジスタ、５１０はＮ型のニューロンＭＯＳトランジスタ
であり第２のニューロンＭＯＳインバータを構成してい
る。５１１はニューロンＭＯＳトランジスタ５０９およ
び５１０からなる第２のニューロンＭＯＳインバータの
フローティングゲートである。５１２、５１３、５１
４、５１５は、それぞれ容量比が１：２：１：１で、フ
ローティングゲート５１１に結合する４つの入力電極で
ある。５１６、５１７、５１８は通常ＣＭＯＳインバー
タである。第１のニューロンＭＯＳインバータの出力は
インバータ５１６を介して第１のニューロンＭＯＳイン
バータ自身の入力電極５０４および第２のニューロンＭ
ＯＳインバータの入力電極５１２に接続されている。第
２のニューロンＭＯＳインバータの出力はインバータ５
１７を介して第２のニューロンＭＯＳインバータ自身の
入力電極５１５に接続されるとともに、インバータ５１
７および５１８を介して第１のニューロンＭＯＳインバ
ータの入力電極５０７に接続されている。第１のニュー
ロンＭＯＳインバータの入力電極５０６および第２のニ
ューロンＭＯＳインバータの入力電極５１４は接地され
ている。第１および第２のニューロンＭＯＳインバータ
の反転しきい値はＶDD／２である。この回路の入力は、
入力電極５０５および５１３に接続されるｓｅｎｄｉｎ
信号と、入力電極５０８に接続されるａｃｋｉｎ反転信
号である。出力は、インバータ５１６の出力であるｓｅ
ｎｄｏｕｔ信号と、インバータ５１８の出力であるａｃ
ｋｏｕｔ反転信号である。
【００１９】動作を説明する。いま、ｓｅｎｄｉｎ信号
が０、ａｃｋｉｎ反転信号が１、ｓｅｎｄｏｕｔ信号が
０、ａｃｋｏｕｔ反転信号が１の場合を考える。このと
き第１のニューロンＭＯＳインバータのフローティング
ゲート５０３の電位は４ＶDD／９、第２のニューロンＭ
ＯＳインバータのフローティングゲート５１１の電位は
０で、回路は安定してこの状態を保持している。今ｓｅ
ｎｄｉｎ信号が１（電位はＶDD）になると、第１のニュ
ーロンＭＯＳインバータに関してはフローティングゲー
ト５０３の電位は５ＶDD／９となり反転しきい値を越え
反転する。インバータ５１６の出力であるｓｅｎｄｏｕ
ｔ信号は１になる。入力電極５０４の電位はＶＤＤにな
るためフローティングゲート５０３の電位は最終的に７
ＶDD／９となる。第２のニューロンＭＯＳインバータに
関しては、フローティングゲート５１１の電位は、まず
入力電極５１３がＶDDになるため、２ＶDD／５となる。
続いて第１のニューロンＭＯＳが反転するとともに、入
力電極５１２の電位もＶDDとなり、フローティングゲー
ト５１１の電位は３ＶDD／５となり反転しきい値を越え
第２のニューロンＭＯＳインバータは反転する。インバ
ータ５１７の出力である入力電極５１５の電位はＶＤＤ
になるためフローティングゲート５１１の電位は最終的
に４ＶDD／５となる。ａｃｋｏｕｔ反転信号は、０にな
る。この時第１のニューロンＭＯＳインバータの入力電
極５０７の電位も０になり、結果として第１のニューロ
ンＭＯＳインバータのフローティングゲート５０３の電
位は６ＶDD／９となるが、依然として反転しきい値を越
えているので第１のニューロンＭＯＳインバータの状態
は変化せず、ｓｅｎｏｕｔ信号も１のままである。
が０、ａｃｋｉｎ反転信号が１、ｓｅｎｄｏｕｔ信号が
０、ａｃｋｏｕｔ反転信号が１の場合を考える。このと
き第１のニューロンＭＯＳインバータのフローティング
ゲート５０３の電位は４ＶDD／９、第２のニューロンＭ
ＯＳインバータのフローティングゲート５１１の電位は
０で、回路は安定してこの状態を保持している。今ｓｅ
ｎｄｉｎ信号が１（電位はＶDD）になると、第１のニュ
ーロンＭＯＳインバータに関してはフローティングゲー
ト５０３の電位は５ＶDD／９となり反転しきい値を越え
反転する。インバータ５１６の出力であるｓｅｎｄｏｕ
ｔ信号は１になる。入力電極５０４の電位はＶＤＤにな
るためフローティングゲート５０３の電位は最終的に７
ＶDD／９となる。第２のニューロンＭＯＳインバータに
関しては、フローティングゲート５１１の電位は、まず
入力電極５１３がＶDDになるため、２ＶDD／５となる。
続いて第１のニューロンＭＯＳが反転するとともに、入
力電極５１２の電位もＶDDとなり、フローティングゲー
ト５１１の電位は３ＶDD／５となり反転しきい値を越え
第２のニューロンＭＯＳインバータは反転する。インバ
ータ５１７の出力である入力電極５１５の電位はＶＤＤ
になるためフローティングゲート５１１の電位は最終的
に４ＶDD／５となる。ａｃｋｏｕｔ反転信号は、０にな
る。この時第１のニューロンＭＯＳインバータの入力電
極５０７の電位も０になり、結果として第１のニューロ
ンＭＯＳインバータのフローティングゲート５０３の電
位は６ＶDD／９となるが、依然として反転しきい値を越
えているので第１のニューロンＭＯＳインバータの状態
は変化せず、ｓｅｎｏｕｔ信号も１のままである。
【００２０】次のステップであるが、ｓｅｎｄｉｎ信号
が立ち下がるよりも先にａｃｋｉｎ反転信号が立ち下が
った場合、第１のニューロンＭＯＳインバータに関して
はフローティングゲート５０３の電位は３ＶDD／９とな
り反転しきい値を下まわり復帰する。インバータ５１６
の出力であるｓｅｎｄｏｕｔ信号は０になる。入力電極
５０４の電位は０になるためフローティングゲート５０
３の電位は最終的にＶ DD／９となる。第２のニューロン
ＭＯＳインバータに関しては、フローティングゲート５
１１の電位は、第１のニューロンＭＯＳが反転するとと
もに入力電極５１１が０になるため、３ＶDD／５とな
る。いぜんとして反転しきい値を越えているので第２の
ニューロンＭＯＳインバータの状態は変化せず、ａｃｋ
ｏｕｔ反転信号も１のままである。
が立ち下がるよりも先にａｃｋｉｎ反転信号が立ち下が
った場合、第１のニューロンＭＯＳインバータに関して
はフローティングゲート５０３の電位は３ＶDD／９とな
り反転しきい値を下まわり復帰する。インバータ５１６
の出力であるｓｅｎｄｏｕｔ信号は０になる。入力電極
５０４の電位は０になるためフローティングゲート５０
３の電位は最終的にＶ DD／９となる。第２のニューロン
ＭＯＳインバータに関しては、フローティングゲート５
１１の電位は、第１のニューロンＭＯＳが反転するとと
もに入力電極５１１が０になるため、３ＶDD／５とな
る。いぜんとして反転しきい値を越えているので第２の
ニューロンＭＯＳインバータの状態は変化せず、ａｃｋ
ｏｕｔ反転信号も１のままである。
【００２１】続いてｓｅｎｄｉｎ信号が立ち下がった場
合には、第１のニューロンＭＯＳインバータに関しては
フローティングゲート５０３の電位は０となりそのまま
反転しきい値を下まわっておりｓｅｎｄｏｕｔ信号は０
のままである。第２のニューロンＭＯＳインバータに関
しては、フローティングゲート５１１の電位は、ｓｅｎ
ｄｉｎ信号の立ち下がりによりまず入力電極５１３が０
になるため、ＶDD／５となり、反転しきい値を下まわ
り、第２のニューロンＭＯＳインバータは復帰して１を
出力する。ａｃｋｏｕｔ反転信号は、１になる。第２の
ニューロンＭＯＳインバータの復帰に伴い入力電極５１
５の電位は０となり、フローティングゲート５１１の電
位は０となるが依然として反転しきい値を下まわってい
るためその状態を維持する。このあとａｃｋｉｎ反転信
号が１になったところで初期状態に戻る。
合には、第１のニューロンＭＯＳインバータに関しては
フローティングゲート５０３の電位は０となりそのまま
反転しきい値を下まわっておりｓｅｎｄｏｕｔ信号は０
のままである。第２のニューロンＭＯＳインバータに関
しては、フローティングゲート５１１の電位は、ｓｅｎ
ｄｉｎ信号の立ち下がりによりまず入力電極５１３が０
になるため、ＶDD／５となり、反転しきい値を下まわ
り、第２のニューロンＭＯＳインバータは復帰して１を
出力する。ａｃｋｏｕｔ反転信号は、１になる。第２の
ニューロンＭＯＳインバータの復帰に伴い入力電極５１
５の電位は０となり、フローティングゲート５１１の電
位は０となるが依然として反転しきい値を下まわってい
るためその状態を維持する。このあとａｃｋｉｎ反転信
号が１になったところで初期状態に戻る。
【００２２】一方、ｓｅｎｄｏｕｔ信号が立ち上がった
後、ａｃｋｉｎ反転信号が立ち下がるよりも先にｓｅｎ
ｄｉｎ信号が立ち下がる場合を考える。ｓｅｎｄｉｎ信
号の立ち下がりにより、第１のニューロンＭＯＳインバ
ータのフローティングゲート５０３の電位は５ＶDD／９
となるが、反転しきい値を上回っているためｓｅｎｄｏ
ｕｔ信号は１のままである。ところが、第２のニューロ
ンＭＯＳインバータは、フローティングゲート５１１の
電位が２ＶDD／５となり、反転しきい値を下まわり反転
状態から復帰する。したがって、第２のニューロンＭＯ
Ｓインバータの出力は１になり、ａｃｋｏｕｔ反転信号
は１に復帰する。
後、ａｃｋｉｎ反転信号が立ち下がるよりも先にｓｅｎ
ｄｉｎ信号が立ち下がる場合を考える。ｓｅｎｄｉｎ信
号の立ち下がりにより、第１のニューロンＭＯＳインバ
ータのフローティングゲート５０３の電位は５ＶDD／９
となるが、反転しきい値を上回っているためｓｅｎｄｏ
ｕｔ信号は１のままである。ところが、第２のニューロ
ンＭＯＳインバータは、フローティングゲート５１１の
電位が２ＶDD／５となり、反転しきい値を下まわり反転
状態から復帰する。したがって、第２のニューロンＭＯ
Ｓインバータの出力は１になり、ａｃｋｏｕｔ反転信号
は１に復帰する。
【００２３】次にａｃｋｉｎ反転信号が立ち下がると、
第１のニューロンＭＯＳインバータのフローティングゲ
ート５０３の電位は３ＶＤＤ／９となり、反転しきい値
を下まわることから第１のニューロンＭＯＳインバータ
は反転状態から復帰する。ｓｅｎｄｏｕｔ信号は０に立
ち下がる。第２のニューロンＭＯＳインバータのフロー
ティングゲート５０３の電位は０となる。これでａｃｋ
ｉｎ反転信号が立ち上がると初期状態に戻ったことにな
る。
第１のニューロンＭＯＳインバータのフローティングゲ
ート５０３の電位は３ＶＤＤ／９となり、反転しきい値
を下まわることから第１のニューロンＭＯＳインバータ
は反転状態から復帰する。ｓｅｎｄｏｕｔ信号は０に立
ち下がる。第２のニューロンＭＯＳインバータのフロー
ティングゲート５０３の電位は０となる。これでａｃｋ
ｉｎ反転信号が立ち上がると初期状態に戻ったことにな
る。
【００２４】以上の機能は、図１１の変形Ｃ回路と全く
同等の機能である。必要な素子数は、ニューロンＭＯＳ
トランジスタ４個、通常ＭＯＳトランジスタ６個、容量
素子１４個（一番小さい容量を１個とし、２倍、３倍の
容量を持つ素子はそれぞれ２個、３個とカウント）の合
計２４個となる。素子数では図１１の回路と同じである
が、この回路における容量は、通常ＭＯＳトランジスタ
よりも相当小さい面積で実現できる。従って、回路の面
積で比較すれば本発明の回路の方が少ない面積で実現で
きる。
同等の機能である。必要な素子数は、ニューロンＭＯＳ
トランジスタ４個、通常ＭＯＳトランジスタ６個、容量
素子１４個（一番小さい容量を１個とし、２倍、３倍の
容量を持つ素子はそれぞれ２個、３個とカウント）の合
計２４個となる。素子数では図１１の回路と同じである
が、この回路における容量は、通常ＭＯＳトランジスタ
よりも相当小さい面積で実現できる。従って、回路の面
積で比較すれば本発明の回路の方が少ない面積で実現で
きる。
【００２５】本実施例においては、ニューロンＭＯＳを
用いたしきい素子としてニューロンＭＯＳインバータを
用いたが、インバータでなくても良く、例えばニューロ
ン素子のようにしきい値を越えると１を出力するような
回路であっても良いことはいうまでもない。また、ニュ
ーロンＭＯＳを用いたしきい素子の出力が、入力ゲート
に接続されるまでの間に介する回路としてインバータを
用いて説明したが、他のものでも良い。また、ニューロ
ンＭＯＳインバータと通常インバータからなる記憶回路
２つが互いに相互接続された例を示したが、これに限定
されるわけではなく、例えば３個以上の記憶回路が接続
されても良い。
用いたしきい素子としてニューロンＭＯＳインバータを
用いたが、インバータでなくても良く、例えばニューロ
ン素子のようにしきい値を越えると１を出力するような
回路であっても良いことはいうまでもない。また、ニュ
ーロンＭＯＳを用いたしきい素子の出力が、入力ゲート
に接続されるまでの間に介する回路としてインバータを
用いて説明したが、他のものでも良い。また、ニューロ
ンＭＯＳインバータと通常インバータからなる記憶回路
２つが互いに相互接続された例を示したが、これに限定
されるわけではなく、例えば３個以上の記憶回路が接続
されても良い。
【００２６】（第５の実施例）図６は、本発明の第５の
実施例を示す回路の構成図である。図中６０１はＰ型の
ニューロンＭＯＳトランジスタ、６０２はＮ型のニュー
ロンＭＯＳトランジスタでありニューロンＭＯＳインバ
ータを構成している。６０３はニューロンＭＯＳトラン
ジスタ６０１および６０２共通のフローティングゲート
である。６０４、６０５、６０６は、フローティングゲ
ート６０３に結合する容量が等しい３つの入力電極であ
る。６０７は通常のＣＭＯＳインバータである。６０８
は、フローティングゲート６０３と接地電位との接続／
切り放しを制御するＮ型のＭＯＳトランジスタである。
しきい素子であるニューロンＭＯＳインバータの出力が
インバータ６０７を介してニューロンＭＯＳインバータ
自身の入力電極６０４に接続されている。この回路の入
力は、入力電極６０５に接続されるＳ信号と、入力電極
６０６に接続されるＲ反転信号である。制御信号とし
て、Ｎ型ＭＯＳトランジスタ６０８を制御するＣＬＫ信
号がある。出力は、インバータ６０７の出力であるＱ信
号である。Ｎ型ＭＯＳトランジスタ６０８が付加された
以外、図２の回路と同じである。Ｎ型ＭＯＳトランジス
タ６０８は、フローティングゲート上の余剰電荷をリセ
ットするために設けてある。これにより、ホットエレク
トロン注入等によって発生するフローティングゲート余
剰電荷をリセットでき、精度と信頼性が向上する。動作
を説明する。まず、クロック信号ＣＬＫを１にする事に
より、Ｎ型ＭＯＳトランジスタ６０８がオンとなり、フ
ローティングゲート６０３が接地電位（０Ｖ）になる。
このとき、Ｐ型ニューロンＭＯＳトランジスタ６０１と
Ｎ型ニューロンＭＯＳトランジスタ６０２が構成するニ
ューロンＭＯＳインバータの出力は１（ＶDD）となり、
インバータ６０７の出力は０となるため、入力電極６０
４の電位も０になる。同時に入力Ｓ信号及びＲ反転信号
も０とする事により、入力電極６０４、６０５、６０６
全ての電位が０となる。したがって、フローティングゲ
ートと入力電極の間の電位差は０となり、フローティン
グゲート上の電荷はリセットされる。この後、ＣＬＫ信
号を０にする事により、Ｎ型ＭＯＳトランジスタ６０８
はオフになり、フローティングゲート６０３は電気的に
フローティング状態となる。この状態での回路動作は、
図２で示したものと同じであるので省略する。このよう
に、フローティングゲート６０３を一時的に所定の電位
に接続する機構を備えることにより、回路の精度が向上
し、信頼性も向上する。
実施例を示す回路の構成図である。図中６０１はＰ型の
ニューロンＭＯＳトランジスタ、６０２はＮ型のニュー
ロンＭＯＳトランジスタでありニューロンＭＯＳインバ
ータを構成している。６０３はニューロンＭＯＳトラン
ジスタ６０１および６０２共通のフローティングゲート
である。６０４、６０５、６０６は、フローティングゲ
ート６０３に結合する容量が等しい３つの入力電極であ
る。６０７は通常のＣＭＯＳインバータである。６０８
は、フローティングゲート６０３と接地電位との接続／
切り放しを制御するＮ型のＭＯＳトランジスタである。
しきい素子であるニューロンＭＯＳインバータの出力が
インバータ６０７を介してニューロンＭＯＳインバータ
自身の入力電極６０４に接続されている。この回路の入
力は、入力電極６０５に接続されるＳ信号と、入力電極
６０６に接続されるＲ反転信号である。制御信号とし
て、Ｎ型ＭＯＳトランジスタ６０８を制御するＣＬＫ信
号がある。出力は、インバータ６０７の出力であるＱ信
号である。Ｎ型ＭＯＳトランジスタ６０８が付加された
以外、図２の回路と同じである。Ｎ型ＭＯＳトランジス
タ６０８は、フローティングゲート上の余剰電荷をリセ
ットするために設けてある。これにより、ホットエレク
トロン注入等によって発生するフローティングゲート余
剰電荷をリセットでき、精度と信頼性が向上する。動作
を説明する。まず、クロック信号ＣＬＫを１にする事に
より、Ｎ型ＭＯＳトランジスタ６０８がオンとなり、フ
ローティングゲート６０３が接地電位（０Ｖ）になる。
このとき、Ｐ型ニューロンＭＯＳトランジスタ６０１と
Ｎ型ニューロンＭＯＳトランジスタ６０２が構成するニ
ューロンＭＯＳインバータの出力は１（ＶDD）となり、
インバータ６０７の出力は０となるため、入力電極６０
４の電位も０になる。同時に入力Ｓ信号及びＲ反転信号
も０とする事により、入力電極６０４、６０５、６０６
全ての電位が０となる。したがって、フローティングゲ
ートと入力電極の間の電位差は０となり、フローティン
グゲート上の電荷はリセットされる。この後、ＣＬＫ信
号を０にする事により、Ｎ型ＭＯＳトランジスタ６０８
はオフになり、フローティングゲート６０３は電気的に
フローティング状態となる。この状態での回路動作は、
図２で示したものと同じであるので省略する。このよう
に、フローティングゲート６０３を一時的に所定の電位
に接続する機構を備えることにより、回路の精度が向上
し、信頼性も向上する。
【００２７】以上の実施例５においては、しきい回路と
してニューロンＭＯＳインバータを用いたが、インバー
タでなくても良く、例えばニューロン素子のようにしき
い値を越えると１を出力するような回路であっても良
く、また、例えば図７、図８に示すような、定常消費電
力を伴わないラッチ型のニューロンＭＯＳ回路（特願平
７−２４４４１号）でもよい。フローティングゲートに
付加されるスイッチ素子としてＮ型ＭＯＳトランジスタ
を用いたが、スイッチ機能を持っていれば他のものでも
良い。また、フローティングゲートが接続される節点が
接地電源の例を示したが、他の節点でも良く、例えば６
０１、６０２からなるニューロンＭＯＳの出力節点でも
良い。また、ニューロンＭＯＳを用いたしきい素子の出
力が、自身の入力ゲートに接続されるまでの間に介する
回路としてインバータを用いて説明したが、他のもので
も良い。また、しきい素子の出力が直接入力ゲートに接
続されても良い。
してニューロンＭＯＳインバータを用いたが、インバー
タでなくても良く、例えばニューロン素子のようにしき
い値を越えると１を出力するような回路であっても良
く、また、例えば図７、図８に示すような、定常消費電
力を伴わないラッチ型のニューロンＭＯＳ回路（特願平
７−２４４４１号）でもよい。フローティングゲートに
付加されるスイッチ素子としてＮ型ＭＯＳトランジスタ
を用いたが、スイッチ機能を持っていれば他のものでも
良い。また、フローティングゲートが接続される節点が
接地電源の例を示したが、他の節点でも良く、例えば６
０１、６０２からなるニューロンＭＯＳの出力節点でも
良い。また、ニューロンＭＯＳを用いたしきい素子の出
力が、自身の入力ゲートに接続されるまでの間に介する
回路としてインバータを用いて説明したが、他のもので
も良い。また、しきい素子の出力が直接入力ゲートに接
続されても良い。
【００２８】
【発明の効果】請求項１に係る発明によれば、各種機能
回路がより少ない素子数で実現できる。請求項２に係る
発明によれば、フリップフロップの様な回路がより少な
い素子数で実現できる。
回路がより少ない素子数で実現できる。請求項２に係る
発明によれば、フリップフロップの様な回路がより少な
い素子数で実現できる。
【００２９】請求項３に係る発明によれば、例えばＣ回
路のようなフリップフロップ回路が少ない素子数で実現
でき、例えば高速・超高集積ＬＳＩ用の自己タイミング
機構が実現できる。請求項４に係る発明によれば、例え
ば変形Ｃ回路のようなフリップフロップ回路が少ない素
子数で実現でき、例えば超高速・超高集積ＬＳＩ用の自
己タイミング機構が実現できる。
路のようなフリップフロップ回路が少ない素子数で実現
でき、例えば高速・超高集積ＬＳＩ用の自己タイミング
機構が実現できる。請求項４に係る発明によれば、例え
ば変形Ｃ回路のようなフリップフロップ回路が少ない素
子数で実現でき、例えば超高速・超高集積ＬＳＩ用の自
己タイミング機構が実現できる。
【００３０】請求項５に係る発明によれば、回路の精度
・信頼性が向上し、例えば、高信頼性の超高速・超高集
積ＬＳＩ用の自己タイミング機構が実現できる。
・信頼性が向上し、例えば、高信頼性の超高速・超高集
積ＬＳＩ用の自己タイミング機構が実現できる。
【図１】第１の実施例を示す回路図である。
【図２】図１の回路からインバータを取り去った回路図
である。
である。
【図３】第２の実施例を示す回路図である。
【図４】第３の実施例を示す回路図である。
【図５】第４の実施例を示す回路図である。
【図６】第５の実施例を示す回路図である。
【図７】しきい素子の変形例を示す回路図である。
【図８】しきい素子の他の変形例を示す回路図である。
【図９】自己タイミング機構の概略図である。
【図１０】ハンドシェーク回路の基本であるＣ回路図で
ある。
ある。
【図１１】改良型Ｃ回路図である。
１０１ Ｐ型のニューロンＭＯＳトランジスタ、 １０２ Ｎ型のニューロンＭＯＳトランジスタ、 １０３ フローティングゲート、 １０４，１０５，１０６ 入力電極 １０７，１０８ ＣＭＯＳインバータ、 ３０１ Ｐ型のニューロンＭＯＳトランジスタ、 ３０２ Ｎ型のニューロンＭＯＳトランジスタ、 ３０３ フローティングゲート、 ３０４，３０５，３０６，３０７ 入力電極、 ３０８ ＣＭＯＳインバータ、 ４０１ Ｐ型のニューロンＭＯＳトランジスタ、 ４０２ Ｎ型のニューロンＭＯＳトランジスタ、 ４０３ フローティングゲート、 ４０４，４０５，４０６ 入力電極、 ４０７ ＮＯＲゲート、 ５０１ Ｐ型のニューロンＭＯＳトランジスタ、 ５０２ Ｎ型のニューロンＭＯＳトランジスタ、 ５０３ フローティングゲート、 ５０４，５０５，５０６，５０７，５０８ 入力電極、 ５０９ Ｐ型のニューロンＭＯＳトランジスタ、 ５１０ Ｎ型のニューロンＭＯＳトランジスタ、 ５１１ 第２のニューロンＭＯＳインバータのフローテ
ィングゲート、 ５１２，５１３，５１４，５１５ 入力電極、 ５１６，５１７，５１８ ＣＭＯＳインバータ、 ６０１ Ｐ型のニューロンＭＯＳトランジスタ、 ６０２ Ｎ型のニューロンＭＯＳトランジスタ、 ６０３ 共通のフローティングゲート、 ６０４，６０５，６０６ 入力電極、 ６０７ ＣＭＯＳインバータ、 ６０８ Ｎ型のＭＯＳトランジスタ
ィングゲート、 ５１２，５１３，５１４，５１５ 入力電極、 ５１６，５１７，５１８ ＣＭＯＳインバータ、 ６０１ Ｐ型のニューロンＭＯＳトランジスタ、 ６０２ Ｎ型のニューロンＭＯＳトランジスタ、 ６０３ 共通のフローティングゲート、 ６０４，６０５，６０６ 入力電極、 ６０７ ＣＭＯＳインバータ、 ６０８ Ｎ型のＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小谷 光司 宮城県仙台市青葉区荒巻字青葉（無番地) 東北大学工学部電子工学科内 (72)発明者 柴田 直 宮城県仙台市太白区日本平５番２号 (72)発明者 寺田 浩詔 大阪府吹田市山田丘２−１大阪大学工学部 情報システム工学科内
Claims (7)
- 【請求項１】 電気的にフローティングとされる電極
と、前記フローティング電極と容量素子を介して設けら
れた複数の入力電極を備え、前記入力電極に加えられる
電位によって前記フローティング電極の電位が実質上決
定される機構を有し、前記フローティング電極の電位に
より出力が決定されるしきい回路において、前記しきい
回路の出力が、直接、あるいは少なくとも一つの何らか
の回路を介して、前記複数の入力電極の少なくとも１つ
の電極に接続されている事を特徴とするフィードバック
回路。 - 【請求項２】 前記しきい回路がインバータとなってい
る事を特徴とする請求項１記載のフィードバック回路。 - 【請求項３】 前記なんらかの回路が、少なくとも１つ
のインバータ回路からなっていることを特徴とする請求
項１または請求項２記載のフィードバック回路。 - 【請求項４】 前記何らかの回路が、電気的にフローテ
ィングとされる電極と、前記フローティング電極と容量
素子を介して設けられた複数の入力電極を備え、前記入
力電極に加えられる電位によって前記フローティング電
極の電位が実質上決定される機構を有し、前記フローテ
ィング電極の電位により出力が決定され、前記しきい回
路の出力が、直接、あるいは少なくとも一つの何らかの
回路を介して、前記複数の入力電極の少なくとも１つの
電極に接続されている他のフィードバック回路であるこ
とを特徴とする請求項１または請求項２に記載のフィー
ドバック回路。 - 【請求項５】 前記電気的にフローティングとされる電
極が、一時的に所定の電位の接点に接続する機構を備え
たことを特徴とする請求項１、２、３および４記載の半
導体集積回路。 - 【請求項６】 他のフィードバック回路の前記しきい回
路がインバータとなっている事を特徴とする請求項５記
載のフィードバック回路。 - 【請求項７】 他のフィードバック回路の前記何らかの
回路が、少なくとも１つのインバータ回路からなってい
ることを特徴とする請求項５または請求項６記載のフィ
ードバック回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8056590A JPH09245110A (ja) | 1996-03-13 | 1996-03-13 | フィードバック回路 |
| US08/807,374 US5959484A (en) | 1996-03-13 | 1997-02-27 | Feed back circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8056590A JPH09245110A (ja) | 1996-03-13 | 1996-03-13 | フィードバック回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09245110A true JPH09245110A (ja) | 1997-09-19 |
Family
ID=13031414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8056590A Pending JPH09245110A (ja) | 1996-03-13 | 1996-03-13 | フィードバック回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5959484A (ja) |
| JP (1) | JPH09245110A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6011714A (en) * | 1997-02-06 | 2000-01-04 | Tadashi Shibata | Semiconductor circuit capable of storing a plurality of analog or multi-valued data |
| US6115725A (en) * | 1997-02-03 | 2000-09-05 | Tadashi Shibata | Semiconductor arithmetic apparatus |
| US6150851A (en) * | 1997-06-06 | 2000-11-21 | Tadahiro Ohmi | Charge transfer amplifier circuit, voltage comparator, and sense amplifier |
| US6199092B1 (en) | 1997-09-22 | 2001-03-06 | Tadahiro Ohmi | Semiconductor arithmetic circuit |
| US6334120B1 (en) | 1997-03-15 | 2001-12-25 | Tadashi Shibata | Semiconductor arithmetic circuit and data processing device |
| US6606119B1 (en) | 1997-03-15 | 2003-08-12 | Tadashi Shibata | Semiconductor arithmetic circuit |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103701435B (zh) * | 2013-12-17 | 2016-01-20 | 浙江大学城市学院 | 一种采用浮栅mos管的脉冲d型触发器 |
| KR20180133073A (ko) * | 2017-06-05 | 2018-12-13 | 에스케이하이닉스 주식회사 | 다수의 강유전체 전계 효과 트랜지스터들을 가진 시냅스를 포함하는 뉴로모픽 소자의 시냅스 어레이 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW203665B (ja) * | 1991-03-21 | 1993-04-11 | Shibata Naoru | |
| JP3421365B2 (ja) * | 1992-07-29 | 2003-06-30 | 直 柴田 | 半導体装置 |
| JP3278080B2 (ja) * | 1993-02-22 | 2002-04-30 | 直 柴田 | 半導体集積回路 |
-
1996
- 1996-03-13 JP JP8056590A patent/JPH09245110A/ja active Pending
-
1997
- 1997-02-27 US US08/807,374 patent/US5959484A/en not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6115725A (en) * | 1997-02-03 | 2000-09-05 | Tadashi Shibata | Semiconductor arithmetic apparatus |
| US6011714A (en) * | 1997-02-06 | 2000-01-04 | Tadashi Shibata | Semiconductor circuit capable of storing a plurality of analog or multi-valued data |
| US6334120B1 (en) | 1997-03-15 | 2001-12-25 | Tadashi Shibata | Semiconductor arithmetic circuit and data processing device |
| US6606119B1 (en) | 1997-03-15 | 2003-08-12 | Tadashi Shibata | Semiconductor arithmetic circuit |
| US6150851A (en) * | 1997-06-06 | 2000-11-21 | Tadahiro Ohmi | Charge transfer amplifier circuit, voltage comparator, and sense amplifier |
| US6199092B1 (en) | 1997-09-22 | 2001-03-06 | Tadahiro Ohmi | Semiconductor arithmetic circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US5959484A (en) | 1999-09-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6888029B2 (ja) | メモリスタベースの論理ゲート | |
| GB1584056A (en) | Logic circuit using cmos transistors | |
| JPH09245110A (ja) | フィードバック回路 | |
| KR20070086206A (ko) | Ｃｍｏｓ 모듈, ｃｍｏｓ 모듈 제조 방법, 집적 회로 및집적 회로 제조 방법 | |
| JPH08221504A (ja) | 半導体集積回路 | |
| JP2000183724A (ja) | 電圧レベルトランスファ― | |
| JPS6189715A (ja) | 電子フリツプフロツプ回路 | |
| JP3512292B2 (ja) | 半導体装置及びこれを用いた算術演算システム、画像処理システム、音声信号処理システム、パターン認識システム、信号処理システム、並列データ処理システム、ビデオ信号処理システム | |
| US4451922A (en) | Transmission logic parity circuit | |
| JP2001298090A (ja) | 半導体装置 | |
| JPS63169118A (ja) | 雑音除去回路 | |
| WO2023056640A1 (zh) | 锁存器、触发器及芯片 | |
| JPH05890B2 (ja) | ||
| US7919983B1 (en) | Multiple output level shifter | |
| US3602736A (en) | Mos ratioless register stage | |
| JP2546894B2 (ja) | クロックド同相回路 | |
| JP3634743B2 (ja) | 単電子トランジスタを用いた演算回路 | |
| KR100263204B1 (ko) | 저전력 고속 배타적 오아/배타적 노아 게이트회로 | |
| JPS6216474B2 (ja) | ||
| SU497584A1 (ru) | Логическа чейка | |
| JPH02174316A (ja) | 半導体集積回路 | |
| JPS60246659A (ja) | 基板バイアス発生回路 | |
| JPS5940293B2 (ja) | 半導体装置 | |
| JPS6384148A (ja) | 半導体集積回路装置 | |
| JPS6259399B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |