JP2023552880A - 不揮発性メムリスティブデバイスの加速書き込みのための混合導電型揮発性メモリ素子 - Google Patents
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Abstract
本願における実施形態は、不揮発性メモリ素子と直列の揮発性メモリ素子を含む、アナログメモリ構造、およびそのような構造への書き込み方法を含むことができる。アナログメモリ構造は、電圧の印加により抵抗値を変化させてもよい。これにより、アナログメモリ構造の書き込みを加速させることができる場合がある。【選択図】図2
Description
本発明は、メモリデバイスに関し、より具体的には、メムリスティブデバイスに関する。
「機械学習」は、人工知能の一形態として、データから学習する電子計算機システムの主要な機能を広く表すために使用される。機械学習や認知科学において、人工ニューラルネットワーク(ANN)は、動物の生物学的な神経ネットワーク(特に脳)から着想を得た統計学習モデルやアルゴリズムのファミリーである。ANNは、機械学習のための人工ニューロンを倣うアナログデバイスを備えることが多い。教師あり機械学習では、ANNの人工ニューロンを使って、多数の学習入力に依存するシステムや関数を推定または近似することができる。その後、訓練されたANNは、ANNのニューロンの初期のまたは継続的な入力訓練に基づいて、何らかの出力を算出するために推論の過程で使用される。ANNは、強化機械学習や教師なし学習の過程で自己学習するために使用されてもよい。ANNアーキテクチャ、ニューロモーフィックマイクロチップ、および超高密度不揮発性メモリは、クロスバーアレイなどの高密度、低コスト、低電力回路アーキテクチャから形成することができる。基本的なクロスバーアレイ構成は、一組の導電性ロウワイヤと、一組の導電性ロウワイヤと交差するように形成された一組の導電性コラムワイヤを含む。二組のワイヤ間の交差点は、薄膜物質から形成することができる、いわゆるクロスポイントデバイスによって分離される。クロスポイントデバイスは、いわゆる抵抗性メモリ(俗に言う、メムリスティブ)デバイスとして実装することができる。メムリスティブデバイスの特徴としては、不揮発性、可変のアナログ抵抗値を記憶する能力、メムリスティブデバイスの状態を乱すことなくアナログ抵抗値を決定する能力、電流または電圧パルスを使用して抵抗をチューニングアップまたはチューニングダウンする能力などを挙げることができる。これらのメムリスティブデバイスは、ANNの人工ニューロンをシミュレートするためにハードウェアで使用することができる。
実施形態は、不揮発性メモリ素子と直列の揮発性メモリ素子を含むメモリ構造を含むことができる。これにより、アナログメモリ構造の書き込みを加速させることができる場合がある。
実施形態は、不揮発性メモリ素子として、メムリスティブデバイスを含むことができる。これにより、アナログコンピューティングで使用するためのアナログメモリ構造の書き込みを加速させることができる場合がある。
実施形態は、揮発性メモリ素子が、物質に電位を受けると一時的にその抵抗が変化する物質であることを含むことができる。これにより、アナログメモリ構造の書き込みを加速させることができる場合がある。
実施形態は、揮発性メモリ素子が、物質に電位が印加されると導電性が高くなり、電位が取り除かれると緩和状態に戻る物質であることを含むことができる。これにより、アナログメモリ構造の書き込みを加速させることができる場合がある。
実施形態は、第1の金属層と第2の金属層との間に位置する揮発性メモリ素子を含むことができる。これは、揮発性メモリからのイオンの移動を低減することによって、デバイスの安定性を向上させることができる。これにより、アナログメモリ構造の書き込みを加速させることができる場合がある。
実施形態は、揮発性メモリ層内の局所的なイオン濃度に依存して金属-絶縁体遷移(MIT)を起こす混合イオン‐電子伝導(MIEC)物質を含む揮発性メモリ層を含むことができる。これにより、アナログメモリ構造の書き込みを加速させることができる場合がある。
実施形態は、XCoO2、XNbO2、XVO2、XNbO3、X4xTi5O12、もしくはXSmNiO3またはその組み合わせを含む揮発性メモリ層を含むことができ、XはLi、Na、Kなどのアルカリ金属であり得る。これにより、アナログメモリ構造の書き込みを加速させることができる場合がある。
実施形態は、3端子デバイスの書き込み経路にある揮発性メモリ層を含むことができる。これにより、3接点デバイスの書き込みを加速させることができる場合がある。
実施形態は、双方向性不揮発性メモリを含んでもよい。これにより、双方向性メモリの書き込みを加速させることができる場合がある。
実施形態は、単方向性不揮発性メモリを含んでもよい。これにより、単方向性メモリの書き込みを加速させることができる場合がある。
実施形態は、抵抗性ランダムアクセスメモリ(RRAM)不揮発性メモリを含むことができる。これにより、RRAMの書き込みを加速させることができる場合がある。
実施形態は、導電性ブリッジングランダムアクセスメモリ(CBRAM)不揮発性メモリを含むことができる。これにより、CBRAMの書き込みを加速させることができる場合がある。
実施形態は、電気化学的ランダムアクセスメモリ(ECRAM)不揮発性メモリを含むことができる。これにより、ECRAMの書き込みを加速させることができる場合がある。
実施形態は、相変化メモリ(PCM)不揮発性メモリを含むことができる。これにより、PCMの書き込みを加速させることができる場合がある。
実施形態は、不揮発性メモリ素子と直列に配置された揮発性メモリ素子を含むメモリ構造への書き込みを含むことができる。アナログメモリ構造への書き込みは、アナログメモリ構造への第1のパルスと、アナログメモリ構造への第2のパルスとを含んでもよい。アナログメモリ構造への書き込みは、第1のパルスと第2のパルスとの間の期間が、揮発性メモリ素子の緩和率よりも小さくなるように行われることがある。これにより、アナログメモリ構造への書き込みを加速させることができる場合がある。
実施形態は、不揮発性メモリ素子と直列に配置された揮発性メモリ素子を含むメモリ構造への書き込みを含むことができる。アナログメモリ構造への書き込みは、アナログメモリ構造への第1のパルスと、アナログメモリ構造への第2のパルスと、アナログメモリ構造への第3の負のパルスとを含むことができる。アナログメモリ構造への書き込みは、第1のパルスと第2のパルスとの間の期間が揮発性メモリ素子の緩和率よりも小さく、第2のパルスと第3の負のパルスとの間の期間が揮発性メモリ素子の緩和率よりも小さく、第1の期間よりも大きくなるように行われてもよい。これにより、アナログメモリ構造のリセット動作が可能となる場合がある。
実施形態は、不揮発性メモリ素子と直列に配置された揮発性メモリ素子を含むメモリ構造への書き込みを含むことができる。アナログメモリ構造への書き込みは、アナログメモリ構造への第1のパルスと、アナログメモリ構造への第2のパルスと、アナログメモリ構造への第3のパルスとを含むことができる。アナログメモリ構造への書き込みは、第1のパルスと第2のパルスとの間の期間が揮発性メモリ素子の緩和率よりも小さく、第2のパルスと第3のパルスとの間の期間が揮発性メモリ素子の緩和率よりも小さく、第1の期間よりも大きくなるように行われてもよい。これにより、アナログメモリ構造体に記憶されるアナログウェイトをアプローチすることができる場合がある。
図の要素は、必ずしも縮尺通りではなく、本発明の特定のパラメータを描写することを意図していない。明確かつ容易に図示するために、要素の寸法は誇張されている場合がある。正確な寸法については、詳細な説明を参照する必要がある。図面は、本発明の典型的な実施形態のみを描写することを意図しており、本発明の範囲を限定するものとして考慮されるべきではない。図面において、同様の番号付けは、同様の要素を表す。
ここで、例示的な実施形態は、例示的な実施形態が示されている添付の図面を参照して、本明細書においてより完全に説明される。しかしながら、本開示は、多くの異なる形態で実施することができ、本明細書に記載される例示的な実施形態に限定されるものと解釈されるべきではない。むしろ、これらの例示的な実施形態は、本開示が完全かつ完璧であり、本開示の範囲を当業者に伝えるように提供される。説明において、周知の特徴および技術の詳細は、提示された実施形態を不必要に不明瞭にすることを避けるために省略され得る。
以下の説明のために、「上(upper)」、「下(lower)」、「右(right)」、「左(left)」、「垂直(vertical)」、「水平(horizontal)」、「トップ(top)」、「ボトム(bottom)」、およびそれらの派生語などの用語は、図面に関連付けられた、開示される構造および方法に関するものとする。「上(above)」、「上に(overlying)」、「上に(atop)」、「上に(on top)」、「上に位置する(positioned on)」または「上に位置する(positioned atop)」などの用語は、第1の構造などの第1の要素が、第2の構造などの第2の要素の上に存在することを意味し、第1の要素と第2の要素との間には、インターフェース構造などの介在要素が存在し得る。「直接接触」とは、第1の構造体などの第1の要素と、第2の構造体などの第2の要素とが、2つの要素の界面に中間的な導電層、絶縁層、または半導体層を介さずに接続されることを意味する。
本発明の実施形態の提示を不明瞭にしないために、以下の詳細な説明において、当技術分野で知られているいくつかの処理ステップまたは操作は、提示および説明のために一緒に組み合わされている場合があり、いくつかの例では、詳細に説明されていない場合がある。他の例では、当技術分野で知られているいくつかの処理ステップまたは操作は、全く説明されていない場合がある。以下の説明は、むしろ、本発明の様々な実施形態の特徴的な特徴または要素に焦点を当てたものであることを理解されたい。
本発明は、ハードウェアによって実現される加速されたウェイト更新を伴うニューロモーフィックコンピューティングのための不揮発性メムリスティブデバイスと直列に統合することができる揮発性メムリスティブデバイス、例えば混合イオン電子伝導(MIEC)物質の層、の方法および構造について説明する。揮発性メモリ素子は、イオンが枯渇すると導電性の遷移(例えばモット遷移のような金属-絶縁体遷移)を起こし、より高い導電性領域となる物質で構成されている。その後、電界印加によりMIEC層内のイオンが分極し、ますます高い導電性が得られる。
デバイスに電圧をかけると、イオンは電界のドリフトによってどちらか一方に偏光する。これにより、一方の界面ではイオンが枯渇し、反対側の界面ではイオンが過飽和状態になる。LiCoO2-xといった特定のMIEC物質は、電気伝導度の変化が起こり、枯渇により金属的になり、過飽和および飽和領域は絶縁性を維持する。層全体がより導電性を持つようになる。バイアスが印加されない場合、イオンは書き込みサイクルの時間枠よりも遅い速度で平衡に緩和する(LiCoO2-xでは、1ns書き込み、緩和~10-100ns)。
不揮発性メムリスティブデバイス(RRAMなど)の書き込みには、確率的パルスを使用することができる。連続したパルスを使用すると、揮発性メモリ素子が分極し、不揮発性メムリスティブデバイスに多くの電流が流れ、不揮発性素子の「加速書き込み」が可能になる。書き込み後、イオンは緩和し始め、MIECの導電率が低下する。ウェイトが過電圧で、完全に緩和する前に書き込みパルスの極性が切り替わった場合、「再書き込み」は逆方向に加速する前に減速し、慣性のようにウェイトを書き込むように動作する。
図1(A)~1(C)は、アナログメモリ構造の動作を示す図である。図1(A)は、第1の接点10、揮発性メモリ素子20、不揮発性メムリスティブ素子30、および第2の接点40を含むメモリ構造を描写している。第1の接点10および第2の接点40は、任意のタイプの導電性ラインまたはライナーを有するビアであってよく、例えばCu、W、TiN、TaN、またはTaなどの任意の導電性物質で作られてよい。
不揮発性メムリスティブ素子30は、RRAM、CBRAM、ECRAMなどの双方向性不揮発性メムリスティブデバイスであってもよいし、他の類似の構造であってもよい。さらに、不揮発性メムリスティブ素子30は、PCMなどの単方向性構造の不揮発性メムリスティブデバイス、または他の単方向性構造であってもよい。さらに、不揮発性メムリスティブ素子30は2端子デバイスとして描写されているが、メムリスティブ素子が追加の端子を有する場合(例えば、読み出し経路と書き込み経路に異なる端子を有する3端子デバイス)、MIEC物質は、メムリスティブ素子の書き込み経路の電流の流れと直列に配置することが望ましい。
揮発性メモリ素子20は、物質に電位を受けると一時的に抵抗が変化し、電位がセルから取り除かれると元の抵抗の緩和状態に戻る、任意の物質であってよい。例えば、揮発性メモリ素子は、物質に電位が印加されると導電性が高くなり、電位がセルから取り除かれると緩和状態に戻ることがある。例示的な実施形態では、MITMIEC物質は、構造体に電位を印加すると、一方の表面から他方の表面にイオンが移動して加速状態になり、それによって物質に枯渇領域と飽和領域が形成されることがある。これらの領域が形成されると、層全体がより導電性になり、それによって書き込みサイクル中にセルを横切る電流の流れが増加し、不揮発性メムリスティブ素子30の所望の抵抗状態を達成するために必要な書き込みサイクルの回数が減少する。
例えば、図1(A)は、第1の接点10と第2の接点40との間に電位が存在しないために揮発性メモリ素子20が緩和状態にあるときのアナログメモリ構造が描写されている。複数の移動イオン50は、揮発性メモリ素子20においてランダムに並んだ正電荷として描写されている。図1(B)において、第1の接点10および第2の接点40を横切る電位の印加に続いて、移動イオン50は第1の接点10に向かって移動し、それによってアナログメモリ構造全体の抵抗を低減し導電性を改善する。図1(C)では、第1の接点10および第2の接点40を横切る持続的な電位、または連続して実行される追加のパルス(すなわち、揮発性メモリ素子20が図1(A)の状態に戻って緩和するのに必要な時間よりも短い時間で)のいずれかによって、第1の接点10の表面に向かって移動イオン50の更なる移動が生じ、図1(B)と比較して、さらに抵抗が低減される。
図2を参照すると、アナログメモリ構造の一実施形態について、物質スタックの例示的なレイアウトが描写されている。アナログメモリ構造は、第1の接点10、揮発性メモリ素子20、不揮発性メムリスティブ素子30、および第2の接点40を含む。第1の接点10および第2の接点は、アナログメモリ構造を半導体構造の他の機能素子に接続する導電性素子であってもよい。例えば、接点は、ワード線、ビット線、ビア、または他の任意の導電性構造であってもよい。第1の接点10および第2の接点40の物質は、銅、アルミニウム、窒化チタン、窒化タンタルまたはタングステンを含んでもよい。揮発性メモリ素子20は、第1の金属層21、揮発性メモリ物質層22、および第2の金属層23を含むことができるが、少なくとも揮発性メモリ層22を含む必要がある。
揮発性メモリ物質層22は、物質に電位が印加されると導電性が高くなり、電位がセルから取り除かれると緩和状態に戻る任意の物質であってもよい。揮発性メモリ物質層22は、電位の除去後に物質が緩和状態に戻るのに要する時間によって定義されてもよい。例示的な実施形態では、揮発性メモリ素子20は、1000ns未満、より好ましくは200ns未満で緩和状態に戻ることができる。揮発性メモリ物質層22は、例えば、XCoO2、XNbO2、XVO2、XNbO3、X4xTi5O12、もしくはXSmNiO3またはその組み合わせなどの金属-絶縁体転移(MIT)MIEC物質を含むMIEC物質であってもよく、XはLi、NaまたはKなどのアルカリ金属でもよい。揮発性メモリ素子20は、不揮発性メムリスティブ素子30の全体の厚さの約1/10から約1/1000である場合がある。
第1の金属層21および第2の金属層23は、揮発性メモリ物質層22のイオンが層外に移動するのを阻止するために使用されてもよい。第1の金属層21および第2の金属層23の物質は、金属、金属窒化物、または他の導電性物質を含んでもよい。第2の金属層23は不揮発性メモリ素子30から分離して示されているが、この層は(または別の観点では第1の金属層21は)不揮発性メモリ素子30の一部としても機能する金属であってもよいことに留意されたい。さらに、第1の金属層21および第2の金属層23は、デバイス特性に応じて、同じ物質であってもよいし、異なる物質であってもよい。いくつかの実施形態では、第2の金属層23は、デバイスの別の部分への配線形態部分を含んでいてもよく、あるいは代替的にデバイス配線に接続されていてもよく、そのために、不揮発性メモリ素子30および揮発性メモリ素子20は単一のメモリセル内に併置されない。
図3Aを参照すると、図1(A)および図2のアナログメモリ構造を加速書き込みのために使用する方法が描写されている。ステップS110において、第1の電気パルスがアナログメモリ構造に印加される。電気パルスの特性は、アナログメモリ構造で使用される不揮発性メムリスティブ素子30の種類に応じた書き込みパルスの特性に基づいてもよい。例えば、電気パルスは、1~10V、1~50nsの書き込みパルス、0.05V~1V、10~100nsの読み出しパルスであってもよいが、電圧と期間は、選択される不揮発性メムリスティブ素子30の種類に基づいてこれらの範囲から外れることがある。
ステップS120では、揮発性メモリ素子20が緩和状態に戻る前に、第2の電気パルスがアナログメモリ構造に印加される。例えば、第2の電気パルスは、第1の電気パルスの終了後約10ns未満に印加されてもよく、第1の電気パルスと同様の特性を用いて行われてもよい。第2の電気パルスを密接に連続して(すなわち、揮発性メモリ素子20の緩和前に)送ることにより、不揮発性メムリスティブ素子30は、第1の電気パルス中に生じたよりも増大した状態変化を受けることができる。
ステップS130では、揮発性メモリ素子20が緩和状態に戻る前に、第3の電気パルスがアナログメモリ構造に印加される。例えば、第3の電気パルスは、第2の電気パルスの終了後約10ns未満に印加されてもよく、第2の電気パルスと同様の特性を用いて行われてもよい。第3の電気パルスを密接に連続して(すなわち、揮発性メモリ素子20の緩和前に)送ることにより、不揮発性メムリスティブ素子30は、第2の電気パルス中に生じたよりも増大した状態変化を受けることができる。
図3Aに描写された方法は3つの電気パルスを示すだけであるが、揮発性メモリ素子が最大に電位差を与えられたときに最大書き込み速度を達成するまで、各パルスが、第1のパルスを含む現在のパルスより前のパルスよりも不揮発性メムリスティブ素子30の状態を変更する(すなわち、書き込む)能力が増加するように、追加のパルスを上記した方法で(すなわち、揮発性メモリ素子20を緩和する前に)印加できることに留意されたい。したがって、図1および図2Aの構造と組み合わせた図3Aの方法は、揮発性メモリ素子20に緩和する時間を与えることなく実行される書き込みパルスを用いて書き込み処理を行う場合に、アナログメモリの書き込み処理を加速させる。
図3Bを参照すると、図1(A)および図2のアナログメモリ構造を非加速書き込みに使用する方法が描写されている。ステップS113において、第1の電気パルスがアナログメモリ構造に印加される。電気パルスの特性は、アナログメモリ構造で使用される不揮発性メムリスティブ素子30の種類に応じた書き込みパルスの特性に基づいてもよい。例えば、書き込みパルスは1~10V、1~100nsであり、読み出しパルスは0.05V~1V、10~100nsであるが、電圧と期間は、選択される不揮発性メムリスティブ素子30の種類に基づいてこれらの範囲から外れることがある。
ステップS123では、揮発性メモリ素子20が緩和状態に戻った後、アナログメモリ構造に第2の電気パルスが印加される。例えば、第2の電気パルスは、第1の電気パルスの終了後、少なくとも約10ns印加され得る。揮発性メモリ素子20が緩和状態に戻った後に第2の電気パルスを送信することにより、不揮発性メムリスティブ素子30は、第1の電気パルス中に発生したのと同様の状態変化を起こすことができる。
図3Aの方法と図3Bの方法との対比は、アナログメモリ構造が、互いに密接に連続して(すなわち、揮発性メモリ素子20の緩和前に)継続するパルスにより加速された書き込み状態を達成し、揮発性メモリ素子20の構造における永続的な変化によるものではないことに注意されたい。
図3Cを参照すると、負のパルスを提供するために図1(A)および図2のアナログメモリ構造を使用する方法が描写されている。ステップS115において、一連の第1の電気パルスがアナログメモリ構造に印加される。電気パルスの特性は、アナログメモリ構造で使用される不揮発性メムリスティブ素子30の種類に応じた書き込みパルスの特性に基づいてよい。例えば、書き込みパルスは1~10V、1~50nsであり、読み出しパルスは0.05V~1V、10~100nsであるが、電圧と期間は、選択される不揮発性メムリスティブ素子30の種類に基づいてこれらの範囲から外れることがある。一連の第1の電気パルスは、互いに1nsずつ離れて実行されてもよい。
ステップS125では、揮発性メモリ素子20が緩和状態に戻った後、一連の第1の電気パルスとは逆極性の第2の電気パルスがアナログメモリ構造に印加される。例えば、第2の電気パルスが印加される場合、一連の第1の電気パルスの終了後、少なくとも10ns印加されてもよい。揮発性メモリ素子20が緩和状態に戻った後に第2の電気パルスを送ることにより、不揮発性メムリスティブ素子30は、第1の電気パルス中に発生したのと同様の状態変化(逆方向の)を起こすことができる。
図3Dを参照すると、不揮発性メムリスティブ素子30の重み値への収束中に、図1(A)および図2のアナログメモリ構造を使用する方法が示されている。ステップS117において、アナログメモリ構造に第1の電気パルスが印加される。電気パルスの特性は、アナログメモリ構造に使用される不揮発性メムリスティブ素子30の種類に応じた書き込みパルスの特性に基づいてもよい。例えば、電気パルスは、書き込みパルスについては1~10V、1~50ns、読み出しパルスについては0.05V~1V、10~100nsであってもよいが、電圧および期間は、選択される不揮発性メムリスティブ素子30の種類に基づいてこれらの範囲から外れることがある。
ステップS127では、第1のパルス後の第1の期間、第2の電気パルスがアナログメモリ構造に印加される。電気パルスの特性は、アナログメモリ構造で使用される不揮発性メムリスティブ素子30の種類に応じた書き込みパルスの特性に基づいてもよい。例えば、電気パルスは、書き込みパルスについては1~10V、1~50ns、読み出しパルスについては0.05V~1V、10~100nsであってよいが、電圧および期間は、選択される不揮発性メムリスティブ素子30の種類に基づいてこれらの範囲から外れることがある。第1の期間は、例えば、第1のパルスと第2のパルスの間の1nsであってよい。
ステップS137では、第2のパルス後の第2の期間、第3の電気パルスがアナログメモリ構造に印加される。電気パルスの特性は、アナログメモリ構造で使用される不揮発性メムリスティブ素子30の種類に応じた書き込みパルスの特性に基づいてもよい。例えば、電気パルスは、書き込みパルスについては1~10V、1~50ns、読み出しパルスについては0.05V~1V、10~100nsであってよいが、電圧および期間は、選択される不揮発性メムリスティブ素子30の種類に基づいてこれらの範囲から外れることがある。第2の期間は、例えば、第1のパルスと第2のパルスの間の2nsであってよい。この期間は、第1の期間より長くてもよいが、揮発性メモリ素子20の緩和時間より短くてもよい。
図3A~3Dの方法を参照すると、それぞれは、書き込み処理中に、単独で、または互いに組み合わせて達成することができる例示的な方法論である。
図4A~4B、図5A~5B、図6A~6B、および図7A~7Bを参照すると、不揮発性メムリスティブデバイスに含まれる揮発性メモリ素子の例示的な実施形態が描写されている。以下の非網羅的な例は、揮発性メモリ素子を既存の不揮発性メムリスティブデバイスの典型的な形状にどのように導入することができるかについて示唆的であるが、当業者であれば、他の構造にこのような概念を適用する方法を理解するであろう。さらに、このような不揮発性メムリスティブデバイスは、トランジスタまたはアナログメモリセルの他の任意の配置を使用して電力供給されるクロスポイントアレイの一部として使用することができる。
図4Aおよび図4Bを参照すると、抵抗性ランダムアクセスメモリ(RRAM)で使用される双方向性アナログメモリ構造の例示的な実施形態が描写されているが、例示的なRRAM実施形態に示される概念は、すべての双方向性アナログメモリ構造に適用されると理解される。揮発性メモリ素子320を有する構造が描写されている。RRAMデバイスは、導電性素子331および誘電体スイッチング層330を含む。描写されたRRAM構造は、絶縁誘電体300の間に位置するボトム接点310およびトップ接点340を有する。RRAMデバイスは、図4Aに描写されているようにボトム接点310と誘電体スイッチング層330との間に揮発性メモリ素子320を有するか、図4Bの揮発性メモリ素子に描写されているようにトップ接点340と導電性素子331との間に揮発性メモリ素子320を有するかのいずれかであってよい。揮発性メモリ素子320は、図2に描写されているものと同様の金属層を含むことができるが、少なくとも揮発性メモリ層を含む必要がある。
図5Aおよび図5Bを参照すると、双方向性アナログメモリ構造は、電気化学的ランダムアクセスメモリ(ECRAM)で使用されるように描写されているが、例示的なECRAM実施形態に示される概念は、すべての双方向性アナログメモリ構造に適用されると理解される。さらに、図5Bは、対称デバイスにおける揮発性メモリ素子の使用を説明するために示されている。ECRAM構造は、第1のイオンリザーバ430と第2のイオンリザーバ432とによって挟まれたイオンゲート物質431を含む。第1のイオンリザーバ430および第2のイオンリザーバ432は、同じ化学組成、異なる化学組成、またはイオンもしくはドーパントの濃度が異なる同様の化学組成を有する物質で作られ得る。描写されたECRAM構造は、絶縁誘電体400の間に位置するボトム接点410およびトップ接点440を有する。ECRAM構造は、図5Aに描写されているように、第1のイオンリザーバ430とボトム接点410との間など、イオンリザーバ430/432と接点との間のいずれかに揮発性メモリ素子420を有してもよい。さらに、揮発性メモリ素子420は、図5Bに描写されるように、第1のイオンリザーバ430および第2のイオンリザーバ432とそれらのそれぞれの接点との間であってよく、それによって対称構造を形成する。揮発性メモリ素子420は、図2に描写されているものと同様の金属層を含んでもよいが、少なくとも揮発性メモリ層を含む必要がある。
図6Aおよび図6Bを参照すると、単方向性アナログメモリ構造の例示的な実施形態が、マッシュルームPCM構造で使用されるように描写されているが、例示的なマッシュルームPCM実施形態に示される概念は、すべての単方向性アナログメモリ構造に適用されると理解される。マッシュルームPCMデバイスは、相変化物質530の下に位置する加熱素子531および誘電体層532を含む。描写されたマッシュルームPCM構造は、絶縁誘電体550の間に位置するボトム接点510およびトップ接点540を有する。マッシュルームPCMデバイスは、図6Aに描写されているように、ボトム接点510と加熱素子531との間に揮発性メモリ素子520を有するか、あるいは図6Bに描写されているように、トップ接点540と相変化物質530との間に揮発性メモリ素子520を有していてもよい。揮発性メモリ素子520は、図2に描写されているものと同様の金属層を含むことができるが、少なくとも揮発性メモリ層を含む必要がある。
図7Aおよび図7Bを参照すると、揮発性メモリ素子を有する電気化学的ランダムアクセスメモリ(ECRAM)構造で使用されるような3端子アナログメモリ構造の例示的な実施形態が描写されているが、例示的な3端子ECRAMに示される概念は、すべての3端子アナログメモリ構造に適用されると理解される。描写されているECRAM構造は、絶縁誘電体650、651の間に位置するドレイン接点610、読み出し接点641、および書き込み接点640を有する。ECRAM構造は、電解質層631とチャンネル630を有してもよい。読み出し経路(すなわち、読み出し接点641からドレイン接点610への電流の流れ)と書き込み経路(すなわち、書き込み接点640からドレイン接点610への電流の流れ)とが異なるこのような実施形態では、揮発性メモリ素子620は少なくとも書き込み経路に配置されるであろう。例えば、図7Aに描写されているように、揮発性メモリ素子620は、書き込み接点640と電解質層631との間に位置し、したがって書き込み経路にのみ位置することができる。あるいは、図7Bに描写されるように、揮発性メモリ素子620は、ドレイン接点610に位置し、したがって、読み出し経路および書き込み経路に位置してもよい。揮発性メモリ素子620は、図2に描写されているものと同様の金属層を含んでもよいが、少なくとも揮発性メモリ層を含まなければならない。
各不揮発性メムリスティブデバイス構造の全体的な形成プロセスの一部としての揮発性メモリ素子の形成は、構造をパターニングして接点を形成する前に、該当する場所(例えば、図5Aに描写されるような不揮発性メムリスティブデバイス層の堆積の前、図5Bに描写されるような不揮発性メムリスティブデバイス層の後)に揮発性メモリ素子を堆積することによって達成されてよい。揮発性メモリ素子の堆積は、パルスレーザ堆積、スパッタ堆積、化学蒸着、MOCVD、溶液堆積などのPVD堆積によって達成され得る。
本発明の様々な実施形態の説明は、例示の目的で提示されているが、網羅的であることを意図するものではなく、開示される実施形態に限定されることを意図するものでもない。説明される実施形態の範囲から逸脱することなく、多くの修正および変更が可能であることは当業者には明らかであろう。本明細書で使用される用語は、実施形態の原理、市場で見られる技術に対する実際の適用または技術的改善を最もよく説明するため、または当業者が本明細書に開示される実施形態を理解できるようにするために選択された。したがって、本発明は、説明および図示された正確な形態および詳細に限定されるものではなく、添付の特許請求の範囲の範囲に属することが意図される。
Claims (25)
- 不揮発性メモリ素子と直列の揮発性メモリ素子を含むメモリ構造。
- 前記不揮発性メモリ素子は、メムリスティブデバイスを含む請求項1に記載の構造。
- 前記揮発性メモリ素子は、物質に電界を受けると一時的に抵抗が変化する物質を含む、請求項1に記載の構造。
- 前記揮発性メモリ素子は、物質に電位が印加されると導電性が高くなり、電位によって誘導された前記電界が取り除かれると緩和状態に戻る物質を含む請求項1に記載の構造。
- 前記揮発性メモリ素子は、第1の導電層と第2の導電層との間に位置する揮発性メモリ層を含む請求項1に記載の構造。
- 前記揮発性メモリ素子は揮発性メモリ層を含み、前記揮発性メモリ層の物質はMITMIEC物質を含む請求項1に記載の構造。
- 前記揮発性メモリ素子は揮発性メモリ層を含み、前記揮発性メモリ層の物質は、XCoO2、XNbO2、XVO2、XNbO3、X4xTi5O12、もしくはXSmNiO3またはその組み合わせを含む群から選択され、Xはアルカリ金属である請求項1に記載の構造。
- 前記不揮発性メモリ素子は3接点デバイスの一部であり、前記揮発性メモリ素子は前記3接点デバイスの書き込み経路に配置される請求項1に記載の構造。
- 前記不揮発性メモリ素子は、双方向性不揮発性メモリを含む請求項2に記載の構造。
- 前記不揮発性メモリ素子は、単方向性不揮発性メモリを含む請求項2に記載の構造。
- 前記不揮発性メモリ素子は、抵抗性ランダムアクセスメモリ(RRAM)を含む請求項2に記載の構造。
- 前記不揮発性メモリ素子は、導電性ブリッジングランダムアクセスメモリ(CBRAM)を含む請求項2に記載の構造。
- 前記不揮発性メモリ素子は、電気化学的ランダムアクセスメモリ(ECRAM)を含む請求項2に記載の構造。
- 前記不揮発性メモリ素子は、相変化メモリ(PCM)を含む請求項2に記載の構造。
- メムリスティブ素子と直列の揮発性メモリ層をさらに含む請求項1に記載の構造。
- 前記揮発性メモリ層は、物質に電位を受けると一時的に抵抗が変化する物質を含む請求項15に記載の構造。
- 前記揮発性メモリ層は、物質に電位が印加されると導電性が高くなり、前記電位が取り除かれると緩和状態に戻る物質を含む請求項15に記載の構造。
- 前記揮発性メモリ層は、第1の導電層と第2の導電層との間に位置する揮発性メモリ層を含む請求項15に記載の構造。
- 前記揮発性メモリ層の物質は、XCoO2、XNbO2、XVO2、XNbO3、X4xTi5O12、もしくはXSmNiO3またはその組み合わせを含む群から選択され、Xはアルカリ金属である請求項15に記載の構造。
- アナログメモリ構造に第1のパルスを印加することであって、前記アナログメモリ構造は、直列に配置された揮発性メモリ素子および不揮発性メムリスティブ素子を含む、印加することと、
前記アナログメモリ構造に第2のパルスを印加することであって、前記第1のパルスと前記第2のパルスとの間の期間は、前記揮発性メモリ素子の緩和率より小さい、印加することと、を含むメモリ構造への書き込み方法。 - 前記アナログメモリ構造に第3のパルスを印加することであって、前記第2のパルスと前記第3のパルスとの間の期間は、前記第1のパルスと前記第2のパルスとの間の期間と実質的に同様である、印加すること、をさらに含む請求項20に記載の方法。
- アナログメモリ構造に第1のパルスを印加することであって、前記アナログメモリ構造は、直列に配置された揮発性メモリ素子と不揮発性メムリスティブ素子とを含む、印加することと、
前記アナログメモリ構造に第2のパルスを印加することであって、前記第1のパルスと前記第2のパルスとの間の第1の期間が、前記揮発性メモリ素子の緩和率より小さい、印加することと、
前記アナログメモリ構造に第3の負のパルスを印加することであって、前記第2のパルスと前記第3の負のパルスとの間の第2の期間は、前記揮発性メモリ素子の緩和率より小さく、前記第1の期間より大きい、印加することと、を含むメモリ構造への書き込み方法。 - 前記第1のパルスの前に、前記アナログメモリ構造に複数のパルスを印加することであって、各パルスが実質的に同様であり、パルスの間隔が実質的に同様である、印加すること、をさらに含む請求項22に記載の方法。
- アナログメモリ構造に第1のパルスを印加することであって、前記アナログメモリ構造は、直列に配置された揮発性メモリ素子と不揮発性メムリスティブ素子とを含む、印加することと、
前記アナログメモリ構造に第2のパルスを印加することであって、前記第1のパルスと前記第2のパルスとの間の第1の期間が、前記揮発性メモリ素子の緩和率よりも小さい、印加することと、
前記アナログメモリ構造に第3のパルスを印加することであって、前記第2のパルスと前記第3のパルスとの間の第2の期間は、前記揮発性メモリ素子の前記緩和率より小さく、前記第1の期間より大きい、印加することと、を含むアナログメモリ構造への書き込み方法。 - 前記第1のパルスの前に、前記アナログメモリ構造に複数のパルスを印加することであって、各パルスが実質的に同様であり、パルスの間隔が実質的に同様である、印加すること、をさらに含む、請求項24に記載の方法。
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