KR20190007642A - 다수의 시냅스 블록들을 갖는 뉴로모픽 소자 - Google Patents

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Abstract

본 발명의 일 실시예에 의한 뉴로모픽 소자는 프리-시냅틱 뉴런; 상기 프리-시냅틱 뉴런으로부터 제1 방향으로 연장하는 로우 라인들; 포스트-시냅틱 뉴런; 상기 포스트-시냅틱 뉴런으로부터 제2 방향으로 연장하는 컬럼 라인; 및 상기 로우 라인들과 상기 컬럼 라인의 교차점들 상에 배치된 시냅스들을 포함할 수 있다. 상기 시냅스들은 제1 멤리스터를 가진 제1 시냅스; 및 제1 선택 소자 및 제2 멤리스터를 가진 제2 시냅스를 포함할 수 있다.

Description

다수의 시냅스 블록들을 갖는 뉴로모픽 소자 {Neuromorphic Device Having a Plurality of Synapse Blocks}
본 발명의 기술적 사상은 다수의 시냅스 블록들을 가진 뉴로모픽 소자에 관한 것이다.
최근 인간의 뇌를 모방한 뉴로모픽 기술이 주목 받고 있다. 뉴로모픽 기술은 다수의 프리-시냅스 뉴런들, 다수의 포스트-시냅스 뉴런들, 및 다수의 시냅스들을 포함한다. 뉴로모픽 기술에 이용되는 뉴로모픽 소자는 학습된 상태에 따라 다양한 레벨, 크기, 또는 시간에 따른 펄스 또는 스파이크를 출력한다.
본 발명이 해결하고자 하는 과제는 다수의 시냅스 블록들을 가진 뉴로모픽 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 동작 전압에 따라 부분적 또는 전체적으로 동작하는 시냅스들을 가진 뉴로모픽 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 데이터 패턴의 크기에 따라 부분적 또는 전체적으로 이용되는 시냅스들을 가진 뉴로모픽 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의한 뉴로모픽 소자는 프리-시냅틱 뉴런; 상기 프리-시냅틱 뉴런으로부터 제1 방향으로 연장하는 로우 라인들; 포스트-시냅틱 뉴런; 상기 포스트-시냅틱 뉴런으로부터 제2 방향으로 연장하는 컬럼 라인; 및 상기 로우 라인들과 상기 컬럼 라인의 교차점들 상에 배치된 시냅스들을 포함할 수 있다. 상기 시냅스들은 제1 멤리스터를 가진 제1 시냅스; 및 제1 선택 소자 및 제2 멤리스터를 가진 제2 시냅스를 포함할 수 있다.
상기 로우 라인들은 상기 제1 시냅스와 연결된 제1 로우 라인; 및 상기 제2 시냅스와 연결된 제2 로우 라인을 포함할 수 있다.
상기 제1 멤리스터의 제1 전극은 상기 제1 로우 라인과 전기적으로 연결될 수 있다. 상기 제1 멤리스터의 제2 전극은 상기 컬럼 라인과 전기적으로 연결될 수 있다.
상기 제1 선택 소자의 제1 전극은 상기 제2 로우 라인과 전기적으로 연결될 수 있다. 상기 제1 선택 소자의 제2 전극은 상기 제2 멤리스터의 제1 전극과 전기적으로 연결될 수 있다. 상기 제2 멤리스터의 제2 전극은 상기 컬럼 라인과 전기적으로 연결될 수 있다.
상기 제1 선택 소자는 양 방향 2극 스위치 소자를 포함할 수 있다.
상기 제1 선택 소자는 오보닉 임계 스위치, 금속-절연체 전이 물질, 금속 이온 전자적 전도 물질, 금속-절연체-금속 적층, 또는 제너 다이오드 스위치 중 하나를 포함할 수 있다.
상기 제1 시냅스 및 상기 제2 시냅스는 상기 컬럼 라인들과 공통적으로 연결될 수 있다.
상기 제1 선택 소자는 임계 전압을 가질 수 있다.
상기 제2 시냅스는 상기 임계 전압보다 낮은 제1 동작 전압 영역에서 비활성화될 수 있다. 상기 제2 시냅스는 상기 임계 전압보다 높은 제2 동작 전압 영역에서 활성화될 수 있다.
상기 제1 시냅스는 상기 임계 전압보다 낮은 제1 동작 전압 영역에서 활성화될 수 있다.
상기 뉴로모픽 소자는 제2 선택 소자 및 제3 멤리스터를 포함하는 제3 시냅스를 더 포함할 수 있다. 상기 제2 선택 소자는 상기 제1 선택 소자보다 높은 동작 전압에 의해 턴-온될 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자는 프리-시냅틱 뉴런; 상기 프리-시냅틱 뉴런으로부터 제1 방향으로 서로 평행하게 연장하는 제1 로우 라인들 및 제2 로우 라인들; 포스트-시냅틱 뉴런; 상기 포스트-시냅틱 뉴런으로부터 제2 방향으로 연장하는 컬럼 라인들; 및 상기 로우 라인들과 상기 컬럼 라인들의 교차점들 상에 배치된 시냅스 블록들을 포함할 수 있다. 상기 시냅스 블록들은 제1 동작 전압에 의해 활성화되는 제1 시냅스 블록; 및 상기 제1 동작 전압보다 높은 제2 동작 전압에 의해 활성화되는 제2 시냅스 블록을 포함할 수 있다.
상기 제1 로우 라인들과 상기 제1 시냅스 블록이 전기적으로 연결될 수 있다. 상기 제2 로우 라인들과 상기 제2 시냅스 블록이 전기적으로 연결될 수 있다.
상기 제1 시냅스 블록은 제1 멤리스터를 가진 제1 시냅스들을 포함할 수 있다. 상기 제2 시냅스 블록은 선택 소자 및 제2 멤리스터를 가진 제2 시냅스들을 포함할 수 있다.
상기 선택 소자는 상기 제1 동작 전압에서 턴-오프 상태이고, 및 상기 제2 동작 전압에서 턴-온되는 양 방향 2극 스위치 소자를 포함할 수 있다.
상기 컬럼 라인들은 상기 제1 시냅스 블록 및 상기 제2 시냅스 블록과 공통적으로 연결될 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자는 프리-시냅틱 뉴런; 상기 프리-시냅틱 뉴런으로부터 제1 방향으로 서로 평행하게 연장하는 제1 로우 라인 및 제2 로우 라인; 포스트-시냅틱 뉴런; 상기 포스트-시냅틱 뉴런으로부터 제2 방향으로 연장하는 컬럼 라인; 상기 제1 로우 라인과 상기 컬럼 라인의 제1 교차점 상에 배치된 제1 시냅스; 및 상기 제2 로우 라인과 상기 컬럼 라인의 제2 교차점 상에 배치된 제2 시냅스를 포함할 수 있다. 상기 제1 시냅스는 제1 멤리스터를 포함할 수 있다. 상기 제2 시냅스는 선택 소자 및 제2 멤리스터를 포함할 수 있다.
상기 제1 멤리스터의 제1 전극은 상기 제1 로우 라인과 전기적으로 연결될 수 있다. 상기 제1 멤리스터의 제2 전극은 상기 컬럼 라인과 전기적으로 연결될 수 있다.
상기 선택 소자의 제1 전극은 상기 제2 로우 라인과 전기적으로 연결될 수 있다. 상기 선택 소자의 제2 전극은 상기 제2 멤리스터의 제1 전극과 전기적으로 연결될 수 있다. 상기 제2 멤리스터의 제2 전극은 상기 컬럼 라인과 전기적으로 연결될 수 있다.
상기 선택 소자는 턴-온되기 위한 임계 전압을 가질 수 있다. 상기 임계 전압보다 낮은 동작 전압 영역에서 상기 제1 멤리스터는 활성화될 수 있고 및 상기 제2 멤리스터는 비활성화될 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상에 의하면 데이터 패턴의 크기에 따라 시냅스 어레이가 부분적 또는 전체적으로 이용될 수 있다. 따라서, 시냅스 어레이의 이용 효율이 높아질 수 있고, 활성화 시냅스 사이즈가 최적화 될 수 있으며, 및 소모 전력이 감소할 수 있다.
기타 언급되지 않은 본 발명의 다양한 실시예들에 의한 효과들은 본문 내에서 언급될 것이다.
도 1은 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이를 개념적으로 도시한 다이아그램이다.
도 2a는 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이의 제1 시냅스 블록 내의 제1 시냅스를 개념적으로 도시한 다이어그램이고, 및
도 2b는 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이의 제2 시냅스 블록 내의 제2 시냅스를 개념적으로 도시한 다이어그램이다.
도 3a는 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이의 제1 시냅스 블록 내의 제1 시냅스의 입출력 특성을 보이는 전압-전류 곡선이고, 및
도 3b는 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이의 제2 시냅스 블록 내의 제2 시냅스의 입출력 특성을 보이는 전압-전류 곡선이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스 네트워크를 개념적으로 도시한 도면이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이를 개념적으로 도시한 다이아그램이다.
도 6은 본 발명의 일 실시예에 따른 패턴 인식 시스템을 개념적으로 도시한 다이아그램이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 ‘접속된(connected to)’ 또는 ‘커플링된(coupled to)’ 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 ‘직접 접속된(directly connected to)’ 또는 ‘직접 커플링된(directly coupled to)’으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. ‘및/또는’은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
본 명세서에서, 강화(potentiation), 셋(set), 및 학습(learning)이 동일하거나 유사한 용어로 사용되고, 및 억제(depressing), 리셋(reset), 및 초기화(initiation)가 동일하거나 유사한 의미로 사용될 것이다. 예를 들어, 시냅스들의 저항을 낮추는 동작이 강화, 셋, 또는 학습으로 설명될 것이고, 및 시냅스들의 저항을 높이는 동작이 억제, 리셋, 또는 초기화로 설명될 것이다. 또한, 시냅스들이 강화, 셋, 또는 학습되면 전도도가 증가하므로 점진적으로 높은 전압/전류가 출력될 수 있고, 및 시냅스들이 억제, 리셋, 또는 초기화되면 전도도가 감소하므로 점진적으로 낮은 전압/전류가 출력될 수 있다. 설명의 편의를 위하여, 데이터 패턴, 전기적 신호, 펄스, 스파이크, 및 파이어(fire)는 동일하거나, 유사하거나, 또는 호환되는 의미인 것으로 해석될 수 있다. 또한, 전압과 전류도 동일하거나 호환되는 의미인 것으로 해석될 수 있다.
도 1은 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이(100)를 개념적으로 도시한 다이아그램이다. 도 1을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이(100)는 프리-시냅틱 뉴런(10), 프리-시냅틱 뉴런(10)으로부터 제1 방향, 예를 들어, 로우 방향으로 서로 평행하게 연장하는 다수 개의 제1 및 제2 로우 라인들(R1, R2), 포스트-시냅틱 뉴런(20), 포스트-시냅틱 뉴런(20)으로부터 제2 방향, 예를 들어, 컬럼 방향으로 서로 평행하게 연장하는 다수 개의 컬럼 라인들(C), 제1 로우 라인들(R1) 및 컬럼 라인들(C)의 교차점들 상에 배치된 제1 시냅스들(30a)을 포함하는 제1 시냅스 블록(B1), 및 제2 로우 라인들(R2) 및 컬럼 라인들(C)의 교차점들 상에 배치된 제2 시냅스들(30b)을 포함하는 제2 시냅스 블록(B2)을 포함할 수 있다. 상세하게, 제1 시냅스 블록(B1) 내의 제1 시냅스들(30a)은 제1 로우 라인들(R1)과 컬럼 라인들(C)의 교차점들 상에 각각 배치될 수 있고, 및 제2 시냅스 블록(B2) 내의 제2 시냅스들(30b)은 제2 로우 라인들(R2)과 컬럼 라인들(C)의 교차점들 상에 각각 배치될 수 있다. 즉, 제1 시냅스 블록(B1)과 제2 시냅스 블록(B2)은 각각 별개의 로우 라인들(R1, R2)과 연결될 수 있고, 및 동일한 컬럼 라인들(C)을 공유할 수 있다.
프리-시냅틱 뉴런들(10)은 학습 모드, 리셋 모드, 또는 독출 모드에서 제1 및 제2 로우 라인들(R1, R2)을 통하여 제1 및 제2 시냅스 블록들(B1, B2) 내의 제1 및 제2 시냅스들(30a, 30b)로 전기적 신호들을 전송할 수 있다. 포스트-시냅틱 뉴런들(20)은 학습 모드 또는 리셋 모드에서 컬럼 라인들(C)을 통하여 제1 및 제2 시냅스 블록들(B1, B2) 내의 제1 및 제2 시냅스들(30a, 30b)로 전기적 신호를 전송할 수 있고, 및 독출 모드에서 컬럼 라인들(C)을 통하여 제1 및 제2 시냅스 블록들(B1, B2) 내의 제1 및 제2 시냅스들(30a, 30b)로부터 전기적 신호들을 수신할 수 있다.
도 2a는 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이(100)의 제1 시냅스 블록(B1) 내의 제1 시냅스(30a)를 개념적으로 도시한 다이어그램이다. 도 2a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 제1 시냅스(30a)는 다수의 저항 레벨들을 갖는 제1 멤리스터(Ma)를 포함할 수 있다. 제1 멤리스터(Ma)의 제1 전극은 제1 로우 라인(R1)과 전기적으로 직접적으로 연결될 수 있고, 및 제1 멤리스터(Ma)의 제2 전극은 컬럼 라인(C)과 전기적으로 직접적으로 연결될 수 있다. 제1 멤리스터(Ma)는 전이 금속 산화물들(transition metal oxides) 또는 페로브스카이트(perovskite)계 금속 산화물들 같은 저항성 메모리 소자들, 칼코게나이드(chalcogenide)계 물질들 같은 상 변화 메모리 소자들, 강유전 물질들, 또는 강자성 물질들 중 적어도 하나를 포함할 수 있다. 제1 멤리스터(Ma)는 프리-시냅틱 뉴런들(10)로부터 입력되는 펄스들과 포스트-시냅틱 뉴런들(20)로부터 입력되는 펄스들의 입력 횟수, 시간 차, 및/또는 전압 차 등에 의하여 점진적 및 단계적으로 고저항 상태로부터 저저항 상태로 또는 저저항 상태로부터 고저항 상태로 변화될 수 있다. 즉, 제1 멤리스터(Ma)는 가변 저항 소자를 포함할 수 있다.
도 2b는 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이(100)의 제2 시냅스 블록(B2) 내의 제2 시냅스(30b)를 개념적으로 도시한 다이어그램이다. 도 2b를 참조하면, 제2 시냅스(30b)는 선택 소자(S) 및 제2 멤리스터(Mb)를 포함할 수 있다. 선택 소자(S)의 제1 전극은 제2 로우 라인(R2)과 전기적으로 직접적으로 연결될 수 있고, 및 선택 소자(S)의 제2 전극은 제2 멤리스터(Mb)의 제1 전극과 전기적으로 직접적으로 연결될 수 있다. 제2 멤리스터(Mb)의 제2 전극은 컬럼 라인(C)과 전기적으로 직접적으로 연결될 수 있다. 제2 멤리스터(Mb)는 제1 멤리스터(Ma)와 동일한 엘리먼트를 포함할 수 있다.
선택 소자(S)는 스위치 역할을 수행할 수 있다. 선택 소자(S)에 특정한 임계 전압(Vth, threshold voltage)보다 높은 전압이 인가될 경우, 선택 소자(S)는 턴-온되어 프리-시냅틱 뉴런(10)으로부터 제2 멤리스터(Mb)로 전달되는 전기적 신호를 통과시킬 수 있다. 또는, 선택 소자(S)에 임계 전압(Vth)보다 낮은 전압이 인가될 경우, 선택 소자(S)는 턴-오프 상태를 유지하여 프리-시냅틱 뉴런(10)으로부터 제2 멤리스터(Mb)로 전달되는 전기적 신호를 차단할 수 있다. 즉, 선택 소자(S)는 임계 전압(Vth)보다 낮은 전압이 인가될 경우, 턴-오프 상태를 유지하여 절연체로 동작할 수 있고, 및 임계 전압(Vth)보다 높은 전압이 인가될 경우, 턴-온되어 전도체로 동작할 수 있다.
선택 소자(S)는, 오보닉 임계 스위치 (OTS, Ovonic Threshold Switch), 바나듐 옥사이드(vanadium di-oxide, VO2) 또는 니오븀 옥사이드 (niobium oxide, NbO2) 같은 금속-절연체 전이 물질 (MIT, Metal-Insulator Transition material), 금속 이온 전자적 전도 물질 (MIEC, Metal Ionic Electronic Conduction material), MIM 적층 (Metal-Insulator-Metal stack), 또는 제너 다이오드 스위치 같은 양 방향 2극 스위치 소자들 중 하나를 포함할 수 있다. 제너 다이오드 스위치는 하나의 제너 다이오드를 가진 싱글 제너 다이오드 스위치, 또는 둘 이상의 제너 다이오드들을 가진 멀티 제너 다이오드 스위치를 포함할 수 있다. 멀티 제너 다이오드 스위치에서, 둘 이상의 제너 다이오드들은 서로 마주 보거나 또는 서로 등지도록 배치될 수 있다. 선택 소자(S)는 시냅스들(30a, 30b)의 저항 또는 전도도를 셋/리셋하기 위한 STDP(Spike Timing Dependent Plasticity) 동작을 수행할 수 있도록 양 방향으로 전류를 통과 및 차단할 수 있어야 하므로 양 방향 2극 스위칭 소자를 포함할 수 있다.
도 3a는 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이(100)의 제1 시냅스 블록(B1) 내의 제1 시냅스(30a)의 입출력 특성을 보이는 전압-전류 곡선이고, 도 3b는 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이(100)의 제2 시냅스 블록(B2) 내의 제2 시냅스(30b)의 입출력 특성을 보이는 전압-전류 곡선이다.
도 2a 및 3a를 참조하면, 제1 시냅스(30a)는 임계 전압(Vth)보다 낮은 동작 전압 영역에서 활성화될 수 있다. 즉, 제1 시냅스(30a)는 임계 전압(Vth)보다 낮은 제1 동작 전압(V1)에 의해 동작할 수 있다. 예를 들어, 학습 모드, 셋/리셋 모드, 또는 강화/억제 모드 같은 프로그래밍 모드에서 제1 시냅스(30a)의 제1 멤리스터(Ma)는 임계 전압(Vth)보다 낮은 동작 전압을 가진 전기적 신호 또는 펄스에 의해 셋/리셋 또는 강화/억제될 수 있고, 및 독출 모드에서 제1 시냅스(30a)는 임계 전압(Vth)보다 낮은 동작 전압에 의해 제1 멤리스터(Ma)의 설정된 저항 레벨에 따른 시냅스 가중치 - 즉, 전류 값 - 을 출력할 수 있다. 도 3a는 제1 시냅스(30a)의 제1 멤리스터(Ma)가 임계 전압(Vth)보다 낮은 제1 동작 전압(V1)에서 다수의 저항 레벨들을 갖는 것을 예시적으로 보인다. 물론, 제1 시냅스(30a)는 임계 전압(Vth)보다 높은 동작 전압 영역에서도 활성화될 수 있다.
도 2b 및 3b를 참조하면, 제2 시냅스(30b)는 임계 전압(Vth)보다 높은 동작 전압 영역에서 활성화될 수 있다. 즉, 제2 시냅스(30b)는 임계 전압(Vth)보다 높은 제2 동작 전압(V2)에 의해 동작할 수 있다. 예를 들어, 제2 시냅스(30b)에 임계 전압(Vth)보다 낮은 전압, 예를 들어, 도 3a의 제1 동작 전압(V1)이 인가될 경우, 제2 시냅스(30b)의 선택 소자(S)가 턴-오프 상태를 유지할 수 있으므로, 제2 시냅스(30b)는 비활성화 상태일 수 있고 및 실질적으로 동작하지 않을 수 있다. 학습 모드, 셋/리셋 모드, 또는 강화/억제 모드 같은 프로그래밍 모드에서, 제2 시냅스(30b)는 임계 전압(Vth)보다 높은 동작 전압을 가진 전기적 신호 또는 펄스에 의해 셋/리셋, 또는 강화/억제될 수 있고, 및 독출 모드에서 제2 시냅스(30b)는 임계 전압(Vth)보다 높은 동작 전압을 가진 전기적 신호 또는 펄스에 의해 제2 멤리스터(Mb)의 설정된 저항 레벨에 따른 시냅스 가중치 - 즉, 전류 값 - 을 출력할 수 있다. 도 3b는 제2 시냅스(30b)의 제2 멤리스터(Mb)가 임계 전압(Vth)보다 높은 제2 동작 전압(V2)에서 다수의 저항 레벨들을 갖는 것을 예시적으로 보인다.
도 1 내지 도 3b를 참조하면, 프리-시냅틱 뉴런(10)으로부터 제1 시냅스 블록(B1) 내의 제1 시냅스들(30a) 및 제2 시냅스 블록(B2) 내의 제2 시냅스들(30b)에 임계 전압(Vth)보다 낮은 동작 전압 - 예를 들어 제1 동작 전압(V1) - 이 인가될 경우, 제1 시냅스 블록(B1) 내의 제1 시냅스들(30a)의 제1 멤리스터들(Ma)이 활성화될 수 있고, 및 제2 시냅스 블록(B2) 내의 제2 시냅스들(30b)의 제2 멤리스터들(Mb)이 비활성화될 수 있다. 즉, 뉴로모픽 소자의 시냅스 어레이(100)의 일부만 이용될 수 있다.
구체적으로, 뉴로모픽 소자의 시냅스 어레이(100) 내에 저장해야 할 데이터 패턴이 작을 경우, 임계 전압(Vth)보다 낮은 동작 전압을 이용하여 제1 시냅스 블록(B1) 내의 제1 시냅스들(30a)만 이용될 수 있으므로 시냅스 어레이(100)가 효율적으로 이용될 수 있다. 또한, 뉴로모픽 소자의 시냅스 어레이(100) 내에 저장해야 할 데이터 패턴이 클 경우, 임계 전압(Vth) 보다 높은 동작 전압을 이용하여 제1 시냅스 블록(B1) 내의 제1 시냅스들(30a) 및 제2 시냅스 블록(B2) 내의 제2 시냅스들(30b)이 모두 이용될 수 있다. 높은 동작 전압이 이용되므로, 데이터 패턴이 큰 경우 충분한 전류 값을 가진 시냅스 가중치들이 제공될 수 있다. 즉, 데이터 인식 오류가 줄어들 수 있다.
도 4는 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스 네트워크를 개념적으로 도시한 도면이다. 도 4를 참조하면, 뉴로모픽 소자의 시냅스 네트워크는 다수 개의 직렬 시냅스 어레이들(100a-100c)을 포함할 수 있다. 상세하게, 프리-시냅틱 뉴런(10), 제1 시냅스 어레이(100a), 제1 인터-시냅틱 뉴런(15a), 제2 시냅스 어레이(100b), 제2 인터-시냅틱 뉴런(15b), 제3 시냅스 어레이(100c), 및 포스트-시냅틱 뉴런(20)을 포함할 수 있다. 제1 시냅스 어레이(100a)는 제1 시냅스 블록(B1a) 및 제2 시냅스 블록(B2a)을 포함할 수 있고, 제2 시냅스 어레이(100b)는 제1 시냅스 블록(B1b) 및 제2 시냅스 블록(B2b)을 포함할 수 있고, 및 제3 시냅스 어레이(100c)는 제1 시냅스 블록(B1c) 및 제2 시냅스 블록(B2c)을 포함할 수 있다. 본 발명의 다른 실시예에서, 시냅스 네트워크는 넷 이상의 시냅스 어레이들을 포함할 수 있다.
프리-시냅틱 뉴런(10)과 제1 시냅스 어레이(100a)는 제1 로우 라인 세트(Ra)를 통하여 전기적으로 연결될 수 있다. 구체적으로, 프리-시냅틱 뉴런(10)과 제1 시냅스 어레이(100a)의 제1 시냅스 블록(B1a)은 제1 로우 라인들(R1a)을 통하여 전기적으로 연결될 수 있고, 및 프리-시냅틱 뉴런(10)과 제1 시냅스 어레이(100a)의 제2 시냅스 블록(B2a)은 제2 로우 라인들(R2a)을 통하여 전기적으로 연결될 수 있다. 제1 시냅스 어레이(100a)의 제1 시냅스 블록(B1a) 및 제2 시냅스 블록(B2a)은 제1 컬럼 라인 세트(Ca)를 통하여 제1 인터-시냅틱 뉴런(15a)과 공통적으로 연결될 수 있다. 제1 인터-시냅틱 뉴런(15a)은 제1 시냅스 어레이(100a)의 포스트-시냅틱 뉴런 및/또는 제2 시냅스 어레이(100b)의 프리-시냅틱 뉴런을 포함할 수 있다.
제1 인터-시냅틱 뉴런(15a)과 제2 시냅스 어레이(100b)는 제2 로우 라인 세트(Rb)를 통하여 전기적으로 연결될 수 있다. 구체적으로, 제1 인터-시냅틱 뉴런(15a)과 제2 시냅스 어레이(100b)의 제1 시냅스 블록(B1b)은 제2 로우 라인 세트(Rb)의 제1 로우 라인들(R1b)을 통하여 전기적으로 연결될 수 있고, 및 제1 인터-시냅틱 뉴런(15a)과 제2 시냅스 어레이(100b)의 제2 시냅스 블록(B2b)은 제2 로우 라인 세트(Rb)의 제2 로우 라인들(R2b)을 통하여 전기적으로 연결될 수 있다. 제2 시냅스 어레이(100b)의 제1 시냅스 블록(B1b) 및 제2 시냅스 블록(B2b)은 제2 컬럼 라인 세트(Cb)를 통하여 제2 인터-시냅스 어레이(15b)와 공통적으로 연결될 수 있다. 제2 인터-시냅스 어레이(15b)는 제2 시냅스 어레이(100b)의 포스트-시냅틱 뉴런 및/또는 제3 시냅스 어레이(100c)의 프리-시냅틱 뉴런을 포함할 수 있다.
제2 인터-시냅틱 뉴런(15b)과 제3 시냅스 어레이(100c)는 제3 로우 라인 세트(Rc)를 통하여 전기적으로 연결될 수 있다. 구체적으로, 제2 인터-시냅틱 뉴런(15b)과 제3 시냅스 어레이(100c)의 제1 시냅스 블록(B1c)은 제3 로우 라인 세트(Rc)의 제1 로우 라인들(R1c)을 통하여 전기적으로 연결될 수 있고, 및 제2 인터-시냅틱 뉴런(15b)과 제3 시냅스 어레이(100c)의 제2 시냅스 블록(B2c)은 제3 로우 라인 세트(Rc)의 제2 로우 라인들(R2c)을 통하여 전기적으로 연결될 수 있다. 제3 시냅스 어레이(100c)의 제1 시냅스 블록(B1c) 및 제2 시냅스 블록(B2c)은 제3 컬럼 라인 세트(Cc)를 통하여 포스트-시냅틱 뉴런(20)과 공통적으로 연결될 수 있다.
도 5는 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이(110)를 개념적으로 도시한 다이아그램이다. 도 5를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이(110)는 프리-시냅틱 뉴런(10), 프리-시냅틱 뉴런(10)으로부터 제1 방향, 예를 들어, 로우 방향으로 평행하게 연장하는 다수 개의 제1 내지 제N 로우 라인들(R1-RN), 포스트-시냅틱 뉴런(20), 포스트-시냅틱 뉴런(20)으로부터 제2 방향, 예를 들어, 컬럼 방향으로 평행하게 연장하는 다수 개의 컬럼 라인들(C), 제1 로우 라인들(R1) 및 컬럼 라인들(C)의 교차점들 상에 배치된 제1 시냅스들(30a)을 포함하는 제1 시냅스 블록(B1), 제2 로우 라인들(R2) 및 컬럼 라인들(C)의 교차점들 상에 배치된 제2 시냅스들(30b)을 포함하는 제2 시냅스 블록(B2), 및 제N 로우 라인들(RN) 및 컬럼 라인들(C)의 교차점들 상에 배치된 제N 시냅스들(30N)을 포함하는 제N 시냅스 블록(BN)을 포함할 수 있다. (N은 3 이상의 정수) 상세하게, 제1 시냅스 블록(B1) 내의 제1 시냅스들(30a)은 제1 로우 라인들(R1)과 컬럼 라인들(C)의 교차점들 상에 각각 배치될 수 있고, 제2 시냅스 블록(B2) 내의 제2 시냅스들(30b)은 제2 로우 라인들(R2)과 컬럼 라인들(C)의 교차점들 상에 각각 배치될 수 있고, 및 제N 시냅스 블록(BN) 내의 제N 시냅스들(30N)은 제N 로우 라인들(RN)과 컬럼 라인들(C)의 교차점들 상에 각각 배치될 수 있다. 즉, 제1 내지 제N 시냅스 블록들(B1-BN)은 각각 별개의 제1 내지 제N 로우 라인들(R1-RN)과 연결될 수 있고, 및 동일한 컬럼 라인들(C)을 공유할 수 있다.
제1 시냅스 블록(B1)의 제1 시냅스들(30a)은 도 2a에 도시된 제1 시냅스들(30a)과 동일할 수 있다. 즉, 제1 시냅스 블록(B1)의 제1 시냅스들(30a)은 제1 멤리스터(Ma)만을 포함할 수 있다.
제2 시냅스 블록(B2)의 제2 시냅스들(30b)은 도 2b에 도시된 제2 시냅스들(30b)과 동일할 수 있다. 즉, 제2 시냅스 블록(B2)의 제2 시냅스들(30b)은 선택 소자(S) 및 제2 멤리스터(Mb)를 포함할 수 있다.
제N 시냅스 블록(BN)의 제N 시냅스들(30N)은 제2 시냅스(30b)의 선택 소자(S)와 다른 임계 전압(Vth)을 갖는 제N 선택 소자(SN) 및 제N 멤리스터(MN)를 포함할 수 있다.
즉, 본 발명의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이(110)는 다양한 문턱 전압들(Vth)을 갖는 선택 소자들(S ~ SN)을 갖는 다양한 시냅스들(30b ~ 30N)을 가진 다수의 시냅스 블록들(B2~BN)을 가질 수 있다. 따라서, 데이터 패턴의 크기에 따라 다수의 시냅스 블록들(B1~BN)의 일부 또는 전부가 선택적으로 이용될 수 있다.
본 발명의 다른 실시예에서, 제1 시냅스 블록(B1)의 제1 시냅스(30a)도 선택 소자(S)를 포함할 수 있다.
도 6은 본 발명의 일 실시예에 따른 패턴 인식 시스템(900)을 개념적으로 도시한 다이아그램이다. 예를 들어, 패턴 인식 시스템(900)은 음성 인식 시스템(speech recognition system), 영상 인식 시스템(imaging recognition system), 코드 인식 시스템(code recognition system), 신호 인식 시스템(signal recognition system), 또는 기타 다양한 패턴들을 인식하기 위한 시스템들 중 하나일 수 있다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 패턴 인식 시스템(900)은 중앙 처리 유닛(910), 메모리 유닛(920), 통신 제어 유닛(930), 네트워크(940), 출력 유닛(950), 입력 유닛(960), 아날로그-디지털 변환기(970), 뉴로모픽 유닛(980), 및/또는 버스(990)를 포함할 수 있다. 중앙 처리 유닛(910)은 뉴로모픽 유닛(980)의 학습을 위하여 다양한 신호를 생성 및 전달하고, 및 뉴로모픽 유닛(980)으로부터의 출력에 따라 음성, 영상 등과 같은 패턴을 인식하기 위한 다양한 처리 및 기능을 수행할 수 있다.
중앙 처리 유닛(910)은 메모리 유닛(920), 통신 제어 유닛(930), 출력 유닛(950), 아날로그-디지털 변환기(970) 및 뉴로모픽 유닛(980)과 버스(990)을 통하여 연결될 수 있다.
메모리 유닛(920)은 패턴 인식 시스템(900)에서 저장이 요구되는 다양한 정보를 저장할 수 있다. 메모리 유닛(920)은 디램(DRAM) 또는 에스램(SRAM) 같은 휘발성 메모리 소자, 피램(PRAM), 엠램(MRAM), 알이램(ReRAM), 또는 낸드 플래시 메모리(NAND flash memory) 같은 비휘발성 메모리, 또는 하드 디스크 드라이브(HDD) 또는 솔리드 스테이트 드라이브(SSD) 같은 다양한 기억 유닛들 중 적어도 하나를 포함할 수 있다.
통신 제어 유닛(930)은 인식된 음성, 영상 등의 데이터를 네트워크(940)를 통하여 다른 시스템의 통신 제어 유닛으로 전송하거나 및/또는 수신할 수 있다.
출력 유닛(950)은 인식된 음성, 영상 등의 데이터를 다양한 방식으로 출력할 수 있다. 예컨대, 출력 유닛(950)은 스피커, 프린터, 모니터, 디스플레이 패널, 빔 프로젝터, 홀로그래머, 또는 기타 다양한 출력 장치를 포함할 수 있다.
입력 유닛(960)은 마이크로폰, 카메라, 스캐너, 터치 패드, 키보드, 마우스, 마우스 펜, 또는 다양한 센서들 중 적어도 하나를 포함할 수 있다.
아날로그-디지털 변환기(970)는 입력 장치(960)로부터 입력된 아날로그 데이터를 디지털 데이터로 변환할 수 있다.
뉴로모픽 유닛(980)은 아날로그-디지털 변환기(970)로부터 출력된 데이터를 이용하여 학습(learning), 인식(recognition) 등을 수행할 수 있고, 인식된 패턴에 대응하는 데이터를 출력할 수 있다. 뉴로모픽 유닛(980)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 뉴로모픽 소자들 중 적어도 하나를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100, 100a-100c, 110: 시냅스 어레이
10: 프리-시냅틱 뉴런
15a: 제1 인터-시냅틱 뉴런
15b: 제2 인터-시냅틱 뉴런
20: 포스트-시냅틱 뉴런
30a: 제1 시냅스
30b: 제2 시냅스
30N: 제N 시냅스
B1, B1a, B1b, B1c: 제1 시냅스 블록
B2, B2a, B2b, B2c: 제2 시냅스 블록
BN: 제N 시냅스 블록
R1, R1a, R1b, R1c: 제1 로우 라인
R2, R2a, R2b, R2c: 제2 로우 라인
Ra-Rc: 로우 라인 세트
C: 컬럼 라인
Ca-Cc: 컬럼 라인 세트
S: 선택 소자
Ma: 제1 멤리스터
Mb: 제2 멤리스터
Vth: 임계 전압
V1: 제1 동작 전압
V2: 제2 동작 전압

Claims (20)

  1. 프리-시냅틱 뉴런;
    상기 프리-시냅틱 뉴런으로부터 제1 방향으로 연장하는 로우 라인들;
    포스트-시냅틱 뉴런;
    상기 포스트-시냅틱 뉴런으로부터 제2 방향으로 연장하는 컬럼 라인; 및
    상기 로우 라인들과 상기 컬럼 라인의 교차점들 상에 배치된 시냅스들을 포함하고,
    상기 시냅스들은:
    제1 멤리스터를 가진 제1 시냅스; 및
    제1 선택 소자 및 제2 멤리스터를 가진 제2 시냅스를 포함하는 뉴로모픽 소자.
  2. 제1항에 있어서,
    상기 로우 라인들은:
    상기 제1 시냅스와 연결된 제1 로우 라인; 및
    상기 제2 시냅스와 연결된 제2 로우 라인을 포함하는 뉴로모픽 소자.
  3. 제2항에 있어서,
    상기 제1 멤리스터의 제1 전극은 상기 제1 로우 라인과 전기적으로 연결되고, 및
    상기 제1 멤리스터의 제2 전극은 상기 컬럼 라인과 전기적으로 연결된 뉴로모픽 소자.
  4. 제2항에 있어서,
    상기 제1 선택 소자의 제1 전극은 상기 제2 로우 라인과 전기적으로 연결되고,
    상기 제1 선택 소자의 제2 전극은 상기 제2 멤리스터의 제1 전극과 전기적으로 연결되고, 및
    상기 제2 멤리스터의 제2 전극은 상기 컬럼 라인과 전기적으로 연결된 뉴로모픽 소자.
  5. 제1항에 있어서,
    상기 제1 선택 소자는 양 방향 2극 스위치 소자를 포함하는 뉴로모픽 소자.
  6. 제1항에 있어서,
    상기 제1 선택 소자는 오보닉 임계 스위치, 금속-절연체 전이 물질, 금속 이온 전자적 전도 물질, 금속-절연체-금속 적층, 또는 제너 다이오드 스위치 중 하나를 포함하는 뉴로모픽 소자.
  7. 제1항에 있어서,
    상기 제1 시냅스 및 상기 제2 시냅스는 상기 컬럼 라인들과 공통적으로 연결되는 뉴로모픽 소자.
  8. 제1항에 있어서,
    상기 제1 선택 소자는 임계 전압을 갖는 뉴로모픽 소자.
  9. 제8항에 있어서,
    상기 제2 시냅스는 상기 임계 전압보다 낮은 제1 동작 전압 영역에서 비활성화되고, 및 상기 임계 전압보다 높은 제2 동작 전압 영역에서 활성화되는 뉴로모픽 소자.
  10. 제8항에 있어서,
    상기 제1 시냅스는 상기 임계 전압보다 낮은 제1 동작 전압 영역에서 활성화되는 뉴로모픽 소자.
  11. 제1항에 있어서,
    제2 선택 소자 및 제3 멤리스터를 포함하는 제3 시냅스를 더 포함하고,
    상기 제2 선택 소자는 상기 제1 선택 소자보다 높은 동작 전압에 의해 턴-온되는 뉴로모픽 소자.
  12. 프리-시냅틱 뉴런;
    상기 프리-시냅틱 뉴런으로부터 제1 방향으로 서로 평행하게 연장하는 제1 로우 라인들 및 제2 로우 라인들;
    포스트-시냅틱 뉴런;
    상기 포스트-시냅틱 뉴런으로부터 제2 방향으로 연장하는 컬럼 라인들; 및
    상기 로우 라인들과 상기 컬럼 라인들의 교차점들 상에 배치된 시냅스 블록들을 포함하고,
    상기 시냅스 블록들은:
    제1 동작 전압에 의해 활성화되는 제1 시냅스 블록; 및
    상기 제1 동작 전압보다 높은 제2 동작 전압에 의해 활성화되는 제2 시냅스 블록을 포함하는 뉴로모픽 소자.
  13. 제12항에 있어서,
    상기 제1 로우 라인들과 상기 제1 시냅스 블록이 전기적으로 연결되고, 및
    상기 제2 로우 라인들과 상기 제2 시냅스 블록이 전기적으로 연결되는 뉴로모픽 소자.
  14. 제13항에 있어서,
    상기 제1 시냅스 블록은 제1 멤리스터를 가진 제1 시냅스들을 포함하고, 및
    상기 제2 시냅스 블록은 선택 소자 및 제2 멤리스터를 가진 제2 시냅스들을 포함하는 뉴로모픽 소자.
  15. 제14항에 있어서,
    상기 선택 소자는 상기 제1 동작 전압에서 턴-오프 상태이고, 및 상기 제2 동작 전압에서 턴-온되는 양 방향 2극 스위치 소자를 포함하는 뉴로모픽 소자.
  16. 제13항에 있어서,
    상기 컬럼 라인들은 상기 제1 시냅스 블록 및 상기 제2 시냅스 블록과 공통적으로 연결되는 뉴로모픽 소자.
  17. 프리-시냅틱 뉴런;
    상기 프리-시냅틱 뉴런으로부터 제1 방향으로 서로 평행하게 연장하는 제1 로우 라인 및 제2 로우 라인;
    포스트-시냅틱 뉴런;
    상기 포스트-시냅틱 뉴런으로부터 제2 방향으로 연장하는 컬럼 라인;
    상기 제1 로우 라인과 상기 컬럼 라인의 제1 교차점 상에 배치된 제1 시냅스; 및
    상기 제2 로우 라인과 상기 컬럼 라인의 제2 교차점 상에 배치된 제2 시냅스를 포함하고,
    상기 제1 시냅스는 제1 멤리스터를 포함하고, 및
    상기 제2 시냅스는 선택 소자 및 제2 멤리스터를 포함하는 뉴로모픽 소자.
  18. 제17항에 있어서,
    상기 제1 멤리스터의 제1 전극은 상기 제1 로우 라인과 전기적으로 연결되고, 및
    상기 제1 멤리스터의 제2 전극은 상기 컬럼 라인과 전기적으로 연결되는 뉴로모픽 소자.
  19. 제17항에 있어서,
    상기 선택 소자의 제1 전극은 상기 제2 로우 라인과 전기적으로 연결되고,
    상기 선택 소자의 제2 전극은 상기 제2 멤리스터의 제1 전극과 전기적으로 연결되고, 및
    상기 제2 멤리스터의 제2 전극은 상기 컬럼 라인과 전기적으로 연결된 뉴로모픽 소자.
  20. 제17항에 있어서,
    상기 선택 소자는 턴-온되기 위한 임계 전압을 갖고,
    상기 임계 전압보다 낮은 동작 전압 영역에서 상기 제1 멤리스터는 활성화되고 및 상기 제2 멤리스터는 비활성화되는 뉴로모픽 소자.
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