CN104461399B - 非易失性存储器的写缓存器系统及其数据读写方法 - Google Patents

Abstract

本发明涉及集成电路技术领域，尤其涉及一种非易失性存储器的写缓存器系统及其数据读写方法，具体包括非易失性存储器、处理器；处理器通过一类FIFO写缓存器与非易失性存储器连接，以缓解处理器对非易失性存储器的写延迟；本发明技术方案，用嵌入式DRAM构成的类FIFO写缓存器，每次成功将类FIFO写缓存器内的数据写入到非易失性存储器，类FIFO写缓存器中的数据均做一次移位操作，即所有数据刷新了一次，从而无需额外的刷新电路，降低了芯片的面积，同时采用嵌入式DRAM结构的存储单元能够进一步降低缓冲器的尺寸，从而降低了芯片成本，提高系统性能。

Description

非易失性存储器的写缓存器系统及其数据读写方法

技术领域

本发明涉及集成电路技术领域，尤其涉及一种非易失性存储器的写缓存器系统及其数据读写方法。

背景技术

随着便携式电子设备的不断普及,人们对于高密度、高速度、低功耗以及低成本的非挥发存储器的需求也在与日俱增。目前,Flash仍是非挥发存储技术的主流,占据了非挥发存储器市场约90％的份额,但随着半导体工艺技术代的不断推进,Flash遇到了越来越多的瓶颈问题,比如浮栅厚度不能随着器件尺寸的缩小而无限制地减薄。此外，Flash的其它技术缺点也限制了其应用,如操作电压高、写入速度慢等，这就迫使人们寻找性能更为优越的下一代非挥发存储技术。随着新型存储技术的不断发展以及其优越的读写特性，非易失性存储器在嵌入式领域已逐渐用来替代片上的高速缓存，例如片上二级高速缓存、三级高速缓存。如附图1所示，非易失性存储器作为片上高速缓存器可被处理器核直接读写，其中写缓冲器的存在是为了缓解非易失性存储器写延迟比较大的问题，例如STTRAM(第二代MRAM技术)的写延迟要比读延迟大5倍，PCM的写延迟也要比读延迟大2至6倍。

传统的写缓冲器一般由片上SRAM或寄存器(Register)结构的FIFO存储器来实现，通过控制头指针的移动来表针当前即将移出FIFO的有效数据的地址信息，并通过控制尾指针来表征下一次可写入FIFO的地址信息，如图2所示。初始状态下，头指针与尾指针相等，说明此时FIFO为空，系统可以向FIFO中缓存数据。在某一时刻，数据0至数据5被依次写入FIFO中，头指针指向数据0说明数据0即将从FIFO中读出并写入到非易失性存储器中，随后头指针指向数据1，以此类推，数据1至数据5将被依次读出并写入到非易失性存储器中。尾指针指向数据5，说明下一次向FIFO中缓存的数据将会被写到尾指针所指向地址加1的地址上(即地址A)。可见，通过头指针和尾指针这两个指针就能不断将数据缓存到FIFO和将数据从FIFO中写入到非易失性存储器中。

虽然这种写缓冲器能够提升系统性能，但是由于片上SRAM或者寄存器结构单元面积大，功耗也高，成本也较高，这是本领域技术人员所不期望看到的。

发明内容

针对上述存在的问题，本发明公开一种非易失性存储器的写缓存器系统及其数据读写方法，以解决现有技术中片上SRAM或者寄存器结构单元面积大，功耗较大，成本较高的缺陷。

本发明为解决上述问题所采用的技术方案为：

一种非易失性存储器的写缓存器系统，其中，所述系统包括：

非易失性存储器；

处理器，通过一类FIFO写缓存器与所述非易失性存储器连接，以缓解所述处理器对所述非易失性存储器的写延迟；

其中，所述类FIFO写缓存器由嵌入式DRAM构成。

较佳的，上述的系统，其中，所述类FIFO写缓存器的数据宽度小于或等于所述非易失性存储器的数据I/O端口的数据宽度。

较佳的，上述的系统，其中，所述处理器对所述非易失性存储器的写延迟的时间小于或等于所述类FIFO写缓存器对数据的存储时间。

一种非易失性存储器的写缓存器系统进行数据读写的方法，其中，所述方法包括：

当所述处理器对所述非易失性存储器进行写操作时，所述处理器将待写入数据缓存至所述类FIFO写缓存器后，继续将所述待写入数据从所述类FIFO写缓存器缓存至所述非易失性存储器中。

较佳的，上述的方法，其中，还包括：

当所述处理器对所述非易失性存储器进行读操作时，所述处理器将待读取数据的读操作指令分别发送至所述类FIFO写缓存器和所述非易失性存储器中，若所述待读取数据存储于所述类FIFO写缓存器中，则从所述类FIFO写缓存器中读取所述待读取数据，否则，则从所述非易失性存储器中读取所述待读取数据。

较佳的，上述的方法，其中，所述类FIFO写缓存器的数据宽度小于或等于所述非易失性存储器的数据I/O端口的数据宽度；

所述类FIFO写缓存器中具有N个单位数据地址，称为类FIFO写缓存器的数据深度N；且各单位数据地址存储有W位数据，称为类FIFO写缓存器的数据宽度W，其中，N、W均为自然数。

较佳的，上述的方法，其中，所述方法还包括：

当所述处理器对所述非易失性存储器进行写操作时，先判断写指针P是否指向数据深度N-1，若是，即表示类FIFO写缓存器已满，不能继续写入，写操作进入等待状态，直至待写入数据写入所述非易失性存储器且所述类FIFO写缓存器具有空闲的存储空间；若否，则将待写入数据写到写指针P加一指向的数据深度，此时，P＝P+1。

较佳的，上述的方法，其中，所述方法还包括：当所述类FIFO写缓存器向所述非易失性存储器成功写入待写入数据，且P≠0，则所述类FIFO写缓存器将待写入数据进行一次移位操作，此时，P＝P-1；若P＝0，则不进行移位操作，此时，P仍然为0。

较佳的，上述的方法，其中，所述移位操作的实现过程为若指针P不指向数据深度0，则数据深度n中的待写入数据移位至数据深度n-1中，同时，P＝P-1；

其中，1≤n≤N-1，n为整数。

较佳的，上述的方法，其中，若指针P指向数据深度为m，1≤m≤N-1，则将类FIFO缓冲器内地址为k中的数据移位至数据深度为k-1中，其中1≤k≤m，k和m均为整数。

上述发明具有如下优点或者有益效果：

本发明公开了一种非易失性存储器的写缓存器系统及数据读写方法，具体包括非易失性存储器、处理器；处理器通过一类FIFO写缓存器与非易失性存储器连接，以缓解处理器对非易失性存储器的写延迟；本发明技术方案，用嵌入式DRAM构成的类FIFO写缓存器，每次成功将类FIFO写缓存器内的数据写入到非易失性存储器，类FIFO写缓存器中的数据均做一次移位操作，即所有数据刷新了一次，从而无需额外的刷新电路，降低了芯片的面积，同时采用嵌入式DRAM结构的存储单元能够进一步降低缓冲器的尺寸，从而降低了芯片成本，提高系统性能。

具体附图说明

通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更加明显。在全部附图中相同的标记指示相同的部分。并未可以按照比例绘制附图，重点在于示出本发明的主旨。

图1是现有技术中非易失性存储器作为片上高速缓存器的系统结构示意图；

图2是现有技术中基于SRAM或者寄存器存储单元的FIFO原理结构示意图；

图3是本发明中非易失性存储器的写缓存器系统的结构示意图；

图4是本发明中嵌入式DRAM的结构示意图；

图5是本发明中基于嵌入式DRAM的类FIFO写缓存器的结构示意图；

图6～图8是本发明中非易失性存储器的写缓存器系统的数据读写方法的示意图。

具体实施方式

下面结合附图和具体的实施例对本发明作进一步的说明，但是不作为本发明的限定。

针对现有技术中的缺陷，本发明提供了一种新型的非易失性存储器的写缓存器系统，系统的结构示意图如图3所示，具体包括非易失性存储器3、处理器1和类FIFO写缓存器2。非易失性存储器的特点是其读延迟要远优于其写延迟，例如MRAM(磁阻存储器)、FeRAM(铁电存储器)、PCM(相变存储器,又称PRAM)、RRAM(电阻存储器)、闪存等。为了缓解所述非易失性存储器读写性能不匹配的问题，本系统提供的一种基于嵌入式DRAM构成的类FIFO写缓存器来提高系统性能。处理器通过类FIFO写缓存器与非易失性存储器连接以缓解处理器对非易失性存储器的写延迟。

当对非易失性存储器进行写操作时，首先写操作1(即第一次写操作指令)将待写入数据缓存到本发明类FIFO写缓存器中，然后当本发明类FIFO写缓存器不为空且非易失性存储器空闲时，写操作2(即第二次写操作指令)再将本发明类FIFO写缓存器中的待写入数据写到非易失性存储器中，这种写缓存器的缓存作用可显著改善系统由写延迟带来的性能影响。当处理器要向非易失性存储器中读数据时，读操作指令分别发送到类FIFO缓存器和非易失性存储器中，若所需待读取数据存在于写缓存器中，那么待读取数据会从类FIFO写缓存器中读出，否则处理器会从非易失性存储器中读出相应数据。

本发明所述类FIFO写缓存器的存储阵列由嵌入式DRAM来实现，并非传统的SRAM或寄存器(Register)结构，那么相同芯片面积下本发明类FIFO写缓存器的容量要明显增加，即本发明类FIFO写缓存器的深度可以大大增加，从而系统的随机写性能也会得到提升；亦或者相同的容量(深度)下本发明类FIFO写缓存器的芯片面积减小，系统成本也会降低。本发明所述类FIFO写缓存器采用FIFO结构，即先入先出的数据存储方式。传统的基于SRAM或者寄存器结构的FIFO通过控制头指针的移动来表征当前即将移出FIFO的有效数据的地址信息；并通过控制尾指针来表征下一次可写入FIFO的地址信息。

其中，嵌入式DRAM的结构举例如下，其包括第一晶体管(即W晶体管)和第二晶体管(即R晶体管)，如图4所示，这种结构的单元在面积上能够达到近2倍于同等工艺下的SRAM或者寄存器单元的存储密度，同时，读分辨率要强于SRAM，因为其不存在SRAM操作时存取管交叉耦合锁存电路之间的竞争问题。

本发明基于嵌入式DRAM的FIFO写缓存器仅通过写指针来表征下一次写入FIFO写缓存器的地址信息，每一次成功向非易失性存储器中写入缓冲数据后且FIFO写缓存器不为空时，FIFO写缓存器中的数据均做一次移位操作，我们称之为类FIFO结构。这样做的好处是，当对非易失性存储器的写操作2速度大于等于类FIFO写缓存器的数据移位速度，而类FIFO写缓存器的数据移位操作速度又大于等于嵌入式DRAM的刷新速度时，由于数据移位相当于将原有地址上的数据更新写了一次(即刷新了一次)，那么本发明嵌入式DRAM就无需额外的刷新操作，这种移位刷新的方式节省了刷新机制电路，进一步节省了芯片面积。本发明类FIFO写缓存器具有N个单位数据地址，称为FIFO写缓存器的数据深度N，且每个单位数据地址上存储有W位的数据，称为数据宽度W。如图5所示的类FIFO缓存器的单位数据宽度为W，数据深度为N(即深度N)，那么该缓冲器的容量即为W*N bit。例如，缓冲器的单位数据宽度可以为32bit，若最多可以缓存128个单位数据，那么该FIFO存储器的容量为4kbit。写指针P指向类FIFO写缓存器内最新的被写操作1写入有效待写入数据所对应的地址空间，初始状态时，写指针P指向初始数据深度0，当每发生一次有效写操作1之后，指针P自增一；当每发生一次有效写操作2之后，且紧接着类FIFO写缓存器成功完成一次移位操作之后，指针P自减一。本发明所述类FIFO缓冲器的单位数据宽度要小于或等于非易失性存储器的数据I/O端口的数据宽度，优选的方案是等于非易失性存储器数据I/O端口的数据宽度，这样，每一次写操作2就能够完全向嵌入式非易失性存储器写入一次数据。若类FIFO写缓存器的单位数据宽度小于非易失性存储器的数据I/O端口的数据宽度，那么就需要两次或以上写操作2才能完成一次非易失性存储器的数据写入，额外增加了功耗，因此优选的本发明类FIFO缓冲器的单位数据宽度等于非易失性存储器的数据I/O端口的数据宽度。

下面对本发明实施例的非易失性存储器写缓存器系统的实现方法进行详细介绍。

(a)若对本发明缓冲器发生一次写操作1，先判断写指针P是否指向数据深度N-1：如果是，即表示类FIFO写缓存器已满，不能继续写入，写操作进入等待状态，直到有待写入数据写入非易失性存储器而腾出类FIFO写缓存器存储空间；如果不是，那么将待写入数据写到当前写指针加一指向的数据深度，对缓冲器写操作1完成后，写指针P指向下一个对应的数据深度，即P＝P+1。

(b)如果本发明类FIFO写缓存器成功向非易失性存储器写入待写入数据(类FIFO写缓存器内数据地址为0上的数据)，且此时如果P不等于0，那么类FIFO写缓存器内的数据发生一次移位操作，此时写指针P自减一，即P＝P-1；如果P等于0，则不进行移位操作，且P仍然为0。

(c)本发明类FIFO缓冲器的移位操作(即一次刷新操作)是发生在每一次成功将类FIFO写缓冲地址0上的待写入数据成功写入到非易失性存储器之后且此时P不等于0，否则不进行移位操作。移位操作的具体实现过程为：若写指针P不指向数据深度0，那么数据深度n中的待写入数据移位至数据深度为n-1中，同时，写指针也要移位，即P＝P-1，其中，1≤n≤N-1。且最优方案为：若指针P指向的类FIFO写缓存器地址为m，1≤m≤N-1,则将类FIFO缓冲器内地址为k中的数据移位至深度为k-1中，其中1≤k≤m，即类FIFO写缓存器内不含有效数据的地址上不做刷新操作，进而减小移位操作(刷新)的功耗，k和m均为整数。

从上述所述可以看出，本发明基于嵌入式DRAM的类FIFO写缓存器用移位操作替代了嵌入式DRAM存储单元的刷新操作，前提条件是对非易失性存储器的写数据延迟要小于或等于嵌入式DRAM数据保持的时间，当缓冲数据从类FIFO写缓存器中写到非易失性存储器中时，此时嵌入式DRAM中的数据仍然有效，然后通过一次数据移位操作就将类FIFO写缓存器中的有效数据都刷新了一次，也就无需额外的刷新电路了，减少了芯片的面积，节约了成本。而该条件一般是很容易满足的，因为嵌入式DRAM存储单元数据保持能力在微秒级甚至毫秒级以上，而新型存储器像MRAM(磁阻存储器)、FeRAM(铁电存储器)、PCM(相变存储器,又称PRAM)、RRAM(电阻存储器)等的写速度均在微秒级以下，显然满足该条件。

下面对上述方法进行进一步的阐述。

假设本发明嵌入式DRAM的数据保持时间是10us，向非易失性存储器的写入数据的延迟为500ns，显然，存储在嵌入式DRAM中的数据在失效之前拥有足够的时间写入到非易失性存储器中，假设本发明类FIFO写缓存器的单位数据宽度与非易失性存储器的数据I/O数据宽度一致，即本发明类FIFO写缓存器中的一次位移操作就能够向非易失性存储器中写入一次完整的数据。如图6所示，在某一时刻，本发明类FIFO写缓存器中存储有数据0至数据4，而写指针指向数据4所在的地址。若该时刻系统需向非易失性存储器写入数据5，那么数据5会先缓存到本发明类FIFO写缓存器中，此时先判断类FIFO写缓存器为非满状态，然后数据5写入写指针P加一所对应的存储单元，完成后，写指针指向自加一，如附图7所示。本发明类FIFO写缓存器中缓存的数据要在保持时间内不断写入非易失性存储器中，并遵循先入先出的原则，例如数据0将写入到非易失性存储器中，写入完毕后，所有数据将发生移位，即刷新了一次，写指针同样也要移位，结果如图8所示。数据1至数据5的写入过程以此类推。由此可以看出，只要非易失性存储器的写延迟小于嵌入式DRAM的保持时间，那么就可完全保证本发明基于嵌入式DRAM的类FIFO写缓存器中的数据完整和可靠性，不需要额外的刷新电路，降低了芯片尺寸，提高系统的性能。

综上所述，本发明公开了一种非易失性存储器的写缓存器系统及其数据读写方法，具体包括非易失性存储器、处理器；处理器通过一类FIFO写缓存器与非易失性存储器连接，以缓解处理器对非易失性存储器的写延迟；本发明技术方案，用嵌入式DRAM构成的类FIFO写缓存器，每次成功将类FIFO写缓存器内的数据写入到非易失性存储器，类FIFO写缓存器中的数据均做一次移位操作，即所有数据刷新了一次，从而无需额外的刷新电路，降低了芯片的面积，同时采用嵌入式DRAM结构的存储单元能够进一步降低缓冲器的尺寸，从而降低了芯片成本，提高系统性能。

本领域技术人员应该理解，本领域技术人员在结合现有技术以及上述实施例可以实现所述变化例，在此不做赘述。这样的变化例并不影响本发明的实质内容，在此不予赘述。

以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (1)

1.一种应用于基于非易失性存储器的写缓存器系统的读写方法，其特征在于，所述写缓存器系统包括：

非易失性存储器；

处理器，通过一类FIFO写缓存器与所述非易失性存储器连接，以缓解所述处理器对所述非易失性存储器的写延迟；

其中，所述类FIFO写缓存器由嵌入式DRAM构成，当所述处理器对所述非易失性存储器进行写操作时，所述处理器将待写入数据缓存至所述类FIFO写缓存器后，继续将所述待写入数据从所述类FIFO写缓存器缓存至所述非易失性存储器中，所述类FIFO写缓存器不需要额外的刷新电路；

所述类FIFO写缓存器的数据宽度小于或等于所述非易失性存储器的数据I/O端口的数据宽度；

所述处理器对所述非易失性存储器的写延迟的时间小于或等于所述类FIFO写缓存器对数据的存储时间；

所述读写方法包括：

当所述处理器对所述非易失性存储器进行读操作时，所述处理器将待读取数据的读操作指令分别发送至所述类FIFO写缓存器和所述非易失性存储器中，若所述待读取数据存储于所述类FIFO写缓存器中，则从所述类FIFO写缓存器中读取所述待读取数据，否则，则从所述非易失性存储器中读取所述待读取数据；

所述类FIFO写缓存器中具有N个单位数据地址，称为类FIFO写缓存器的数据深度N；

且各单位数据地址存储有W位数据，称为类FIFO写缓存器的数据宽度W，其中，N、W均为自然数；

当所述处理器对所述非易失性存储器进行写操作时，先判断写指针P是否指向数据深度N-1，若是，即表示类FIFO写缓存器已满，不能继续写入，写操作进入等待状态，直至待写入数据写入所述非易失性存储器且所述类FIFO写缓存器具有空闲的存储空间；若否，则将待写入数据写到写指针P加一指向的数据深度，此时，P＝P+1；

当所述类FIFO写缓存器向所述非易失性存储器成功写入待写入数据，且P≠0，则所述类FIFO写缓存器将待写入数据进行一次移位操作，此时，P＝P-1；若P＝0，则不进行移位操作，此时，P仍然为0；

所述移位操作的实现过程为若指针P不指向数据深度0，则数据深度n中的待写入数据移位至数据深度n-1中，同时，P＝P-1；其中，1≤n≤N-1，n为整数；

若指针P指向数据深度为m，1≤m≤N-1，则将类FIFO缓冲器内地址为k中的数据移位至数据深度为k-1中，其中1≤k≤m，k和m均为整数。