CN101783172B - 相变存储器 - Google Patents

Abstract

本发明揭示了一种相变存储器，所述相变存储器包括数条存储翼plane；所述plane包括n个存储块block和n个先入先出堆栈FIFO，每个block对应一个FIFO；其中，n为相变存储器并行读写位数；plane与plane之间依靠数据总线、地址总线和控制总线连接；所述block包括存储阵列、行列译码器及驱动电路。本发明提出的相变存储器，可提高相变存储器写入速度。由于每一位独立地从FIFO中取得数据，所以每一位在进行RESET或SET操作时，不会如传统并行写入方式那样受其他位是否进行SET影响，由此减少了RESET操作之后的等待时间。

Description

相变存储器

技术领域

本发明属于微纳电子技术领域，涉及一种存储器，尤其涉及一种可提高相变存储器写入速度的相变存储器。

背景技术

相变存储器技术是基于Ovshinsky在20世纪60年代末(Phys.Rev.Lett.，21，1450～1453，1968)70年代初(Appl.Phys.Lett.，18，254～257，1971)提出的相变薄膜可以应用于相变存储介质的构想建立起来的，是一种价格便宜、性能稳定的存储器件。相变存储器可以做在硅晶片衬底上，其关键材料是可记录的相变薄膜、加热电极材料、绝热材料和引出电极材的研究热点也就围绕其器件工艺展开：器件的物理机制研究，包括如何减小器件料等。相变存储器的基本原理是利用电脉冲信号作用于器件单元上，使相变材料在非晶态与多晶态之间发生可逆相变，通过分辨非晶态时的高阻与多晶态时的低阻，可以实现信息的写入、擦除和读出操作。

相变存储器由于具有高速读取、高可擦写次数、非易失性、元件尺寸小、功耗低、抗强震动和抗辐射等优点，被国际半导体工业协会认为最有可能取代目前的闪存存储器而成为未来存储器主流产品和最先成为商用产品的器件。

相变存储器的读、写、擦操作就是在器件单元上施加不同宽度和高度的电压或电流脉冲信号：擦操作(RESET)，当加一个短且强的脉冲信号使器件单元中的相变材料温度升高到熔化温度以上后，再经过快速冷却从而实现相变材料多晶态到非晶态的转换，即“1”态到“0”态的转换；写操作(SET)，当施加一个长且中等强度的脉冲信号使相变材料温度升到熔化温度之下、结晶温度之上后，并保持一段时间促使晶核生长，从而实现非晶态到多晶态的转换，即“0”态到“1”态的转换；读操作，当加一个对相变材料的状态不会产生影响的很弱的脉冲信号后，通过测量器件单元的电阻值来读取它的状态。

尽管相变存储器巨大的应用前景，并且吸引了业界广泛的关注，但是依然有几个关键技术点没有得到很好的解决。其中，相变存储器的写入速度是业界最关心的问题。由于相变存储器SET与RESET速度不同，通常而言，SET速度要小于RESET速度。那么针对传统的并行写入方式，在相变存储器进行写入过程中，真正决定相变存储器速度的是SET速度而非RESET速度。业界提出过一些方法来优化相变存储器写入方式，如专利02826572.6，预先SET一整块相变存储器，从而在写入数据时是需要进行RESET操作。这种方式较好的解决了速度问题，却引来了功耗和芯片面积问题。预先SET一整块相变存储器需要耗费大量功耗，而上述方式必须要留有一块空白相变存储块作为冗余，则浪费了芯片面积。又如专利200810041415.8，提出以流水线方式在SET同时进行RESET下一位的RESET操作。但此方法需要对前后两次数据写入的地址有严格的要求，从而限制了其使用范围。

由于RESET与SET所需时间不同，SET时间较RESET时间长，所以在相变存储器并行写入过程中，每一个字节的写入所需时间由SET时间决定，而进行RESET操作的位却处于等待状态，从而浪费了相变存储器的写入速度。

由此，有必要对相变存储器写入速度进行优化。

发明内容

本发明所要解决的技术问题是：提供一种相变存储器，可提高相变存储器写入速度。

为解决上述技术问题，本发明采用如下技术方案：

一种相变存储器，所述相变存储器包括数条存储翼plane；所述plane包括n个存储块block和n个先入先出堆栈FIFO，每个block对应一个FIFO；其中，n为相变存储器并行读写位数；plane与plane之间依靠数据总线、地址总线和控制总线连接；所述block包括存储阵列、行列译码器及驱动电路。

作为本发明的一种优选方案，所述存储器由GeSbTe、SiSbTe、SiGe、SbTe或SiSb材料构成，以相变为机理的存储器。

作为本发明的一种优选方案，所述block的运作方式如下：

(1)如果block对应的FIFO为“空”状态，即FIFO中没有数据，则该block不进行写入操作；

(2)如果block对应的FIFO不为“空”状态，block从FIFO中读出数据，进行写入操作；

(3)当前写入操作完成以后，立即读出FIFO数据；如FIFO为空，参照步骤(1)进行操作；如不为空参照步骤(2)进行操作。

作为本发明的一种优选方案，所述FIFO的运作方式如下：

(a)外部控制总线通知FIFO开始burst write操作；FIFO立即从数据总线和地址总线上下载待写入数据和地址，并存入FIFO单元；

(b)如果FIFO不为“将要满”状态，“将要满”状态指只有一个FIFO单元是可以被写入数据的，则FIFO根据总线时钟，从外部总线上不断下载待写入数据和地址，并存入FIFO单元；

(c)如果FIFO为“将要满”状态，FIFO从外部总线上下载待写入数据和地址，存入FIFO单元，并发出信号，通知外部总线控制器，要求外部总线控制器调整总线时钟，使之与SET操作频率相同。

作为本发明的一种优选方案，步骤(c)中，SET操作为写“0”操作。

作为本发明的一种优选方案，每一个FIFO单元为既保存有当前写入数据的信息、又保存有当前写入数据的地址信息；或者FIFO单元为只保存有当前写入数据的信息。

作为本发明的一种优选方案，在plane内部，FIFO从总线接受读写信号；当写信号到来时，FIFO从总线下载待写入数据与地址；block按照FIFO状态来进行写操作；该系统利用FIFO消除相变存储器写“0”与写“1”的时间差。

本发明的有益效果在于：本发明提出的相变存储器，可提高相变存储器写入速度。

首先，由于每一位独立地从FIFO中取得数据，所以每一位在进行RESET或SET操作时，不会如传统并行写入方式那样受其他位是否进行SET影响，由此减少了RESET操作之后的等待时间；

其次，从整体来看，RESET与SET发生的概率是相同的。即在大量数据写入时(即burst write方式下)，每一位所进行的RESET与SET发生的次数是一样的。每一位写操作的整体时间是大致相同的。所以，此方法的写速度从整体来看是RESET速度与SET速度的平均值，较传统并行写入方式完全依赖SET速度有了极大地提高；

再次，由于本发明提出在FIFO“将要满”状态时，要求降低总线传输速率，以防止FIFO溢出，造成数据漏写情况，所以，FIFO处于“将要满”状态的时间影响整体写速度。如果FIFO设定较大，则FIFO处于“将要满”状态时间必定较短，整体写速度较快，但芯片面积较大，成本较高；如果FIFO设定较小，则FIFO处于“将要满”状态时间必定较长，整体写速度较慢，但芯片面积较小，成本较低。这就为相变存储器产品提供了较为丰富的产品路线，以对应不同的应用；

第四，根据本发明，如果在整体写入数据中，RESET操作发生较多，而SET操作发生较少，则可以加速总线频率，提高整体写入速度。这就为上层写入数据的优化提供了可能。而传统方式必须要并行写入位全部进行RESET操作才有可能实现加速，这几乎是不可能实现的。

附图说明

图1为相变存储阵列示意图。

图2为相变存储块示意图。

图3为译码器实现示意图。

图4为驱动电路实现示意图。

图5为相变存储翼示意图。

图6为传统并行写入方式示意图。

图7a为本发明写入方式示意图。

图7b为本发明写入方式过程中，每一位对应的FIFO变化情况。

具体实施方式

下面结合附图详细说明本发明的优选实施例。

实施例一

本发明揭示了一种相变存储器，所述相变存储器包括数条存储翼plane；所述plane包括n个存储块block和n个先入先出堆栈FIFO，每个block对应一个FIFO；其中，n为相变存储器并行读写位数；plane与plane之间依靠数据总线、地址总线和控制总线连接；数据总线传送写入数据或读出数据，地址总线传送地址，控制总线传送读写信号。所述block包括存储阵列、行列译码器及驱动电路。在plane内部，FIFO从总线接受读写信号。

当写信号到来时，FIFO从总线下载待写入数据与地址；每一个FIFO单元为既保存有当前写入数据的信息、又保存有当前写入数据的地址信息；或者FIFO单元为只保存有当前写入数据的信息。block按照FIFO状态来进行写操作。该系统可以利用FIFO消除相变存储器写“0”与写“1”的时间差，使得整体写入速度得到提高。

请参阅图1，相变存储阵列以如图1所示的方式排布，字线与位线纵横交错，每一个交叉点为一个相变存储单元111。

相变存储块block可以以如图2所示的方式构建。行列译码器以及读写驱动布置与存储阵列的外围，并与存储阵列尺寸匹配。每一个存储块都拥有独立行列译码和驱动电路。

图3表示了一种行列译码器设计方式。A，B为输入端口，O1、O2、O3、O4为输出端口。

图4表示了一种写驱动电路设计方式。由PMOS管204、205以及电流源206构成了一组电流镜；PMOS管205的漏端给操作单元提供驱动电流。

为说明方便，现假设相变存储器采用4位并行写入的方式构建。图5为相变存储器的一个存储翼plane，包括4个block，对应的4个FIFO，及写入控制模块。一个plane通过数据总线、地址总线以及控制总线实现数据的读写。整个相变存储器可以有多个plane，所有plane都通过总线联系在一起。在一次burstwrite中，只能选中一个plane进行写入操作。

对于block内部，写入方式按照如下规则进行：

(1)如果FIFO为“空”状态(FIFO中没有数据)，则该block不进行写入操作。

(2)如果FIFO不为“空”状态，block从FIFO中读出数据，进行写入操作。

(3)当前写入操作完成以后，立即读出FIFO数据。如FIFO为空，参照(1)进行操作；如不为空参照(2)进行操作。

对于FIFO，在写入过程中，按照如下规则进行控制：

(a)外部控制总线通知FIFO开始burst write操作。FIFO立即从数据总线和地址总线上下载待写入数据和地址，并存入FIFO单元。

(b)如果FIFO不为“将要满”状态(只有一个FIFO单元是可以被写入数据的)，则FIFO根据总线时钟，从外部总线上不断下载待写入数据和地址，并存入FIFO单元。

(c)如果FIFO为“将要满”状态，FIFO从外部总线上下载待写入数据和地址，存入FIFO单元，并发出信号，通知外部总线控制器，要求外部总线控制器调整总线时钟，使之与SET操作频率相同，以保证不漏写数据。

本实施例中，假设SET所需时间为RESET所需时间的3倍。

图6为按照传统并行写入方式，进行3次数据写入操作的时序。假设写入数据分别为“0111”、“1011”、“1101”，则如图所示，每次写入数据的时间以SET时间为准，共需9个RESET周期。

图7a为按照本发明所述的burst write方式，进行同样的数据写入。如图所示，在当前位写入操作完成后，直接进行下一位的写入操作，仅需5个RESET周期，节省了4个RESET周期。图7b为在进行本发明所述的burst write方式时，对应的FIFO中数据的变化。图中省略了空的FIFO单元。在第一个RESET周期时，FIFO中数据为“0111”。每一个block开始对应的操作。第二个RESET周期中，第1，2，3位都完成了RESET操作，进行下一个数据的写入，而第0位仍然进行SET操作，故而第0为FIFO有两个FIFO单元被填充数据。之后的操作，以此类推，在此不再赘述。当数据量非常大时，特别是RESET操作数较多的情况下，会有更大的优势。由于burst write方式针对的是大量数据写入。故而本发明所述的方法将会体现出更大优势。

此外，所述存储器由GeSbTe、SiSbTe、SiGe、SbTe或SiSb材料构成，以相变为机理的存储器。

本发明采用如下方式来进行相变存储器burst write：

A)相变存储器采用并行写入方式；

B)并行写的每一位配备有一个独立的先入先出堆栈(FIFO)；

C)存储器外部总线以一定的频率将写入数据输入到并行写每一位对应的FIFO中，这个频率可以是相变存储器写“1”(RESET)所需的频率，或写“0”(SET)所需的频率，或两者之间；

D)并行写的每一位从对应的FIFO中读出要写入的数据，并进行写入操作；

E)并行写的每一位完成当前写操作以后立刻从对应的FIFO中读出下一个要进行的写入数据，并执行下一步写入操作；

F)如果在写入过程中，并行写的任何一位对应的FIFO处于“将要满”状态(FIFO中只能再写入一位数据)，那么相变存储器发出信号通知外部总线控制器，要求总线控制器以SET所需的频率发送数据。直到并行写的每一位对应的FIFO都不处于“将要满”状态，则相变存储器发出信号通知外部总线控制器，要求总线控制器恢复原有频率发送数据。

G)如果在写入过程中，并行写的任何一位对应的FIFO处于“空”状态(FIFO中没有数据)，则停止该位写操作，直到对应的FIFO有数据，则立刻读出该数据，进行写入操作。

综上所述，本发明提出的相变存储器，可提高相变存储器写入速度。

首先，由于每一位独立地从FIFO中取得数据，所以每一位在进行RESET或SET操作时，不会如传统并行写入方式那样受其他位是否进行SET影响，由此减少了RESET操作之后的等待时间；

其次，从整体来看，RESET与SET发生的概率是相同的。即在大量数据写入时(即burst write方式下)，每一位所进行的RESET与SET发生的次数是一样的。每一位写操作的整体时间是大致相同的。所以，此方法的写速度从整体来看是RESET速度与SET速度的平均值，较传统并行写入方式完全依赖SET速度有了极大地提高；

再次，由于本发明提出在FIFO“将要满”状态时，要求降低总线传输速率，以防止FIFO溢出，造成数据漏写情况，所以，FIFO处于“将要满”状态的时间影响整体写速度。如果FIFO设定较大，则FIFO处于“将要满”状态时间必定较短，整体写速度较快，但芯片面积较大，成本较高；如果FIFO设定较小，则FIFO处于“将要满”状态时间必定较长，整体写速度较慢，但芯片面积较小，成本较低。这就为相变存储器产品提供了较为丰富的产品路线，以对应不同的应用；

第四，根据本发明，如果在整体写入数据中，RESET操作发生较多，而SET操作发生较少，则可以加速总线频率，提高整体写入速度。这就为上层写入数据的优化提供了可能。而传统方式必须要并行写入位全部进行RESET操作才有可能实现加速，这几乎是不可能实现的。

实施例二

本发明针对相变存储器猝发写(burst write)方式，提出一种能够加速整体burst write速度的方法。所谓burst write方式，即外部有大量数据需要存入存储器中。在这种方式下，一般是外部总线控制器以一定的频率将待写入数据传送到外部总线上，存储器从外部总线上得到写入命令，写入数据及写入地址，进行写操作。由于数据量极大，所以在这种方式下通常不考虑单独一次写入数据的速度，而是考虑整体写入数据的速度，并且通常使用并行写入方式来进行多位写入。

本发明采用如下结构来提高整体写入速度：

相变存储器由数条存储翼(plane)构成，每条plane由n个存储块(block)和n个先入先出堆栈(FIFO)构成，此处的n即为相变存储器并行读写位数。每个block对应一个FIFO。每个block由存储阵列、行列译码器、以及驱动电路构成。plane与plane之间依靠数据总线，地址总线和控制总线联系。数据总线传送写入数据或读出数据，地址总线传送地址，控制总线传送读写信号。在plane内部，FIFO从总线接受读写信号。当写信号到来时，FIFO从总线下载待写入数据与地址。block按照FIFO状态来进行写操作。而FIFO也根据自己数据量的情况来与总线通信，通知总线以何种频率传送数据。具体规则如下：

block的运作方式：

(1)如果FIFO为“空”状态(FIFO中没有数据)，则该block不进行写入操作。

(2)如果FIFO不为“空”状态，block从FIFO中读出数据，进行写入操作。

(3)当前写入操作完成以后，立即读出FIFO数据。如FIFO为空，参照(1)进行操作；如不为空参照(2)进行操作。

FIFO的运作方式：

(a)外部控制总线通知FIFO开始burst write操作。FIFO立即从数据总线和地址总线上下载待写入数据和地址，并存入FIFO单元。

(b)如果FIFO不为“将要满”状态(只有一个FIFO单元是可以被写入数据的)，则FIFO根据总线时钟，从外部总线上不断下载待写入数据和地址，并存入FIFO单元。

(c)如果FIFO为“将要满”状态，FIFO从外部总线上下载待写入数据和地址，存入FIFO单元，并发出信号，通知外部总线控制器，要求外部总线控制器调整总线时钟，使之与SET操作(写“0”)频率相同，以保证不漏写数据。

本发明采用如下方式来进行相变存储器burst write：

A)相变存储器采用并行写入方式；

B)并行写的每一位配备有一个独立的先入先出堆栈(FIFO)；

C)存储器外部总线以一定的频率将写入数据输入到并行写每一位对应的FIFO中，这个频率可以是相变存储器写“1”(RESET)所需的频率，或写“0”(SET)所需的频率，或两者之间；

D)并行写的每一位从对应的FIFO中读出要写入的数据，并进行写入操作；

E)并行写的每一位完成当前写操作以后立刻从对应的FIFO中读出下一个要进行的写入数据，并执行下一步写入操作；

F)如果在写入过程中，并行写的任何一位对应的FIFO处于“将要满”状态(FIFO中只能再写入一位数据)，那么相变存储器发出信号通知外部总线控制器，要求总线控制器以SET所需的频率发送数据。直到并行写的每一位对应的FIFO都不处于“将要满”状态，则相变存储器发出信号通知外部总线控制器，要求总线控制器恢复原有频率发送数据。

G)如果在写入过程中，并行写的任何一位对应的FIFO处于“空”状态(FIFO中没有数据)，则停止该位写操作，直到对应的FIFO有数据，则立刻读出该数据，进行写入操作。

这里本发明的描述和应用是说明性的，并非想将本发明的范围限制在上述实施例中。这里所披露的实施例的变形和改变是可能的，对于那些本领域的普通技术人员来说实施例的替换和等效的各种部件是公知的。本领域技术人员应该清楚的是，在不脱离本发明的精神或本质特征的情况下，本发明可以以其它形式、结构、布置、比例，以及用其它组件、材料和部件来实现。在不脱离本发明范围和精神的情况下，可以对这里所披露的实施例进行其它变形和改变。

Claims (3)

1.一种相变存储器，其特征在于，所述相变存储器包括数条存储翼plane；

所述存储翼plane包括n个存储块block和n个先入先出堆栈FIFO，每个存储块block对应一个FIFO；其中，n为相变存储器并行读写位数；所述存储翼plane与存储翼plane之间依靠数据总线、地址总线和控制总线连接；所述存储块block包括存储阵列、行列译码器及驱动电路。

2.根据权利要求1所述的相变存储器，其特征在于：

所述存储器由GeSbTe、SiSbTe、SiGe、SbTe或SiSb材料构成，是以相变为机理的存储器。

3.根据权利要求1所述的相变存储器，其特征在于：

每一个FIFO单元为既保存有当前写入数据的信息、又保存有当前写入数据的地址信息；或者FIFO单元为只保存有当前写入数据的信息。

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