CN102844813A - 使用可变数据宽度的存储器编程 - Google Patents

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Abstract

一种存储系统包括存储器，该存储器包括排列为一个或多个字的多个位。各个字中的各个位能够被编程为特定的逻辑状态或另一种逻辑状态。可变数据宽度控制器与存储器进行通信。可变数据宽度控制器包括加法器，该加法器用于确定要被编程到存储器中的字中的位的编程数。要被编程的各个位处于所述特定的逻辑状态。分割块在该编程数超过最大值时，将该字分割为两个或更多个子字。开关与分割块进行通信。该开关依次提供一个或多个写入脉冲。各个写入脉冲使能存储器与字和子字之一之间的独立通信路径。

Description

使用可变数据宽度的存储器编程
相关申请的交叉引用
本申请要求2010年4月12日提交的美国临时专利申请No.61/323202和2011年1月18日提交的、序列号为13/008522的美国专利申请的优先权，这些在先申请的公开内容通过引用被整体包含于此。
技术领域
本发明总体上涉及非易失性存储器编程。更加具体地讲，本发明涉及使得用户能够在不超出编程限制的前提下最优化写入速度的可变写入数据宽度。
背景技术
相变存储（PCM）装置使用诸如硫族化物的相变材料来存储数据，这些相变材料能够在非晶相和晶相之间稳定变换。非晶相和晶相（或非晶态和晶态）表现出不同的电阻值，用于区分存储装置中存储器单元的不同逻辑状态。具体地说，非晶相表现出相对较高的电阻，而晶相表现出相对较低的电阻。
至少一种类型的相变存储装置，PRAM（相变随机存取存储器），使用非晶态来代表逻辑‘1’，并且使用晶态来代表逻辑‘0’。在PRAM装置中，晶态被称为“设置状态”，而非晶态被称为“复位状态”。由此，PRAM中的存储器单元通过将该存储器单元中的相变材料设置为晶态而存储逻辑‘0’，并且存储器单元通过将该相变材料设置为非晶态而存储逻辑‘1’。
PRAM中的相变材料是通过将该材料加热到高于预定熔融温度的第一温度并且随后迅速对该材料进行冷却而被转换为非晶态的。该相变材料是通过以低于熔融温度但高于结晶温度的第二温度对该材料加热一个持续时间段而被转换为晶态的。由此，通过如上所述那样使用加热和冷却来将PRAM的存储器单元中的相变材料在非晶态和晶态之间进行转换，数据被编程到了PRAM中的存储器单元中。
PRAM中的相变材料通常包括含有锗（Ge）、锑（Sb）和碲（Te）的化合物，本领域中称为“GST”化合物。GST化合物非常适合用于PRAM，因为通过加热和冷却，它可以在非晶态和晶态之间迅速转换。除了GST化合物之外或者作为GST化合物的替代品，可以在相变材料中使用各种各样的其它化合物。这些其它化合物的例子包括，但不局限于，诸如GaSb、InSb、InSe、Sb2Te3和GeTe之类的2元素化合物，诸如GeSbTe、GaSeTe、InSbTe、SnSb2Te4和InSbGe之类的3元素化合物，或者诸如AgInSbTe、(GeSn)SbTe、GeSb(SeTe)和Te81Ge15Sb2S2之类的4元素化合物。
PRAM中的存储器单元称为“相变存储器单元”。相变存储器单元通常包括顶部电极、相变材料层、底部电极触点、底部电极和存取晶体管。通过测量相变材料层的电阻来对相变存储器单元进行读取操作，通过如前所述那样对相变材料层进行加热和冷却来对相变存储器单元进行编程或写入操作。
图1是示出了采用MOS开关单元（或存储器单元）10的传统相变存储器单元和传统的二极管型相变存储器单元20的电路图。参照图1，存储器单元10包括相变电阻元件11和N型金属氧化物半导体（NMOS）晶体管12，相变电阻元件11包括GST化合物。相变电阻元件11连接在位线（BL）和NMOS晶体管12之间，并且NMOS晶体管12连接在相变电阻元件11和地之间。此外，NMOS晶体管12的栅极与字线（WL）连接。
NMOS晶体管12响应于施加到字线WL上的字线电压而被导通。在NMOS晶体管12导通的情况下，相变电阻元件11接收流经位线BL的电流。在图1中，相变电阻元件11连接在位线BL和NMOS晶体管12的漏极端子之间。
再次参照图1，存储器单元20包括与位线BL连接的相变电阻元件21和连接在相变电阻元件21和字线WL之间的二极管22。
相变存储器单元20是通过选择字线WL和位线BL而得到访问的。为了使相变存储器单元20正常工作，在选择了字线WL时，字线WL必须具有比位线BL低的电压电平，以便使得电流能够流过相变电阻元件21。二极管22得到正向偏置，从而如果字线WL的电压高于位线BL，则没有电流流过相变电阻元件21。为确保字线WL的电压电平低于位线BL，字线WL在被选中的时候通常接地。
在图1中，相变电阻元件11和21另外也可以被广义地称为“存储器元件”并且NMOS晶体管12和二极管22另外也可以被广义地称为“选择元件”。
下文参照图2介绍相变存储器单元10和20的操作。具体地说，图2是示出存储器单元10和20的编程操作期间相变电阻元件11和21的温度特性的曲线图。在图2中，附图标记1表示相变电阻元件11和12在变换到非晶态期间的温度特性，附图标记2表示相变电阻元件11和21在变换到晶态期间的温度特性。
参照图2，在到非晶态的变换中，在持续时间T1内，向相变电阻元件11和21中的GST化合物持续施加电流，以将该GST化合物的温度升高到熔融温度Tm以上。在持续时间T1之后，迅速降低该GST化合物的温度，或者对该GST化合物进行"淬火"，从而GST化合物呈现非晶态。另一方面，在到晶态的变换中，在时间段T2（T2>T1）内，向相变电阻元件11和21中的GST化合物持续施加电流，以将该GST化合物的温度升高到结晶温度Tx以上。在T2处，该GST化合物被缓慢地冷却到结晶温度以下，从而使其呈现晶态。
相变存储装置通常包括排列成存储器单元阵列的多个相变存储器单元。在存储器单元阵列内，每个存储器单元通常与相应的位线和相应的字线连接。例如，存储器单元阵列可以包括以列排列的位线和以行排列的字线，其中相变存储器单元位于列与行之间的各个交点附近。
一般情况下，通过向特定字线施加适当的电压电平，可以选中与该特定字线连接的一行相变存储器单元。例如，要选择一行与图1左侧所示的相变存储器单元10类似的相变存储器单元，就要向相应的字线WL施加相对较高的电压电平，以使NMOS晶体管12导通。按照另外一种可选方案，要选择一行与图1右侧所示的相变存储器单元20类似的相变存储器单元，就要向相应的字线WL施加相对较低的电压电平，从而使得电流能够流过二极管22。
只可惜，传统的PRAM装置能够同时接收多位输入，但是却不能将这些位同时编程到相应的存储器单元中。例如，PRAM可以通过多个引脚接收16个输入，但是PRAM却不能同时访问16个相变存储器单元。这一缺点的一个原因是，如果编程一个相变存储器单元需要1mA的电流，那么同时编程16个相变存储器单元就会需要16mA的电流。而且，如果提供该电流的驱动电路的效率是10%，那么同时编程这16个存储器单元就会需要160mA的电流。然而，传统的PRAM装置通常不具有提供如此高幅度电流的能力。
韩国华山（Hwasung）的三星（Samsung）公司发表的论文（“A 0.1μm1.8V 256Mb 66MHz Synchronous Burst PRAM”，2006IEEE InternationalSolid-State Circuits Conference 1-4244-0079-1/06）展示了一种写入模式选择器，这种选择器能够依据操作环境确定从X2到X16的写入数据宽度。如果写入性能比较重要并且系统电源能够支持16mA，则会选择X16模式。在其它情况下，较小的写入数据宽度会有助于减小总峰值功率和平均运行功率。三星还提出了另一种解决复位（RESET）编程的高电流需求的方法（“A 90nm 1.8V 512Mb Diode-Switch PRAM With 266MB/s ReadThroughput”，IEEE Journal Of Solid-State Circuits，第43卷，第1期，2008年1月），甚至利用了外部引脚驱动方法。不过，这种方法是由用户人工选择的并且不会提供自动的、最优的方式来改善总写入性能和减小功耗。
另一种方法是使用数据比较写入（DCW），这会减小写入功率（Byung-Do Yang等人所著“A Low Power Phase-Change Random AccessMemory using a Data-Comparison Write Scheme”，IEEE InternationalSymposium on Circuits and Systems，2007年5月）。DCW电路在写入操作期间从PCM单元中读取所存储的值，然后在输入和所存储的值不同的情况下向PCM单元中进行写入。如果PCM单元的值没有发生变化，则不会消耗写入功率。
图3表示数据比较写入（DCW）方案的流程图。DCW方案在写入（WR）操作之前进行读取（RD）操作，以确定所选中的PCM单元中之前存储的值。如果输入和所存储的值相同，则不执行写入操作。这一比较是利用基于位的比较来完成的。只有不同的位写入数据会被编程到PCM单元中。这样，DCW方案对于两种情况（0->0,1->1）不会消耗写入功率。因此，平均功耗由(Pset+Preset)/4给出，其中Pset是进行设置（SET）操作所消耗的功率，Preset是进行复位操作所消耗的功率。不过，大多数数据输入是随机模式的，所以功率得到减小的情形是非常少的。另外，对于在同一个周期内所有数据模式都要经历变换的最大复位编程的情况，根本没有省电。
另一种方法是使用数据反转方案（Byung-Do Yang等人所著的“A LowPower PRAM using a Power-Dependant Data Inversion Scheme”,2ndInternational Conference on Memory Technology and Design，2007年5月7-10日，法国Giens）。这种方法对于写入数据要求一个额外的极性位，以确定是否所有位都应当被反转。
发明内容
在一个方面，本发明的特征在于一种编程存储器的方法，包括确定要被编程到存储器中的字中位的编程数，其中要被编程的各个位处于特定的逻辑状态。当该编程数超过最大值时，将该字分割为两个或更多个子字。将各个子字依次写入到存储器中。
在另一个方面，本发明的特征在于一种可变数据宽度系统，包括加法器，该加法器用于确定要被编程到存储器中的字中位的编程数，其中要被编程的各个位处于特定的逻辑状态。分割块在该编程数超过最大值时，将该字分割为两个或更多个子字。各个子字包括彼此相同的位数。开关与分割块进行通信。开关依次提供一个或多个写入脉冲。各个写入脉冲使能存储器与字和子字之一之间的独立通信路径。
在另一个方面，本发明的特征在于一种存储系统，包括存储器，该存储器包括排列为一个或多个字的多个位。各个字中的各个位能够被编程为特定的逻辑状态或另一种逻辑状态。可变数据宽度控制器与存储器进行通信。可变数据宽度控制器包括加法器，该加法器用于确定要被编程到存储器中的字中位的编程数，其中要被编程的各个位处于该特定的逻辑状态。分割块在该编程数超过最大值时，将字分割为两个或更多个子字。开关与分割块进行通信。该开关依次提供一个或多个写入脉冲。各个写入脉冲使能存储器与字和子字之一之间的独立通信路径。
附图说明
通过参考下面结合附图的描述，可以更好地理解本发明的上述和其它优点，在附图中，类似的附图标记指代类似的结构单元和特征。这些附图不必是按比例的，相反，重点放在示例说明本发明的原理上。
图1是传统的NMOS开关PCM单元和传统的二极管开关PCM单元的示意图。
图2是传统PCM单元的设置和复位操作期间的温度变化的曲线图。
图3是传统的数据比较写入方案的流程图。
图4是传统的PCM单元的读取、设置和复位操作期间的电流脉冲的曲线图。
图5是根据本发明一个实施例的方法的流程图。
图6是根据本发明实施例的包括“写入数据宽度控制”块的PRAM的框图。
图7是图6中所示的“写入数据宽度控制”块的框图。
图8是图7中所示的“多级加法器逻辑块”的框图。
图9是图7中所示的“5位的复位位计数寄存器”的逻辑图。
图10是根据本发明的一个实施例的位比较和写入模式选择器方法的流程图。
图11A和11B合起来是根据本发明的可变写入数据宽度控制的实施例的时序图。
具体实施方式
如图4中所示，编程复位状态需要比设置状态明显大得多的电流。要被写入的数据包括位的组合，其中各个位要被编程为复位状态或设置状态。在图4中所示的例子中，复位状态被视为逻辑“1”，设置状态被视为逻辑“0”。在其它实施例中，复位状态可以是逻辑“0”，而设置状态可以是逻辑“1”。
可变写入数据宽度系统是这样实现的：识别出有多少位要被编程为复位状态（这种状态比设置状态需要更多电流），然后，在需要时，将字分割为一个或多个子字，以确保不会超出系统的最大编程电流限制。这样，通过动态地使写入字宽度最大，导致写入操作的性能更高，同时还确保了符合特定系统限制的较低峰值电流。
与前面提到的Byung-Do Yang等人提出的反转方案不同，本文介绍的实施例更可取地并不需要额外的存储位来存储反转状态。可变写入数据宽度方式所需的额外逻辑被限制于周边区域。与需要为存储器中存储的每个字增加额外的位的方式相比，这通常会导致整个系统面积明显减小。
图5是可变写入数据宽度方案的一个实施例的流程图。在一个实施例中，在步骤504中将最大字宽度（"k"）设置为16位，并且在步骤508中将复位位的最大编程数（"m"）设置为4。应当理解，在其它实施例中，可以采纳任何字宽度。还应当理解，最大编程数也会因其它实施例而不同。以举例且非限定的方式，最大编程数的设置基于可从用于激活多个存储单元的字线的充电泵得到的峰值电流，或者基于因峰切换发出的辐射噪声造成的电磁干扰（EMI）限制，或者基于瞬时电流切换对电源和片内互连的电迁移限制的要求。参数"m"也可以被设想为由用户更新，或者在从任务模式切换到低功率待机模式的时候或基于工作温度或电压，由存储系统自动更新。在图5的实施例中，其中k=16和m=4，尝试着写入具有位'0001010001111000'（或者十六进制的1478h）的字会导致总共6个复位位，这样，在步骤506中将"a"被设置为6。因为"a"超过了"m"，所以步骤510中的比较关系得不到满足。然后在步骤514中将参数"b"设置为"a"并且将参数"j"设置为"k"。然后在步骤516中将参数"b"暂时减半，并且在步骤518中将该字分为两半。在步骤520中重新检测修改后的复位位总数"b"不得超过最大编程数"m"这一条件。如果"b"仍然超过"m"，那么重复进行步骤516和518，直到"b"不再超过"m"。在那一刻，在步骤522中，将产生的二的倍数个子字各自相继写入到存储器中。应当理解，所产生的子字可以以任何顺序写入到存储器中。在本示例的实施例中，在16位字中的复位位的总数"a"被确定为6并且复位位的最大编程数"m"为4的情况下，产生两个子字并且产生两个各为8位的写入操作。
在一个实施例中，最大写入字数据宽度'k'是由外部输入/输出引脚的数量决定的固定数字，但是结果得到的写入到存储器中的内部数据是取决于外部字中包含的复位位个数的子字。例如，在一个实施例中，16位的外部字被分为8位、4位或2位的子字。
图6表示存储系统中的可变写入数据宽度控制的实施例600。输入数据首先被存储在输入数据寄存器620中，然后被传递到写入数据宽度控制块660，在该块660中，参照最大编程数，分析要被编程为复位状态的位数。实施例600示出了相变存储器（PRAM）680，不过可以想象的是，可以在可变写入数据宽度的情况下使用其它类型的存储器，包括但不局限于磁阻式RAM和基于电荷的RAM。
在图7中，'写入数据宽度控制'块660执行这样的操作：分析要被写入的字中逻辑'1'状态的总数、然后将该字分割为一个或多个子字并且将各个子字相继写入到存储器中，从而要被写入的每个字或子字将不会超过由最大编程数设置的最大编程限制。首先，多级加法器逻辑块662从图6中所示的输入数据寄存器620接收输入数据。多级加法器逻辑块662确定具有复位状态（在一个实施例中，被定义为逻辑'1'）的位的总数，并且输出具有复位状态的位的总数作为参数Sout<4:0>。
然后在图6中所示的控制逻辑块640的控制下，5位的复位位计数结果寄存器664锁存该Sout<4:0>的值作为One_out<4:0>。然后位比较器和写入模式选择器666按照图5中介绍的方法将One_out<4:0>中的值与用户设置寄存器668中包含的最大复位编程数进行比较并且激活X16_en、X8_en、X4_en和X2_en信号之一。当不需要对字进行分割并且可以在一个周期内将字写入到存储器680中时，使能X16_en信号。当字被分为两个子字并且分两个周期被写入到存储器680中时，使能X8_en信号。当字被分为四个子字并且分四个周期被写入到存储器680中时，使能X4_en信号。当字被分为八个子字并且分八个周期被写入到存储器680中时，使能X2_en信号。
信号X16_en、X8_en、X4_en和X2_en控制字到子字的划分并且还被输入到"写入数据宽度开关"670，"写入数据宽度开关"670分别提供一个、两个、四个和八个写入脉冲。在一个实施例中，信号X16_en、X8_en、X4_en和X2_en控制存储器的列选择门。例如，如果X8_en信号有效，那么在一个周期内，在第一个周期内使能与字的一半相对应的一半列选择门，然后在第二个随后的周期内，使能与字的另一半对应的另一半列选择门。第一半列选择门或者第二半列选择门不必是彼此相邻的。
除了向位比较器和写入模式选择器666提供输入之外，用户设置寄存器668也是写入驱动器使能器672的输入。在一个实施例中，写入驱动器使能器672使能一个或多个驱动器674a到674h（统称为674），各个驱动器具有公共的充电泵输入端676和公共的驱动器输出端678，用以提供由用户设置寄存器668设置的所需的编程电流。在另一个实施例中，写入驱动器使能器672控制单个驱动器的强度。
参照图8，"多级加法器逻辑块"662通过使用加法器来计算要被编程为复位状态（或者在一个实施例中为逻辑"1"）的位的数量。在一个实施例中，该加法器是包括多个双输入加法器的异步多级加法器，这些双输入加法器各自具有进位输出。使用异步加法器，通过在五个加法器级的传播延迟内进行相加，而不是在多个时钟周期内进行相加，改善了时钟控制系统的计算延迟。在图8中所示的加法器的实施例中，来自输入数据寄存器620的十六个输入中的四个输入的每一个在一个三级加法器中被相加，产生了3位输出，例如sum0<0:2>。然后在随后的两级加法器中对各个3位输出进行相加，产生了Sout<0:4>。在一个实施例中，在以133Mhz的时钟进行控制的系统的单个周期内，实现了16位字中所有逻辑"1"位的全部相加。
图9中所示的5位的复位位计数结果寄存器664是包括多个D-FF的简单寄存器，这些D-FF用于存储输入Sout<4:0>直到发出下一个写入操作为止。也可以使用其它类型的触发器，例如J-K触发器。
图10中示出了实现位比较器和写入模式选择器666的方法。当在步骤702中One_out<4:0>的值（下文中称为"a"）不大于set_out<4:0>的值（下文中称为"b"）时，则在步骤704中在一个周期中全部16位都被写入，否则前进到步骤706。当在步骤706中"b/2"不大于"a"时，则在步骤708中分两个连续的周期写入两个8位的值（"字节"），否则前进到步骤710。当在步骤710中"b/4"不大于"a"时，则在步骤712中分四个连续的周期写入四个4位的值（"半字节"），否则在步骤714中分八个连续的周期写入八个2位的值。通过对这些位进行移位，可以将"b"的值除以二和除以四。例如，在包括最高有效位One_out<4>和最低有效位One_out<0>的四位字One_out<4:0>中，除以二是通过将所有的位移动一个位置来实现的，或者更加具体地讲，是通过同时用One_out<1>替换One_out<0>、用One_out<2>替换One_out<1>和用One_out<3>替换One_out<2>来实现的。
图11A表示具有与图7中所示的"写入数据宽度控制"块相关的细节的图6中所示的PRAM存储系统的时序图。图11A显示了使能X16_en信号时的时序。类似地，图11B显示使能X8_en、X4_en和X2_en信号中的每一个时的时序。图11A中图例1200表示图11A和11B的相对位置，具体来说是相对于在图11A和11B之间共享的信号CLK到One_out<4:0>的位置。
有益地，由于PRAM中的复位编程，根据本发明实施例的可变数据宽度控制方法同时提供了高性能的写入编程和较低的峰值电流。
虽然参照具体的优选实施例展示和描述了本发明，但是本领域技术人员应当理解，在不脱离所附权利要求定义的本发明的精神和范围的情况下，可以进行形式上和细节上的各种改变。

Claims (20)

1.一种对存储器进行编程的方法，包括：
确定要被编程到存储器中的字中位的编程数，其中要被编程的各个位处于特定的逻辑状态；
当该编程数超过最大值时，将所述字分割为两个或更多个子字；和
将各个子字依次写入到存储器中。
2.根据权利要求1所述的方法，其中对所述字进行分割进一步包括将所述字划分为二的倍数个子字，各个子字包括彼此相同的位数。
3.根据权利要求1所述的方法,其中所述特定的逻辑状态是复位状态。
4.一种可变数据宽度系统，包括：
加法器，确定要被编程到存储器中的字中位的编程数，其中要被编程的各个位处于特定的逻辑状态；
分割块，当编程数超过最大值时将所述字分为两个或更多个子字，各个子字包括彼此相同的位数；和
与分割块通信的开关，该开关依次提供一个或多个写入脉冲，各个写入脉冲使能存储器与字和子字之一之间的独立通信路径。
5.根据权利要求4所述的系统,其中加法器包括多个异步加法器。
6.根据权利要求4所述的系统，还包括寄存器，该寄存器保持所述编程数直到随后的写入操作完成为止。
7.根据权利要求4所述的系统，还包括与分割块进行通信的寄存器，并且该寄存器适合于在其中存储所述最大值。
8.根据权利要求7所述的系统，还包括与所述寄存器进行通信的写入驱动器使能器，该写入驱动器使能器响应于所述最大值选择驱动器强度。
9.根据权利要求7所述的系统，还包括与所述寄存器进行通信的写入驱动器使能器，该写入驱动器使能器响应于所述最大值选择一个或多个驱动器，所有的所述一个或多个驱动器具有公共的充电泵输入端和公共的驱动器输出端。
10.根据权利要求4所述的系统，其中分割块包括在编程数不大于所述最大值时使能全宽度信号的多个组合逻辑门。
11.根据权利要求4所述的系统，其中分割块包括在编程数大于所述最大值并且所述最大值等于所述字的位数的一半时使能半宽度信号的多个组合逻辑门。
12.根据权利要求4所述的系统，其中分割块包括在编程数大于所述最大值并且所述最大值等于所述字的位数的四分之一时使能四分之一宽度信号的多个组合逻辑门。
13.根据权利要求4所述的系统，其中分割块包括在编程数大于最大值并且最大值等于字的位数的八分之一时使能八分之一宽度信号的多个组合逻辑门。
14.根据权利要求4所述的系统，其中所述开关响应于全宽度信号生成一个写入脉冲，该写入脉冲使能所述字与所述存储器之间的独立通信路径。
15.根据权利要求4所述的系统,其中所述开关响应于半宽度信号生成两个写入脉冲，各个写入脉冲使能一个子字与所述存储器之间的独立通信路径，各个子字包括所述字的位数的一半。
16.根据权利要求4所述的系统，其中所述开关响应于四分之一宽度信号生成四个写入脉冲，各个写入脉冲使能一个子字与所述存储器之间的独立通信路径，各个子字包括所述字的位数的四分之一。
17.根据权利要求4所述的系统,其中所述开关响应于八分之一信号生成八个写入脉冲，各个写入脉冲使能一个子字与所述存储器之间的独立通信路径，各个子字包括所述字的位数的八分之一。
18.一种存储系统，包括：
存储器，包括排列为一个或多个字的多个位，各个字中的各个位能够被编程为特定的逻辑状态或者另一种逻辑状态；和
与所述存储器进行通信的可变数据宽度控制器，该可变数据宽度控制器包括加法器、分割块和与分割块通信的开关，所述加法器确定要编程到存储器中的字中位的编程数，其中要编程的各个位处于所述特定的逻辑状态，所述分割块在编程数超过最大值时将字分为两个或更多个子字，所述开关依次提供一个或多个写入脉冲，各个写入脉冲使能所述存储器与字和子字之一之间的独立通信路径。
19.根据权利要求18所述的存储系统，其中所述存储器是相变存储器，并且所述特定的逻辑状态代表非晶态。
20.根据权利要求18所述的存储系统，其中所述存储器是磁阻式随机存取存储器。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104142892A (zh) * 2013-05-09 2014-11-12 华为技术有限公司 一种数据读写方法、装置及系统
CN104969296A (zh) * 2013-03-12 2015-10-07 英特尔公司 相变存储器掩码
CN106328204A (zh) * 2015-07-01 2017-01-11 中芯国际集成电路制造(上海)有限公司 存储器的选择门驱动电路及其控制装置、控制方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1400751B1 (it) * 2010-06-30 2013-07-02 St Microelectronics Srl Circuito per l'ottimizzazione della programmazione di una memoria flash
US8521981B2 (en) * 2010-12-16 2013-08-27 Microsoft Corporation Memory power tokens
US8971090B2 (en) * 2012-08-31 2015-03-03 Kabushiki Kaisha Toshiba Semiconductor memory device
KR102144779B1 (ko) * 2014-02-04 2020-08-14 삼성전자 주식회사 저항체를 이용한 비휘발성 메모리 장치의 구동 방법
US20170229176A1 (en) * 2014-09-19 2017-08-10 Hitach, Ltd. Semiconductor storage device, and storage device using same
US20160109926A1 (en) * 2014-10-20 2016-04-21 Sandisk Technologies Inc. Modified write process based on a power characteristic for a data storage device
WO2017017842A1 (ja) * 2015-07-30 2017-02-02 株式会社日立製作所 メモリの制御装置、記憶装置、および、メモリの書込み方法
KR102468992B1 (ko) 2015-11-06 2022-11-22 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
US10249346B2 (en) * 2017-07-13 2019-04-02 Winbond Electronics Corp. Power supply and power supplying method thereof for data programming operation
KR102553264B1 (ko) 2018-09-03 2023-07-07 삼성전자 주식회사 메모리 컨트롤러 및 이의 동작 방법

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5430674A (en) * 1993-09-10 1995-07-04 Intel Corporation Method and apparatus for sequential programming of a flash EEPROM memory array
US6064603A (en) * 1997-05-30 2000-05-16 Nec Corporation Non-volatile semiconductor storage device
US6466476B1 (en) * 2001-01-18 2002-10-15 Multi Level Memory Technology Data coding for multi-bit-per-cell memories having variable numbers of bits per memory cell
CN1734671A (zh) * 2004-07-09 2006-02-15 三星电子株式会社 相变存储器和使用连续复位控制编程相变存储器的方法
US20060077720A1 (en) * 2004-10-12 2006-04-13 Jae-Woo Im High speed programming for nonvolatile memory
CN101140806A (zh) * 2006-09-04 2008-03-12 三星电子株式会社 非易失性存储设备和相关操作方法
US20090228662A1 (en) * 2008-03-07 2009-09-10 A-Data Technology Co., Ltd. Multi-channel memory storage device and control method thereof

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3324666B2 (ja) * 1993-10-25 2002-09-17 シャープ株式会社 不揮発性半導体記憶装置
US5530803A (en) * 1994-04-14 1996-06-25 Advanced Micro Devices, Inc. Method and apparatus for programming memory devices
US5907700A (en) * 1994-10-24 1999-05-25 Intel Corporation Controlling flash memory program and erase pulses
JPH08321193A (ja) * 1995-05-23 1996-12-03 Sony Corp 半導体不揮発性記憶装置
US6857099B1 (en) * 1996-09-18 2005-02-15 Nippon Steel Corporation Multilevel semiconductor memory, write/read method thereto/therefrom and storage medium storing write/read program
JP3138688B2 (ja) * 1998-07-24 2001-02-26 日本電気アイシーマイコンシステム株式会社 不揮発性半導体記憶装置及びプログラムベリファイ方法
JP2000222886A (ja) * 1999-02-02 2000-08-11 Toshiba Corp 不揮発性半導体記憶装置及びその書き込み方法
JP4055103B2 (ja) * 2000-10-02 2008-03-05 株式会社ルネサステクノロジ 不揮発性メモリおよびそれを内蔵した半導体集積回路並びに不揮発性メモリの書込み方法
KR100474203B1 (ko) * 2002-07-18 2005-03-10 주식회사 하이닉스반도체 비트 카운터 및 이를 이용한 반도체 소자의 프로그램 회로및 프로그램방법
JP2004079002A (ja) * 2002-08-09 2004-03-11 Renesas Technology Corp 不揮発性記憶装置
KR100809333B1 (ko) * 2006-09-04 2008-03-05 삼성전자주식회사 상변화 메모리 장치의 기입 검증 방법 및 그 방법을사용하는 상변화 메모리 장치
US7643334B1 (en) 2007-04-26 2010-01-05 Super Talent Electronics, Inc. High-speed controller for phase-change memory peripheral device
US7724570B1 (en) * 2007-05-31 2010-05-25 Virage Logic Corporation Adaptive programming of memory circuit including writing data in cells of a memory circuit
JP5702573B2 (ja) * 2010-10-20 2015-04-15 スパンション エルエルシー 不揮発性半導体記憶装置およびそのデータ書き込み方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5430674A (en) * 1993-09-10 1995-07-04 Intel Corporation Method and apparatus for sequential programming of a flash EEPROM memory array
US6064603A (en) * 1997-05-30 2000-05-16 Nec Corporation Non-volatile semiconductor storage device
US6466476B1 (en) * 2001-01-18 2002-10-15 Multi Level Memory Technology Data coding for multi-bit-per-cell memories having variable numbers of bits per memory cell
CN1734671A (zh) * 2004-07-09 2006-02-15 三星电子株式会社 相变存储器和使用连续复位控制编程相变存储器的方法
US20060077720A1 (en) * 2004-10-12 2006-04-13 Jae-Woo Im High speed programming for nonvolatile memory
CN101140806A (zh) * 2006-09-04 2008-03-12 三星电子株式会社 非易失性存储设备和相关操作方法
US20090228662A1 (en) * 2008-03-07 2009-09-10 A-Data Technology Co., Ltd. Multi-channel memory storage device and control method thereof

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
SANGBEOM KANG等: "A 0.1-μm 1.8-V 256-Mb Phase-Change Random Access Memory(PRAM) With 66-MHz Synchronous Burst-Read Operation", 《IEEE JOURNAL OF SOLID-STATE CIRCUITS》 *

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104969296A (zh) * 2013-03-12 2015-10-07 英特尔公司 相变存储器掩码
US10037799B2 (en) 2013-03-12 2018-07-31 Intel Corporation Phase change memory with mask receiver
CN104969296B (zh) * 2013-03-12 2019-03-22 英特尔公司 相变存储器掩码
CN104142892A (zh) * 2013-05-09 2014-11-12 华为技术有限公司 一种数据读写方法、装置及系统
US9632708B2 (en) 2013-05-09 2017-04-25 Huawei Technologies Co., Ltd. Method, apparatus, and system for reading and writing data
CN104142892B (zh) * 2013-05-09 2017-08-11 华为技术有限公司 一种数据读写方法、装置及系统
CN106328204A (zh) * 2015-07-01 2017-01-11 中芯国际集成电路制造(上海)有限公司 存储器的选择门驱动电路及其控制装置、控制方法
CN106328204B (zh) * 2015-07-01 2019-12-03 中芯国际集成电路制造(上海)有限公司 存储器的选择门驱动电路及其控制装置、控制方法

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Publication number Publication date
KR20130106268A (ko) 2013-09-27
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WD01 Invention patent application deemed withdrawn after publication

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