KR20130106268A

KR20130106268A - 가변 데이터 폭을 이용한 메모리 프로그래밍

Info

Publication number: KR20130106268A
Application number: KR1020127029252A
Authority: KR
Inventors: 홍범 편
Original assignee: 모사이드 테크놀로지스 인코퍼레이티드
Priority date: 2010-04-12
Filing date: 2011-04-11
Publication date: 2013-09-27
Also published as: JP2013524401A; US8570828B2; WO2011127563A1; US20110252206A1; CN102844813A; EP2559033A4; EP2559033A1; CA2793738A1

Abstract

메모리 시스템은 하나 이상의 워드로서 배열되는 복수의 비트를 포함하는 메모리를 포함한다. 각 워드의 각 비트는 특정 논리 상태 또는 다른 논리 상태로 프로그래밍될 수 있다. 가변 데이터 폭 컨트롤러는 메모리와 통신한다. 가변 데이터 폭 컨트롤러는 가산기를 포함하여 메모리로 프로그래밍될 워드 내의 비트의 프로그래밍 수를 결정한다. 프로그래밍될 각 비트는 특정 논리 상태에 있다. 프로그래밍 수가 최대 수를 초과하면 분할 블록은 워드를 두개 이상의 서브-워드로 나눈다. 스위치는 분할 블록과 통신한다. 스위치는 순차적으로 하나 이상의 기록 펄스를 제공한다. 각 기록 펄스는 메모리와 워드 및 서브 워드 중 하나 사이에 별도의 통신 경로를 인에이블링한다.

Description

가변 데이터 폭을 이용한 메모리 프로그래밍{MEMORY PROGRAMMING USING VARIABLE DATA WIDTH}

[관련 출원에 대한 교차 참조]

본 발명은 2010년 4월 12일자 미국 가 특허 출원 제 61/323,202호 및 2011년 1월 18일자 미국 특허 출원 제 13/008,522호의 우선권의 이익을 주장하며, 상기 출원의 기재는 참조에 의해 그 전체가 본 명세서에 분명히 통합된다.

본 발명은 일반적으로 비휘발성 메모리 프로그래밍에 관련된다. 더욱 구체적으로, 본 발명은 유저가 프로그래밍 한계를 초과하지 않고 기록 속도를 최적화하도록 허용하는 가변 기록 데이터 폭에 관련된다.

상변화 메모리(PCM) 장치는 결정상과 비정질상 사이의 안정적인 전이가 가능한, 칼코게나이드(chalcogenide)와 같은 상변화 물질을 사용하여 데이터를 저장한다. 비정질상 및 결정상(또는 상태)은 메모리 장치에서 메모리 셀의 상이한 논리 상태를 구별하는데 사용되는 상이한 저항값을 보인다. 특히, 비정질상은 비교적 높은 저항을 보이며 결정상은 비교적 낮은 저항을 보인다.

상변화 메모리 장치의 적어도 한 형태, PRAM(상 변화 랜덤 액세스 메모리)은 논리 '1'을 나타내기 위해 비정질 상태를 사용하고 논리 '0' 상태를 나타내기 위해 결정 상태를 사용한다. PRAM 장치에서, 결정 상태는 "설정 상태"로 불리고 비정질 상태는 "재설정 상태"로 불린다. 따라서, PRAM의 메모리 셀은 메모리 셀의 상변화 물질을 결정 상태로 설정함으로써 논리 '0'을 저장하고, 메모리 셀은 상변화 물질을 비정질 상태로 설정함으로써 논리 '1'을 저장한다.

PRAM의 상변화 물질은, 미리 결정된 용융 온도 이상의 제 1 온도로 물질을 가열하고, 이어서 이 물질을 급속 냉각함으로써 비정질 상태로 전환된다. 상변화 물질은 용융 온도보다 낮지만 결정화 온도보다 높은 제 2 온도에서 지속된 기간 동안 이 물질을 가열함으로써 결정 상태로 전환된다. 따라서, 상기 기재된 바와 같이 가열 및 냉각을 사용하여 비정질 상태와 결정 상태 사이에서 PRAM의 메모리 셀의 상변화 물질을 전환시켜서, 데이터를 PRAM의 메모리 셀에 프로그래밍한다.

전형적으로, PRAM의 상변화 물질은 해당 기술 분야에 "GST" 화합물로도 알려진, 게르마늄(Ge), 안티몬(Sb) 및 텔루륨(Te)을 포함한 화합물을 포함한다. 가열과 냉각에 의한 비정질 상태와 결정 상태 사이의 빠른 전환이 가능하므로, GST 화합물은 PRAM에 아주 적합하다. GST 화합물에 추가하거나 그 대안으로서, 다양한 다른 화합물이 상변화 물질에서 사용될 수 있다. 다른 화합물의 예시는 GaSb, InSb, InSe, Sb₂Te₃ 및 GeTe와 같은 2개 원소 화합물, GeSbTe, GaSeTe, InSbTe, SnSb₂Te₄ 및 InSbGe와 같은 3개 원소 화합물 또는 AgInSbTe, (GeSn)SbTe, GeSb(SeTe) 및 Te₈₁Ge₁₅Sb₂S₂와 같은 4개 원소 화합물을 포함하나 이에 한정되지 않는다.

PRAM의 메모리 셀은 "상변화 메모리 셀"로 불린다. 상변화 메모리 셀은 일반적으로 상부 전극, 상변화 물질 층, 하부 전극 콘택, 하부 전극 및 액세스 트랜지스터를 포함한다. 판독 동작은 상변화 물질 층의 저항성을 측정함으로써 상변화 메모리 셀 상에서 수행되고, 프로그램 또는 기록 동작은 상기 기재된 바와 같이 상변화 물질 층을 가열 및 냉각하여 상변화 메모리 셀 상에서 수행된다.

도 1은 MOS 스위치 셀(또는 메모리 셀; 10)을 가지는 종래의 상변화 메모리 셀 및 종래의 다이오드형 상변화 메모리 셀(20)을 도시하는 회로도이다. 도 1에 있어서, 메모리 셀(10)은 GST 화합물을 포함하는 상변화 저항 소자(11) 및 네거티브 금속 산화물 반도체(NMOS) 트랜지스터(12)를 포함한다. 상변화 저항 소자(11)는 비트라인(BL)과 NMOS 트랜지스터(12) 사이에 연결되고, NMOS 트랜지스터(12)는 상변화 저항 소자(11)와 그라운드 사이에 연결된다. 게다가, NMOS 트랜지스터(12)는 워드라인(WL)에 연결된 게이트를 갖는다.

NMOS 트랜지스터(12)는 워드라인(WL)에 공급되는 워드라인 전압에 응답하여 턴 온 된다. NMOS 트랜지스터(12)가 턴 온 되면, 상변화 저항 소자(11)는 비트라인(BL)을 통해 전류를 수신한다. 상변화 저항 소자(11)는 도 1의 NMOS 트랜지스터(12)의 드레인 단자와 비트라인(BL) 사이에 연결된다.

도 1에 따르면, 메모리 셀(20)은 비트라인에 연결된 상변화 저항 소자(21) 및 상변화 저항 소자(21)와 워드라인(WL) 사이에 연결된 다이오드(22)를 포함한다.

상변화 메모리 셀(20)은 워드라인(WL) 및 비트라인(BL)을 선택함으로써 액세스된다. 상변화 메모리 셀(20)이 올바르게 작동하려면, 워드라인(WL)이 선택되어 전류가 상변화 저항 소자(21)를 통해 흐를 수 있을 때, 워드라인(WL)이 비트라인(BL)보다 더 낮은 전압 레벨을 가져야 한다. 다이오드(22)가 순방향 바이어스되면, 워드라인(WL)이 비트라인(BL)보다 높은 전압을 가졌을 경우, 전류는 상변화 저항 소자(21)를 통해 흐르지 않는다. 워드라인(WL)이 비트라인(BL)보다 낮은 전압 레벨을 가지는 것을 보장하기 위해, 워드라인(WL)은 선택될 시 그라운드에 일반적으로 연결된다.

도 1에서, 상변화 저항 소자(11, 21)는 대안적으로 "메모리 소자"로 광범위하게 불릴 수 있으며, NMOS 트랜지스터(12) 및 다이오드(22)는 대안적으로 "선택 소자"로 광범위하게 불릴 수 있다.

상변화 메모리 셀(10, 20)의 동작은 도 2를 참조하여 본 명세서의 이하에서 기재된다. 특히, 도 2는 메모리 셀(10, 20)의 프로그래밍 동작 동안 상변화 저항 소자(11, 21)의 온도 특성을 도시하는 그래프이다. 도 2에서, 참조번호 1은 비정질 상태로의 전이 동안 상변화 저항 소자(11, 21)의 온도 특성을 표시하고, 참조번호 2는 결정 상태로의 전이 동안 상변화 저항 소자(11, 21)의 온도 특성을 표시한다.

도 2에 따르면, 비정질 상태로의 전이에서, 기간(T1) 동안 상변화 저항 소자(11, 21)의 GST 화합물에 전류가 공급되어 GST 화합물의 온도를 용융 온도(Tm) 이상으로 증가시킨다. 기간(T1) 동안, GST 화합물의 온도는 급격히 감소되거나 "?칭되며(quenched)", GST 화합물은 비정질 상태를 취한다(assume). 반대로, 결정 상태로의 전이에서, 간격(T2) 동안 상변화 저항 소자(11, 21)의 GST 화합물에 전류가 공급되어(여기서, T2>T1) GST 화합물의 온도를 결정화 온도(Tx) 이상으로 증가시킨다. T2에서, GST 화합물이 결정화 온도 이하로 서서히 냉각되면, 이 화합물은 결정 상태를 취한다.

상변화 메모리 장치는 일반적으로 메모리 셀 어레이에 배열된 복수의 상변화 메모리 셀을 포함한다. 메모리 셀 어레이 내에서, 일반적으로 메모리 셀의 각각은 해당 비트라인 및 해당 워드라인에 연결된다. 예컨대, 메모리 셀 어레이는 칼럼에 배열된 비트라인 및 로우에 배열된 워드라인을 포함할 수 있으며, 상변화 메모리 셀은 칼럼과 로우 사이의 각 교차점 가까이에 위치한다.

일반적으로, 특정 워드라인에 연결된 상변화 메모리 셀의 로우는 해당 특정 워드라인에 적정 전압 레벨을 공급하여 선택된다. 예컨대, 도 1의 왼쪽에 도시된 상변화 메모리 셀(10)과 유사한 상변화 메모리 셀의 로우를 선택하려면, 비교적 높은 전압 레벨이 해당 워드라인(WL)에 공급되어서 NMOS 트랜지스터(12)를 턴 온 한다. 택일적으로, 도 1의 오른쪽에 도시된 상변화 메모리 셀(20)과 유사한 상변화 메모리 셀의 로우를 선택하기 위해, 비교적 낮은 전압 레벨이 해당 워드라인(WL)에 공급되어서 전류가 다이오드(22)를 통해 흐를 수 있다.

불행히도, 종래의 PRAM 장치는 동시에 여러 입력 비트를 수신할 수 있으나, 비트를 해당 메모리 셀에 동시에 프로그래밍할 수는 없다. 예컨대, PRAM은 복수의 핀을 통해 16개의 입력을 수신할 수 있으나, 이 PRAM은 16개의 상변화 메모리 셀에 동시에 액세스할 수 없다. 만약 1mA의 전류가 1개의 상변화 메모리 셀을 프로그래밍하기위해 요구되면, 16개의 상변화 메모리 셀을 동시에 프로그래밍하기 위해 16mA의 전류가 요구된다는 점이 상기 단점에 대한 하나의 근거이다. 더욱이, 전류를 제공하는 드라이버 회로의 효율성이 10%일 경우, 16개의 메모리 셀을 동시에 프로그래밍하기 위해 160mA의 전류가 요구될 것이다. 그러나, 일반적으로 종래의 PRAM 장치는 그러한 큰 크기를 갖는 전류를 제공하도록 갖추어져 있지는 않다.

한국의 화성 소재 삼성의 논문("0.1μｍ 1.8V 256Mb 66MHz 동기 버스트 PRAM", 2006 IEEE 국제 고체 회로 학회 1-4244-0079-1/06)은 동작 환경에 따라 X2에서 X16에 걸친 기록 데이터 폭을 결정할 수 있는 기록 모드 셀렉터를 도시한다. 기록 성능이 더욱 중요하고 시스템 전력이 16mA를 지원할 수 있는 경우, X16 모드가 선택될 것이다. 다른 경우에, 더 좁은 기록 데이터 폭은 총 피크 전력(total peak power) 및 평균 동작 전력(average operating power)의 감소를 도울 것이다. 심지어 외부 핀 구동 방법에 의한 재설정 프로그래밍을 위한 높은 전류 요건을 해결하려는 다른 접근 방법 역시 삼성에 의해 제안되었다("266MB/s의 판독 처리량을 가지는 90nm 1.8V 512Mb 다이오드-스위치 PRAM, IEEE 고체 회로 저널, VOL, 43, NO.1, 2008년 1월). 그러나, 이러한 방법은 유저에 의해 수동으로 선택되며, 총 기록 성능을 개선하고 전력 소비를 감소시키기 위해 자동화되고 최적화된 방법을 제공하지 않는다.

다른 접근 방법은 데이터 비교 기록(DCW)를 사용하는 것이며, 이는 기록 전력을 감소시킨다("데이터 비교 기록 방식을 이용한 저전력 상변화 랜덤 액세스 메모리, 양병두 외, IEEE 회로 및 시스템 국제학술대회, 2007년 5월). DCW 회로는 기록 동작 동안 PCM 셀의 저장된 값을 판독하고, 입력된 값과 저장된 값이 상이할 경우 PCM 셀에 이것을 기록한다. PCM 셀 값이 변하지 않는다면, 기록 전력을 소비하지 않는다.

도 3은 데이터 비교 기록(DCW) 방식의 흐름도를 도시한다. DCW 방식은 기록(WR) 동작 전에 판독(RD) 동작을 수행하여 선택된 PCM 셀에 이미 저장된 값을 결정한다. 입력된 값과 저장된 값이 동일할 경우, 판독 동작은 수행되지 않는다. 이러한 비교는 비트 기반 비교로 행한다. 오직 상이한 비트 기록 데이터만 PCM 셀에 프로그래밍될 수 있다. 이렇게, DCW 방식은 2개의 경우(0→0, 1→1)에 대한 기록 전력을 소비하지 않는다. 그러므로, 평균 전력 소비량이 (Pset+Preset)/4에 의해 주어지며, 여기서 Pset은 설정 동작에 대해 소비된 전력이며 P재설정은 재설정 동작에 대해 소비된 전력이다. 그러나, 데이터 입력의 대부분이 랜덤 패턴이므로 전력이 감소되는 상황은 드물다. 게다가, 모든 데이터 패턴이 동일한 사이클에서 전이를 겪는, 최대 재설정 프로그래밍 경우에 대한 전력 절감은 존재하지 않는다.

또 다른 접근 방법은 데이터 반전 방식을 이용하는 것이다("전력 의존 데이터 반전 방식", 양병두 등, 제 2차 메모리 기술 및 설계 국제 학회, 2007년 5월 7-10일, 지앙, 프랑스). 이러한 접근 방법은 기록 데이터에 대해 1개의 추가 극성 비트를 요구하여 모든 비트가 반전되어야 할 지의 여부를 결정한다.

일 측면에서, 본 발명은 메모리에 프로그래밍 될 워드 내의 비트의 프로그래밍 수를 결정하는 단계를 포함하는, 메모리 프로그래밍 방법을 특징으로 한다. 여기서 프로그래밍 될 각 비트는 특정 논리 상태에 있다. 프로그래밍 수가 최대수를 초과할 경우 워드는 2개 이상의 서브-워드로 분할된다. 각각의 서브-워드는 메모리에 연속적으로 기록된다.

다른 측면에서, 본 발명은 메모리에 프로그래밍 될 워드 내의 비트의 프로그래밍 수를 결정하기 위해 가산기를 포함하는 가변 데이터 폭 시스템을 특징으로 한다. 여기서 프로그래밍 될 각 비트는 특정 논리 상태에 있다. 프로그래밍 수가 최대 수를 초과할 경우 분할 블록은 워드를 2개 이상의 서브-워드로 나눈다. 각 서브-워드는 각각의 다른 서브-워드와 동일한 비트의 수를 포함한다. 스위치는 분할 블록과 통신한다. 스위치는 하나 이상의 기록 펄스를 순차적으로 제공한다. 각 판독 펄스는 메모리와 워드 및 서브워드 중 하나 사이의 별도의 통신 경로를 인에이블링 한다.

다른 측면에서, 본 발명은 하나 이상의 워드로서 배열된 복수의 비트를 포함하는 메모리를 포함하는 메모리 시스템을 특징으로 한다. 각 워드의 각 비트는 특정 논리 상태나 다른 논리 상태로 프로그래밍될 수 있다. 가변 데이터 폭 컨트롤러는 메모리와 통신한다. 가변 데이터 폭 컨트롤러는 가산기를 포함하여 메모리에 프로그래밍 될 워드의 비트의 프로그래밍 수를 결정한다. 여기서 프로그래밍될 각 비트는 특정 논리 상태에 있다. 프로그래밍 수가 최대수를 초과할 경우 분할 블록은 워드를 2개 이상의 서브-워드로 나눈다. 스위치는 분할 블록과 통신한다. 스위치는 하나 이상의 기록 펄스를 순차적으로 제공한다. 각 기록 펄스는 메모리와 워드 및 서브-워드 중 하나 사이의 별도의 통신 경로를 인에이블링 한다.

본 발명의 상기 장점 및 추가 장점은, 유사 번호가 다양한 도면의 유사 구조적 요소 및 특성을 표시하는 수반하는 도면과 함께 이하의 기재를 참조하여 더욱 잘 이해될 수 있다. 도면은 반드시 축척대로일 필요가 없고, 대신 본 발명의 원리를 도시하는 것에 역점을 두었다.

도 1은 종래의 NMOS 스위치 PCM 셀과 종래의 다이오드 스위치 PCM 셀의 개략도이다.
도 2는 종래의 PCM 셀의 설정 및 재설정 동작 동안 온도 변화 그래프이다.
도 3은 종래의 데이터 비교 기록 방식의 흐름도이다.
도 4는 종래의 PCM 셀의 판독, 설정 및 재설정 동작 동안 전류 펄스의 그래프이다.
도 5는 본 발명의 일 실시예에 따른 방법의 흐름도이다.
도 6은 본 발명의 일 실시예에 따른 "기록 데이터 폭 제어" 블록을 포함하는 PRAM의 블록 다이어그램이다.
도 7은 도 6에 도시된 "기록 데이터 폭 제어" 블록의 블록 다이어그램이다.
도 8은 도 7에 도시된 "다단 가산기 논리 블록"의 블록 다이어그램이다.
도 9는 도 7에 도시된 "5-비트 재설정 비트 카운트 레지스터"의 논리 다이어그램을 도시한다.
도 10은 본 발명의 일 실시예에 따른 비트 비교 및 기록 모드 셀렉터 방법의 흐름도이다.
도 11a 및 도 11b는 공동으로 본 발명에 따른 가변 기록 데이터 폭 제어의 일 실시예의 타이밍 다이어그램이다.

도 4에 도시된 바에 따르면, 재설정 상태의 프로그래밍은 설정 상태보다 훨씬 큰 전류를 요한다. 기록될 데이터는 비트의 결합을 포함하고, 여기서 각 비트는 재설정 상태나 설정 상태로 프로그래밍된다. 도 4에서 도시된 예시에서, 재설정 상태는 논리 "1"로 간주되고, 설정 상태는 논리 "0"으로 간주된다. 다른 실시예에서, 재설정 상태는 논리 "0"이 될 수 있고, 설정 상태는 논리 "1"이 될 수 있다.

가변 기록 데이터 폭 시스템은, 몇 개의 비트가 재설정 상태(설정 상태보다 더 많은 전류를 요하는 상태)로 프로그래밍될 지 인식함으로써 구현되고, 이어서, 필요한 경우, 이 시스템은 워드를 하나 이상의 서브-워드로 분할하여 시스템의 최대 프로그래밍 전류 제한을 초과하지 않는다는 것을 보장한다. 이것은, 특정 시스템의 제한 내에서 지속되는 더 낮은 피크 전류를 보장하면서 기록 워드 폭을 다이나믹하게 최대화하여 고성능 기록 동작을 야기한다.

상기 양병두 등 에 의해 제안된 반전 방식과 달리, 본 명세서에서 기재된 실시예는 바람직하게 반전 상태를 저장할 추가 메모리 비트를 필요로 하지 않는다. 가변 기록 데이터 폭 접근에 의해 요구되는 추가 논리는 주변 영역으로 제한된다. 전형적으로, 이것은, 메모리에 저장된 모든 워드에 추가 비트를 더하는 것을 요하는 접근에 비해 확연히 더 적은 전체 시스템 영역을 야기한다.

도 5는 가변 기록 데이터 폭 방식의 일 실시예의 흐름도이다. 일 실시예에서, 최대 워드 폭("k")는 단계(504)에서 16비트로 설정되고, 재설정 비트의 최대 프로그래밍 수("m")는 단계(508)에서 4로 설정된다. 타 실시예에서 임의의 워드 폭이 제공된다는 점이 이해되어야 한다. 또한, 타 실시예에서 최대 프로그래밍 수가 변화할 수 있다는 점이 이해되어야 한다. 한정이 아닌 예시에 의해, 최대 프로그래밍 수는 복수의 메모리 셀의 워드라인을 활성화하기 위해 사용되는 전하 펌프에서 이용가능한 피크 전류를 기반으로 설정되거나, 피크 스위칭의 방사 노이즈로 인한 전자파 장해(EMI) 제한을 기반으로 설정되거나, 전력 장치에 대한 순시 전류 스위칭의 요구 및 온 칩 인터커넥트의 전자-이동 제한을 기반으로 설정된다. 또한, 파라미터 "m"은, 미션 모드에서 낮은 전력 대기 모드로 스위칭할 때, 또는 동작 온도 또는 전압을 기반으로 유저 또는 자동으로 메모리 시스템에 의해 업데이트되도록 구상된다(envisioned). 도 5의 실시예에서, k가 16이고 m이 4일 경우, 비트 '0001010001111000'(또는 16진수 1478h)로 워드를 기록하려는 시도는 6 재설정 비트의 총 수를 야기하여, "a"는 단계(506)에서 6으로 설정된다. "a"가 "m"을 초과하므로, 단계(510)에서의 비교는 충족되지 않는다. 이어서, 단계(514)에서, 파라미터 "b"는 "a"로 설정되고, 파라미터 "j"는 "k"로 설정된다. 다음으로, 파라미터 "b"는 임시로 단계(516)에서 반으로 나뉘며, 워드는 단계(518)에서 반으로 나뉜다. "재설정" 비트 "b"의 수정된 총 수가 최대 프로그래밍 수 "m"을 초과해서는 안된다는 조건이 단계(520)에서 재검사된다. "b"가 "m"을 여전히 초과하는 경우, 단계(516) 및 단계(518)은 "b"가 더는 "m"을 초과하지 않을 때까지 반복된다. 그 시점에서, 생성된 다수의 2진 서브-워드가 단계(522)에서 메모리에 연속적으로 기록된다. 생성된 서브-워드는 임의의 순서로 메모리에 기록될 수 있다는 점이 이해되어야 한다. 본 예시 실시예에서, 16비트 워드의 재설정 비트 "a"의 총 수는 6인 것으로 결정되고, 재설정 비트 "m"의 최대 프로그래밍 수가 4일 경우, 2개의 서브-워드가 생성되고 8비트의 기록 동작 2회가 각각 생성된다.

일 실시예에서, 최대 기록 워드 데이터 폭 'k'는 외부 입/출력 핀 수에 의해 결정되는 고정 수이지만, 메모리에 기록된 생성된 내부 데이터는 외부 워드에 포함된 재설정 비트의 수에 따르는 서브-워드이다. 예컨대, 일 실시예에서, 16비트 외부 워드는 8비트, 4비트 또는 2비트의 서브-워드로 나뉜다.

도 6은 메모리 시스템의 가변 기록 데이터 폭 제어의 일 실시예(600)를 도시한다. 입력 데이터는 먼저 입력 데이터 레지스터(620)에 저장되어서 기록 데이터 폭 제어 블록(660)으로 전송되며, 여기서 재설정 상태로 프로그래밍 될 비트의 수가 최대 프로그래밍 수에 대하여 분석된다. 실시예(600)는 상변화 메모리(680)를 도시하나, 자기 저항 램(magneto-resistive RAM) 및 전하 기반 램을 포함하나 이에 한정되지 않는 메모리의 다른 형태가 가변 기록 데이터 폭으로 사용되는 것이 구상되었다.

도 7에서, '기록 데이터 폭 제어' 블록(660)은 기록될 워드의 논리 "1" 상태의 총 수를 분석하고, 이어서 하나 이상의 서브-워드로 워드를 분할하며, 메모리에 각 서브-워드를 순차적으로 기록하는 동작을 수행하므로, 기록될 각 워드 또는 서브-워드는 최대 프로그래밍 수에 의해 설정된 최대 프로그래밍 제한을 초과하지 않을 것이다. 먼저, 다단 가산기 논리 블록(662)은 도 6에 도시된 입력 데이터 레지스터(620)의 입력 데이터를 수신한다. 다단 가산기 논리 블록(662)는 (일 실시예에서, 논리 "1"로 한정되는) 재설정 상태인 비트의 총 수를 결정하고, 파라미터 (Sout<4:0>)로서 재설정 상태인 비트의 합을 출력한다.

이어서, 5-비트 재설정 비트 카운트 결과 레지스터(664)는 도 6에 도시된 제어 논리 블록(640)의 제어 하에서 Sout<4:0>값을 One_out<4:0>로서 래치한다(latch). 도 5에 기재된 방법에 따라, 비트 비교기 및 기록 모드 셀렉터(666)는 One_out<4:0>의 값을 유저 설정 레지스터(668)에 포함된 최대 재설정 프로그래밍 수에 비교하고 X16_en, X8_en, X4_en 신호 및 X2_en 신호 중 하나를 활성화한다. X16_en 신호는 워드가 나뉠 필요가 없고 단일 사이클에서 메모리(680)에 기록될 수 있을 경우 인에이블된다. X8_en 신호는 워드가 2개의 서브-워드로 나뉘고 2개의 사이클에서 메모리(680)에 기록될 경우 인에이블된다. X4_en 신호는 워드가 4개의 서브-워드로 나뉘고 4개의 사이클에서 메모리(680)에 기록될 경우 인에이블된다. X2_en 신호는 워드가 8개의 서브-워드로 나뉘고 8개의 사이클에서 메모리(680)에 기록될 경우 인에이블된다.

X16_en, X8_en, X4_en 및 X2_en 신호는 워드를 서브-워드로 분할하는 것을 제어하고, 또한, 1개, 2개, 4개 및 8개 기록 펄스를 각각 제공하는 "기록 데이터 폭 스위치"(670)에 대한 입력이다. 일 실시예에서, X16_en, X8_en, X4_en 및 X2_en 신호는 메모리의 칼럼 선택 게이트를 제어한다. 예컨대, X8_en 신호가 활성인 경우, 1 사이클에서, 워드의 반(half)에 해당하는 칼럼 선택 게이트의 반이 제 1 사이클에서 인에이블 되고, 이어서, 워드의 다른 반에 해당하는 칼럼 선택 게이트의 나머지 반은 제 2 후속 사이클에서 인에이블된다. 칼럼 선택 게이트의 제 1 반 또는 제 2 반이 서로 인접할 필요는 없다.

비트 비교기 및 기록 모드 셀렉터(666)에 입력을 제공하는 것에 더하여, 유저 설정 레지스터(668) 또한 기록 드라이버 인에이블러(672)에 대한 입력이다. 일 실시예에서, 기록 드라이버 인에이블러(672)는 공통 전하 펌프 입력(676)과 공통 드라이버 출력(678)을 각각 갖는 하나 이상의 드라이버(674a 내지 674h; 보통 674)가 유저 설정 레지스터(668)로 설정되는 필수 프로그래밍 전류를 제공하게 한다. 다른 실시예에서, 기록 드라이버 인에이블러(672)는 단일 드라이버의 세기를 제어한다.

도 8에 따르면, "다단 가산기 논리 블록"(662)은 가산기를 이용하여 재설정 상태(또는 일 실시예의 논리 "1")로 프로그래밍될 비트의 수를 계산한다. 일 실시예에서, 가산기는 각기 캐리 출력을 갖는 복수의 2-입력 가산기를 포함하는 비동기 다단 가산기이다. 비동기 가산기의 사용은 다중 클럭 사이클보다 5개의 가산기 단의 전파 지연 이내에 가산(additon)을 수행하여, 클로킹된 시스템(clocked system)에 대한 계산 레이턴시(computational latency)를 개선한다. 도 8에 도시된 가산기의 실시예에서, 입력 데이터 레지스터(620)의 16개의 입력 중 4개 각각은 예컨대 3단 가산기에서 가산되어 3-비트 출력, sum0<0:2>을 생성한다. 3-비트 출력의 각각은 후속 2단 가산기에서 가산되어서 Sout<0:4>를 생성한다. 일 실시예에서, 16비트 워드의 모든 논리 "1" 비트의 전체 가산이 133MHz에서 클로킹된 시스템의 단일 사이클 내에서 성취된다.

도 9에 도시된 5-비트 재설정 비트 카운트 결과 레지스터(664)는 다음 기록 동작이 발행될 때까지 입력 Sout<4:0>를 저장하기 위한 다중 D-FF를 포함하는 단순 레지스터이다. 플립-플롭(flip-flop)의 다른 형태, 예컨대 J-K 플롭이 사용될 수 있다.

비트 비교기 및 기록 모드 셀렉터(666)를 구현하는 방법이 도 10에 도시된다. 단계(702)에서 One_out<4:0> 값(이후, "a")이 set_out<4:0> 값(이후, "b")보다 크지 않을 경우, 단계(704)에서 전체 16비트가 1 사이클에서 기록되고, 그렇지 않을 경우 단계(706)로 이동한다. 단계(706)에서 "b/2"가 "a"보다 크지 않을 경우, 단계(708)에서 2개의 8비트 값("바이트")은 2개의 연속 사이클에서 기록되고, 그렇지 않으면 단계(710)로 이동한다. 단계(710)에서 "b/4"가 "a"보다 크지 않을 경우, 단계(712)에서 4개의 4비트 값("니블")은 4개의 연속 사이클에서 기록되고, 그렇지 않을 경우 단계(714)에서 8개의 2비트 값이 8개의 연속 사이클에서 기록된다. "b" 값은 비트를 시프트(shift)하여 2 및 4로 나뉠 수 있다. 예컨대, 최상위 비트 One_out<4> 및 최하위 비트 One_out<0>를 포함하는 4개의 비트 워드 One_out<4:0>에서, 2로 나누는 것은 모든 비트를 한 위치만큼 시프트하거나, 더욱 구체적으로, One_out<0>을 One_out<1>로, One_out<1>을 One_out<2>로 및 One_out<2>를 One_out<3>으로 동시에 교체하여 성취된다.

도 11a는 도 7에 도시된 "기록 데이터 폭 제어" 블록에 관한 상세를 갖는 도 6에 도시된 PRAM 메모리 시스템의 타이밍 다이어그램을 도시한다. 도 11a는 X16_en 신호가 인에이블일 경우의 타이밍을 도시한다. 유사하게, 도 11b는 X8_en, X4_en 및 X2_en 신호가 각각 인에이블일 경우의 타이밍을 도시한다. 도 11a의 키(1200)는, 구체적으로 도 11a 및 도 11b 사이에서 공유되는 신호 CLK 내지 One_out<4:0>와 관련된 도 11a 및 도 11b의 상대 위치를 도시한다.

유리하게, 본 발명의 실시예에 따른 가변 데이터 폭 제어 방법은 PRAM의 재설정 프로그래밍으로 인한 낮은 피크 전류 및 동시 고성능 기록 프로그래밍을 제공한다.

본 발명이 특정 선호되는 실시예와 관련하여 도시되고 기재되었으나, 당업자는 이하의 청구범위로 한정되는 본 발명의 사상과 권리범위를 해치지 않고 형태와 상세 상의 다양한 변형이 만들어질 수 있다는 점을 이해해야 한다.

Claims

메모리를 프로그래밍하는 방법으로서,
메모리에 프로그래밍될 워드 내의 비트의 프로그래밍 수를 결정하는 단계 - 프로그래밍될 각 비트는 특정 논리 상태임 -;
상기 프로그래밍 수가 최대 수를 초과하는 경우 워드를 2개 이상의 서브-워드로 분할하는 단계; 및
상기 메모리에 상기 서브-워드의 각각을 순차적으로 기록하는 단계를 포함하는, 메모리를 프로그래밍하는 방법.
청구항 1에 있어서, 상기 워드를 분할하는 단계는 상기 워드를 다수의 2진 서브-워드로 나누는 단계를 더 포함하며, 각 서브-워드는 서브-워드끼리 동일한 수의 비트를 포함하는, 메모리를 프로그래밍하는 방법.
청구항 1에 있어서, 상기 특정 논리 상태는 재설정 상태인, 메모리를 프로그래밍하는 방법.
가변 데이터 폭 시스템으로서,
메모리에 프로그래밍될 워드 내의 비트의 프로그래밍 수를 결정하는 가산기 - 프로그래밍될 각 비트는 특정 논리 상태임 -;
상기 프로그래밍 수가 최대 수를 초과할 경우 워드를 2개 이상의 서브-워드로 나누는 분할 블록 - 각 서브-워드는 서브-워드끼리 동일한 수의 비트를 포함함 -; 및
상기 분할 블록과 통신하는 스위치를 포함하고,
상기 스위치는 하나 이상의 기록 펄스를 순차적으로 제공하고, 각 기록 펄스는 상기 메모리와 상기 워드 및 상기 서브-워드 중 하나 사이의 별도의 통신 경로를 인에이블링하는, 가변 데이터 폭 시스템.
청구항 4에 있어서, 상기 가산기는 복수의 비동기 가산기를 포함하는, 가변 데이터 폭 시스템.
청구항 4에 있어서, 후속 기록 동작의 완료까지 상기 프로그래밍 수를 유지하는 레지스터를 더 포함하는, 가변 데이터 폭 시스템.
청구항 4에 있어서, 상기 분할 블록과 통신하고 상기 최대 수를 내부에 저장하기 위해 적응된 레지스터를 더 포함하는, 가변 데이터 폭 시스템.
청구항 7에 있어서, 상기 레지스터와 통신하는 기록 드라이버 인에이블러를 더 포함하며, 상기 기록 드라이버 인에이블러는 상기 최대 수에 응답하여 드라이버 세기를 선택하는, 가변 데이터 폭 시스템.
청구항 7에 있어서, 상기 레지스터와 통신하는 기록 드라이버 인에이블러를 더 포함하며, 상기 기록 드라이버 인에이블러는 상기 최대 수에 응답하여 하나 이상의 드라이버를 선택하고, 상기 하나 이상의 드라이버 모두는 공통 전하 펌프 입력 및 공통 드라이버 출력을 갖는, 가변 데이터 폭 시스템.
청구항 4에 있어서, 상기 분할 블록은, 상기 프로그래밍 수가 상기 최대 수보다 크지 않을 경우 전폭 신호(full-width signal)를 인에이블링하는 복수의 조합 논리 게이트를 포함하는, 가변 데이터 폭 시스템.
청구항 4에 있어서, 상기 분할 블록은, 상기 프로그래밍 수가 상기 최대 수 보다 크고, 상기 최대 수가 상기 워드의 비트의 수의 절반일 경우 반폭 신호(half-width signal)를 인에이블링하는 복수의 조합 논리 게이트를 포함하는, 가변 데이터 폭 시스템.
청구항 4에 있어서, 상기 분할 블록은, 상기 프로그래밍 수가 상기 최대 수 보다 크고, 상기 최대 수가 상기 워드의 비트의 수의 1/4일 경우 1/4폭 신호(quarter-width signal)를 인에이블링하는 복수의 조합 논리 게이트를 포함하는, 가변 데이터 폭 시스템.
청구항 4에 있어서, 상기 분할 블록은, 상기 프로그래밍 수가 상기 최대 수 보다 크고, 상기 최대 수가 상기 워드의 비트의 수의 1/8일 경우 1/8폭 신호(eighth-width signal)를 인에이블링하는 복수의 조합 논리 게이트를 포함하는, 가변 데이터 폭 시스템.
청구항 4에 있어서, 상기 스위치는 전폭 신호에 응답하여 하나의 기록 펄스를 생성하고, 상기 기록 펄스는 상기 워드와 상기 메모리 사이에 상기 별도의 통신 경로를 인에이블링하는, 가변 데이터 폭 시스템.
청구항 4에 있어서, 상기 스위치는 반폭 신호에 응답하여 2개의 기록 펄스를 생성하고, 각 기록 펄스는 서브-워드와 상기 메모리 사이의 상기 별도의 통신 경로를 인에이블링하고, 각 서브-워드는 상기 워드의 비트의 수의 1/2을 포함하는, 가변 데이터 폭 시스템.
청구항 4에 있어서, 상기 스위치는 1/4폭 신호에 응답하여 4개의 기록 펄스를 생성하고, 각 기록 펄스는 서브-워드와 상기 메모리 사이의 상기 별도의 통신 경로를 인에이블링하고, 각 서브-워드는 상기 워드의 비트의 수의 1/4을 포함하는, 가변 데이터 폭 시스템.
청구항 4에 있어서, 상기 스위치는 1/8폭 신호에 응답하여 8개의 기록 펄스를 생성하고, 각 기록 펄스는 서브-워드와 상기 메모리 사이에 상기 별도의 통신 경로를 인에이블링하고, 각 서브-워드는 상기 워드의 비트의 수의 1/8을 포함하는, 가변 데이터 폭 시스템.
메모리 시스템으로서,
하나 이상의 워드로서 배열되는 복수의 비트를 포함하는 메모리 - 각 워드의 각 비트는 특정 논리 상태로 또는 다른 논리 상태로 프로그래밍될 수 있음 -; 및
상기 메모리와 통신하는 가변 데이터 폭 컨트롤러를 포함하며,
상기 가변 데이터 폭 컨트롤러는, 메모리에 프로그래밍 될 워드 내의 비트의 프로그래밍 수를 결정하는 가산기 - 프로그래밍 될 각 비트는 특정 논리 상태이며 -, 상기 프로그래밍 수가 최대 수를 초과할 경우 상기 워드를 2개 이상의 서브-워드로 나누는 분할 블록, 및 상기 분할 블록과 통신하는 스위치를 포함하며,
상기 스위치는 하나 이상의 기록 펄스를 순차적으로 제공하고, 각 기록 펄스는 상기 메모리와 상기 워드 및 상기 서브-워드 사이의 별도의 통신 경로를 인에이블링하는, 메모리 시스템.
청구항 18에 있어서, 상기 메모리는 상변화 메모리이며, 상기 특정 논리 상태는 비정질 상태를 나타내는, 메모리 시스템.
청구항 18에 있어서, 상기 메모리는 자기 저항 랜덤 액세스 메모리(magneto-resistive RAM)인, 메모리 시스템.