KR20090120242A - 저항체를 이용한 비휘발성 메모리 장치 - Google Patents

저항체를 이용한 비휘발성 메모리 장치 Download PDF

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Abstract

저항체를 이용한 비휘발성 메모리 장치가 제공된다. 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 저장되는 데이터에 따라 저항 레벨이 변하는 다수의 비휘발성 메모리 셀의 행렬을 포함하는 메모리 셀 어레이, 다수의 워드 라인으로서, 각 워드 라인은 상기 비휘발성 메모리 셀들의 행과 커플링된 다수의 워드 라인, 다수의 로컬 비트 라인으로서, 각 로컬 비트 라인은 상기 비휘발성 메모리 셀들의 열과 커플링된 다수의 로컬 비트 라인 및 다수의 글로벌 비트 라인으로서, 각 글로벌 비트 라인은 다수의 로컬 비트 라인과 선택적으로 커플링되는 다수의 글로벌 비트 라인을 포함하되, 딥파워다운 기간(deep power down period) 동안 다수의 글로벌 비트 라인은 접지 전압 레벨과 다른 레벨을 가진다.
스탠바이 전류, 딥파워다운 전류

Description

저항체를 이용한 비휘발성 메모리 장치{Nonvolatile memory device using variable resistive element}
본 발명은 저항체를 이용한 비휘발성 메모리 장치에 관한 것이다.
저항체(resistance material)를 이용한 비휘발성 메모리 장치에는 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 저항 메모리 장치(RRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 등 있다. 동적 메모리 장치(DRAM: Dynamic RAM)나 플래시 메모리 장치는 전하(charge)를 이용하여 데이터를 저장하는 반면, 저항체를 이용한 비휘발성 메모리 장치는 캘코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질의 상태 변화(PRAM), 가변 저항체의 저항 변화(RRAM), 강자성체의 자화상태에 따른 MTJ(Magnetic Tunnel Junction) 박막의 저항 변화(MRAM) 등을 이용하여 데이터를 저장한다.
여기서, 상변화 메모리 장치를 예를 들어 설명하면, 상변화 물질은 가열 후 냉각되면서 결정 상태 또는 비정질 상태로 변화되는데, 결정 상태의 상변화 물질은 저항이 낮고 비정질 상태의 상변화 물질은 저항이 높다. 따라서, 결정 상태는 셋(set) 데이터 또는 0데이터로 정의하고 비정질 상태는 리셋(reset) 데이터 또는 1데이터로 정의할 수 있다.
상변화 메모리 셀은 상변화 물질을 구비하는 가변 저항 소자와, 가변 저항 소자에 흐르는 전류를 제어하는 억세스 소자를 포함한다. 억세스 소자로는 트랜지스터, 다이오드 등을 사용할 수 있다. 트랜지스터를 억세스 소자로 사용한 상변화 메모리 셀을 트랜지스터 제어 상변화 메모리 셀(transistor-controlled PRAM cell)라고 하고, 다이오드를 억세스 소자로 사용한 상변화 메모리 셀을 다이오드 제어 상변화 메모리 셀(diode-controlled PRAM cell)이라고 한다.
본 발명이 해결하고자 하는 과제는, 딥파워다운 전류(deep power down current) 및/또는 스탠바이 전류(standby current)가 감소된 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 태양에 따른 비휘발성 메모리 장치는 저장되는 데이터에 따라 저항 레벨이 변하는 다수의 비휘발성 메모리 셀의 행렬을 포함하는 메모리 셀 어레이, 다수의 워드 라인으로서, 각 워드 라인은 상기 비휘발성 메모리 셀들의 행과 커플링된 다수의 워드 라인, 다수의 로컬 비트 라인으로서, 각 로컬 비트 라인은 상기 비휘발성 메모리 셀들의 열과 커플링된 다수의 로컬 비트 라인 및 다수의 글로벌 비트 라인으로서, 각 글로벌 비트 라인은 다수의 로컬 비트 라인과 선택적으로 커플링되는 다수의 글로벌 비트 라인을 포함하되, 딥파워다운 기간(deep power down period) 동안 다수의 글로벌 비트 라인은 접지 전압과 다른 레벨을 가진다.
상기 과제를 달성하기 위한 본 발명의 다른 태양에 따른 비휘발성 메모리 장치는 저장되는 데이터에 따라 저항 레벨이 변하는 비휘발성 메모리 셀들의 행렬을 포함하는 메모리 셀 어레이, 다수의 워드 라인으로서 각 워드 라인은 비휘발성 메모리 셀들의 행과 커플링된 다수의 워드 라인, 다수의 로컬 비트 라인으로서 각 로컬 비트 라인은 비휘발성 메모리 셀들의 열과 커플링된 다수의 로컬 비트 라인, 메모리 셀 어레이 내에 데이터를 라이트할 경우 사용되는 다수의 라이트 글로벌 비트 라인으로서 다수의 로컬 비트 라인과 선택적으로 커플링되는 다수의 라이트 글로벌 비트 라인 및 메모리 셀 어레이 내에 데이터를 리드할 경우 사용되는 다수의 리드 글로벌 비트 라인으로서 다수의 로컬 비트 라인과 선택적으로 커플링되는 다수의 리드 글로벌 비트 라인을 포함하되, 스탠바이 기간 동안 라이트 글로벌 비트 라인과 상기 리드 글로벌 비트 라인은 서로 다른 레벨을 가진다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경 우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 본 발명의 실시예들은 상변화 메모리 장치(PRAM: Phase change Random Access Memory)를 이용하여 설명할 것이다. 그러나, 본 발명은 저항성 메모리 장치(RRAM: Resistive RAM), 강유전체 메모리 장치(FRAM: Ferroelectric RAM)와 같이 저항체를 이용한 비휘발성 메모리 장치에 모두 적용될 수 있음은 본 발명이 속하는 기술의 당업자에게 자명하다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다. 도 1에서는 설명의 편의를 위하여 하나의 글로벌 비트 라인(GBL0~GBLn)에 8개의 로컬 비트 라인(LBL0~LBL8)이 커플링되어 있는 것을 예로 들었으나, 이에 한정되는 것은 아니다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치는 메모리 셀 어레이(10), 다수의 워드 라인(WL0~WLm), 다수의 로컬 비트 라인(LBL0~LBL8), 로컬 컬럼 선택부(20), 다수의 글로벌 비트 라인(GBL0~GBLn), 글로벌 디스차지부(30), 로우 디코더(40), 로컬 컬럼 디코더(50) 등을 포함한다.
메모리 셀 어레이(10)는 다수의 비휘발성 메모리 셀(MC)의 행렬을 포함한다. 비휘발성 메모리 셀들(MC)의 행(row)은 각 워드 라인(WL0~WLm)과 커플링되고, 다수의 비휘발성 메모리 셀(MC)의 열(column)은 각 로컬 비트 라인(LBL0~LBL8)과 커플링되어 있다.
여기서, 비휘발성 메모리 셀(MC)은 결정 상태 또는 비정질 상태에 따라 서로 다른 저항값을 갖는 상변화 물질을 구비하는 가변 저항 소자(RC)와, 가변 저항 소 자(RC)에 흐르는 전류를 제어하는 억세스 소자(AC)를 포함할 수 있다. 여기서, 억세스 소자(AC)는 가변 저항 소자(RC)와 직렬로 커플링된 다이오드, 트랜지스터 등일 수 있다. 도 1에서는 예시적으로 억세스 소자(AC)로서 다이오드를 도시하였으나, 이에 한정되는 것은 아니다. 이와 같이 억세스 소자(AC)로서 다이오드를 사용하는 상변화 메모리 셀을 다이오드 제어 상변화 메모리 셀(diode-controlled PRAM cell)이라고 한다. 또한, 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다. 이 중에서 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)으로 이루어진 GeSbTe를 주로 이용할 수 있다.
한편, 비휘발성 메모리 장치가 대용량화, 고집적화됨에 따라, 비휘발성 메모리 장치는 본 발명의 실시예들에 따른 비휘발성 메모리 장치와 같이 글로벌 비트 라인과 로컬 비트 라인을 이용한 계층적(hierarchical) 비트 라인 구조로 구현될 수 있다. 구체적으로, 다수의 로컬 비트 라인(LBL0~LBL8)은 로컬 컬럼 선택부(20)를 통해서 글로벌 비트 라인(GBL0~GBLn)과 선택적으로 커플링되고, 각 로컬 비트 라인(LBL0~LBL8)은 다수의 비휘발성 메모리 셀(MC)의 열과 커플링된다. 또한, 도면에는 도시하지 않았으나, 워드 라인 역시 메인 워드 라인과 서브 워드 라인을 이용한 계층적 워드 라인 구조로 구성될 수도 있다.
로컬 컬럼 선택부(20)는 로컬 컬럼 디코더(50)에 응답하여 다수의 로컬 비트 라인(LBL0~LBL8)과 각 글로벌 비트 라인(예, GBL0)을 선택적으로 커플링시키며, 메모리 셀 어레이(10)의 일측 및/또는 양측에 배치될 수 있다. 도 1에서는 설명의 편의를 위해서 메모리 셀 어레이(10)의 일측(예를 들어, 하측)에 배치된 경우를 도시하였으나, 이에 한정되는 것은 아니다. 로컬 컬럼 선택부(20)는 각 로컬 비트 라인(BL0~BLn)과 커플링된 로컬 컬럼 선택 트랜지스터들을 포함할 수 있다.
글로벌 디스차지부(30)는 메모리 셀 어레이(10)의 일측 및/또는 양측에 배치되어 글로벌 비트 라인(GBL0~GBLn)을 디스차지시킨다. 도 1에서는 설명의 편의를 위해서 메모리 셀 어레이(10)의 일측(예를 들어, 하측)에 배치된 경우를 도시하였으나, 이에 한정되는 것은 아니다. 글로벌 디스차지부(30)는 각 글로벌 비트 라인(GBL0~GBLn)과 커플링된 다수의 디스차지 트랜지스터(DCH0~DCHn)를 포함할 수 있다.
구체적으로 글로벌 디스차지부(30)는 액티브 기간 동안에 리드 동작 또는 라이트 동작에 선행되어 인에이블되며, 선택된 비휘발성 메모리 셀과 커플링된 글로벌 비트 라인(GBL0~GBLn)을 일정 레벨, 예를 들어, 접지 전압(VSS)으로 디스차지한다. 또한, 글로벌 디스차지부(30)는 하기 표 1과 같이 딥파워다운 기간(deep power down period) 및/또는 스탠바이 기간(standby period) 동안에 선택적으로 디스에이블된다.
DEEP POWER DOWN STANDBY
CASE 1 Disable Disable
CASE 2 Disable Enable
구체적으로, 글로벌 디스차지부(30)는 본 발명의 일 실시예에서는 CASE 1과 같이 딥파워다운 기간 동안에만 디스에이블될 수도 있고, 본 발명의 다른 실시예에서는 CASE 2와 같이 딥파워다운 기간 및 스탠바이 기간 동안 모두 디스에이블될 수 있다.
이에 의해, 딥파워다운 기간 및/또는 스탠바이 기간 동안 글로벌 비트 라인(GBL0~GBLn)의 레벨이 접지 전압의 레벨이 아니므로, 비휘발성 메모리 셀(MC)의 억세스 소자(AC)(즉, 다이오드)의 역방향 전류에 의한 딥파워다운 전류 및/또는 스탠바이 전류가 감소될 수 있다. 여기서 딥파워다운 전류는 딥파워다운 기간 동안 비휘발성 메모리 장치 내에서 소모되는 전류이고, 스탠바이 전류는 스탠바이 기간 동안 비휘발성 메모리 장치 내에서 소모되는 전류를 의미한다. 이에 대해서는 도 2a 내지 도 3b를 참고하여 구체적으로 후술하기로 한다.
또한 도면에는 도시하지 않았으나, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치에서는 로컬 비트 라인을 디스차지시키는 로컬 디스차지부가 메모리 셀 어레이의 일측 및/또는 양측에 배치될 수도 있다.
로우 디코더(40)는 워드 라인들(WL0~WLm)의 전압 레벨을 조절함으로써, 워드 라인들(WL0~WLm) 중에서 적어도 하나의 워드 라인(WL0~WLm)을 선택하며, 로컬 컬럼 디코더(50)는 다수의 로컬 비트 라인(LBL0~LBL8) 중에서 적어도 하나의 로컬 비트 라인(예, LBL0)을 선택한다.
도 2a 내지 도 3b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작을 설명하기 위한 예시적인 타이밍도들이다. 도 2a 내지 도 3b는 설명의 편의를 위하여 글로벌 비트 라인 GBL0의 전압 레벨만을 도시하였으나, 동일한 전압 레벨이 모든 글로벌 비트 라인(GBL0~GBLn)에 적용될 수 있음은 본 발명이 속하는 기술의 당업자에게 자명하다.
도 2a 및 도 2b는 스탠바이 기간 및 딥파워다운 기간 동안에 글로벌 디스차지부(30)가 모두 디스에이블되는 표 1의 CASE 1의 예시적인 동작을 설명하는 타이밍도들이다.
도 1 및 도 2a를 참고하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 스탠바이 기간 및 딥파워다운 기간 동안 글로벌 디스차지부(30)가 디스에이블되어 글로벌 비트 라인(GBL0~GBLn)이 플로팅될 수 있다. 그런데, 글로벌 비트 라인(GBL0~GBLn)이 플로팅된 상태라고 해도, 비휘발성 메모리 셀(MC)의 억세스 소자(AC)의 역방향 전류에 의해 시간(tf)이 지남에 따라 로컬 비트 라인(LBL0~LBL8)과 워드 라인(WL0~WLm) 또는 글로벌 비트 라인(GBL0~GBLn)과 워드 라인(WL0~WLm)이 서로 동일한 전압 레벨이 될 수 있다.
이에 의해, 스탠바이 기간 및 딥파워다운 기간 동안 비휘발성 메모리 셀(MC)의 억세스 소자(AC) 양단에 커플링된 로컬 비트 라인(LBL0~LBL8)과 워드 라인(WL0~WLm) 또는 글로벌 비트 라인(GBL0~GBLn)과 워드 라인(WL0~WLm) 사이의 전압 레벨 차이가 감소되어, 억세스 소자(AC)의 역방향 전류에 의한 스탠바이 전류 및 딥파워다운 전류가 감소될 수 있다. 즉, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 스탠바이 전류 및 딥파워다운 전류를 감소시킬수 있어, 비휘발성 메모리 장치에서 소모되는 전류를 최소화할 수 있다.
여기서, 스탠바이 기간 및/또는 딥파워다운 기간 동안의 워드 라인(WL0~WLm)의 전압 레벨은 전원 전압(VCC) 레벨 또는 전원 전압(VCC)보다 감압된 전압 레벨일 수 있다. 구체적으로, 스탠바이 기간 및/또는 딥파워다운 기간 동안의 워드 라인(WL0~WLm)의 전압 레벨은 액티브 기간 동안에 선택된 비휘발성 메모리 셀(MC)에 커플링된 워드 라인의 전압 레벨과 동일한 레벨이거나 감압된 레벨일 수 있다. 여기서 감압된 전압 레벨은 딥파워다운 기간 비휘발성 메모리 셀(MC)의 억세스 소자(AC)가 턴온되지 않는 것을 보장하는 범위 내에서, 최대한 감압된 레벨일 수 있다. 딥파워다운 기간에 비휘발성 메모리 셀(MC)의 억세스 소자(AC)가 턴온되면 가변 저항 소자(RC)에 원하지 않는 데이터가 라이트될 수도 있기 때문이다.
도 1 및 도 2b를 참고하면, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치는 도 2a의 실시예에 따른 비휘발성 메모리 장치와 달리 스탠바이 기간 및 딥파워다운 기간 동안에 글로벌 비트 라인(GBL0~GBLn)은 소정의 전압 레벨로 프리차지되고, 글로벌 디스차지부(30)는 디스에이블될 수 있다. 여기서 글로벌 비트 라인(GBL0~GBLn)이 프리차지되는 소정의 전압 레벨은 워드 라인(WL0~WLm)의 전압 레벨과 실질적으로 동일할 수 있으며, 워드 라인(WL0~WLm)의 전압 레벨은 앞에서 설명한 것과 같이 전원 전압 레벨(VCC) 또는 전원 전압 레벨보다 감압된 전압 레벨일 수 있다. 또한 전원 전압보다 감압된 전압 레벨은 스탠바이 기간 및 딥파워다운 기간 동안에 억세스 소자(AC)가 턴온되지 않는 것을 보장하는 범위 내에서 최대한 감압된 레벨일 수 있다.
구체적으로, 플로팅되는 시간(tf)보다 프리차지 되는 시간(tp)이 더 짧으므로, 도 2b의 실시예에 따른 비휘발성 메모리 장치는 도 2a의 실시예에 따른 비휘발성 메모리 장치보다 더 빨리 로컬 비트 라인(LBL0~LBL8)과 워드 라인 또는 글로벌 비트 라인(GBL0~GBLn)과 워드 라인(WL0~WLm)의 전압 레벨이 동일해질 수 있다. 이에 의해, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치는 스탠바이 전류 및 딥파워다운 전류를 보다 효과적으로 감소시킬 수 있다.
도면에서는 스탠바이 기간이 시작된 후에 글로벌 비트 라인(GBL0~GBLn)의 프리차지 동작이 시작되는 것으로 도시하였지만, 이에 한정되는 것은 아니며 스탠바이 기간이 시작되기 전에 글로벌 비트 라인(GBL0~GBLn)의 프라차지 동작이 시작될 수도 있다.
또한, 여기서 글로벌 비트 라인(GBL0~GBLn)이 스탠바이 기간 동안 소정의 전압 레벨로 프리차지되는 것은 글로벌 비트 라인(GBL0~GBLn)에 커플링된 리드 회로(미도시)의 프리차지부 또는 글로벌 비트 라인(GBL0~GBLn)에 커플링된 별도의 프리차지부(미도시)에 의할 수 있다.
도 3a 및 도 3b는 스탠바이 기간 동안만 글로벌 디스차지부가 디스에이블되는 표 1의 CASE 2의 예시적인 동작을 설명하는 타이밍도들이다.
도 1 및 도 3a를 참고하면, 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치는 딥파워다운 기간 동안 글로벌 디스차지부(30)가 디스에이블되어 글로벌 비트 라인(GBL0~GBLn)이 플로팅될 수 있다. 즉, 비휘발성 메모리 셀(MC)의 억세스 소자(AC)의 역방향 전류에 의해 시간이 지남에 따라 로컬 비트 라인(LBL0~LBL8)과 워드 라인(WL0~WLm) 또는 글로벌 비트 라인(GBL0~GBLn)과 워드 라인(WL0~WLm)이 서로 동일한 전압 레벨이 될 수 있다.
이에 의해, 딥파워다운 기간 동안 비휘발성 메모리 셀(MC)의 억세스 소자(AC) 양단에 커플링된 로컬 비트 라인(LBL0~LBL8)과 워드 라인(WL0~WLm) 또는 글로벌 비트 라인(GBL0~GBLn)과 워드 라인(WL0~WLm) 사이의 전압 레벨 차이가 감소되어, 억세스 소자(AC)의 역방향 전류에 의한 딥파워다운 전류가 감소될 수 있다. 따라서, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치는 액티브 기간 이외에 비휘발성 메모리에서의 전류 소모를 효과적으로 감소시킬 수 있다.
또한 도 3a의 실시예는 도 2a의 실시예와 달리, 스탠바이 기간 동안 글로벌 비트 라인(GBL0~GBLn)이 디스차지되어 있으므로, 스탠바이 상태에서 액티브 상태로 전환되더라도 지연 없이 리드 동작으로 진입할 수 있다. 구체적으로 도 2a의 실시예에서는 스탠바이 상태에서 액티브 상태로 전환될 때, 글로벌 비트 라인(GBL0~GBLn)을 디스차지하는 시간(td)에 의해 리드 동작으로의 진입이 지연될 수 있는 것과 달리, 도 3a의 실시예에서는 스탠바이 기간 동안 글로벌 비트 라인(GBL0~GBLn)이 디스차지되어 있으므로 지연없이 리드 동작으로 진입할 수 있다.
도 1 및 도 3b를 참고하면, 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치는 도 3a의 실시예와 달리 딥파워다운 기간 동안에 글로벌 비트 라인(GBL0~GBLn)은 소정의 전압 레벨로 프리차지되고, 글로벌 디스차지부(30)는 디스에이블될 수 있다. 여기서 글로벌 비트 라인(GBL0~GBLn)이 프리차지되는 소정의 전압 레벨은 앞에서 설명한 것과 같이 워드 라인(WL0~WLm)의 전압 레벨과 실질적으로 동일할 수 있다.
이에 의해, 도 3a의 실시예에 따른 메모리 장치는 도 3a의 실시예에 따른 메모리 장치보다 더 빨리 글로벌 비트 라인(GBL0~GBLn)과 워드 라인(WL0~WLm)이 서로 동일한 전압 레벨이 될 수 있으므로, 보다 효과적으로 딥파워다운 전류가 감소될 수 있다. 또한, 도 3b의 실시예에 따른 메모리 장치는 도 2b의 실시예에 따른 메모리 장치와 달리, 스탠바이 기간 동안 글로벌 비트 라인(GBL0~GBLn)이 디스차지되어 있으므로, 스탠바이 상태에서 액티브 상태로 전환되더라도 지연 없이 리드 동작으로 진입할 수 있다.
도면에서는 딥파워다운 기간이 시작된 후에 글로벌 비트 라인(GBL0~GBLn)의 프리차지 동작이 시작되는 것으로 도시하였지만, 이에 한정되는 것은 아니며 딥파워다운 기간이 시작되기 전에 글로벌 비트 라인(GBL0~GBLn)의 프리차지 동작이 시작될 수도 있다.
여기서 글로벌 비트 라인(GBL0~GBLn)이 딥파워다운 기간 동안 소정의 전압 레벨로 프리차지되는 것은 글로벌 비트 라인(GBL0~GBLn)에 커플링된 리드 회로(미도시)의 프리차지부 또는 글로벌 비트 라인(GBL0~GBLn)에 커플링된 별도의 프리차지부(미도시)에 의할 수 있다.
도 4는 본 발명의 몇몇 다른 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 4를 참고하면, 본 발명의 다른 실시예들에 따른 비휘발성 메모리 장치는 메모리 셀 어레이(10) 내에 데이터를 라이트할 경우 사용되는 라이트 글로벌 비트 라인(WGBL0~WGBLn)과, 메모리 셀 어레이(10)로부터 데이터를 리드할 경우 사용되는 리드 글로벌 비트 라인(RGBL0~RGBLn)을 포함할 수 있다. 이와 같이 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 리드 글로벌 비트 라인(RGBL0~RGBLn)을 포함할 경우, 라이트 동작 중에 리드 동작을 용이하게 수행할 수도 있다(즉, read while write 기능 가능).
라이트 글로벌 비트 라인(WGBL0~WGBLn) 및 리드 글로벌 비트 라인(RGBL0~RGBLn)은 로컬 컬럼 선택부(21)를 통해서, 다수의 로컬 비트 라인(LBL0~LBL8)과 선택적으로 커플링되며, 각 로컬 비트 라인(LBL0~LBL8)은 다수의 비휘발성 메모리 셀(MC)의 열과 커플링된다. 여기서, 로컬 컬럼 선택부(21)는 각 로컬 비트 라인(LBL0~LBL8)과 라이트 글로벌 비트 라인(WGBL0~WGBLn) 사이에 커플링된 다수의 라이트 선택 트랜지스터(WSEL0~WSEL8) 및 각 로컬 비트 라인(LBL0~LBL8)과 리드 글로벌 비트 라인(RGBL0~RGBLn) 사이에 커플링된 다수의 리드 선택 트랜지스터(RSEL0~RSEL8)를 포함할 수 있다.
글로벌 디스차지부(31)는 메모리 셀 어레이(10)의 일측 및/또는 양측에 배치되어 라이트 글로벌 비트 라인(WGBL0~WGBLn) 및/또는 리드 글로벌 비트 라인(RGBL0~RGBLn)을 디스차지시키며, 라이트 글로벌 디스차지부(31a) 및 리드 글로벌 디스차지부(31b)를 포함한다. 도 4에서는 설명의 편의를 위해서 메모리 셀 어레이(10)의 일측(예를 들어, 하측)에 배치된 경우를 도시하였으나, 이에 한정되는 것은 아니다.
라이트 글로벌 디스차지부(31a)는 액티브 기간 동안에 라이트 동작에 선행되어 인에이블되며, 선택된 비휘발성 메모리 셀(MC)과 커플링된 라이트 글로벌 비트 라인(WGBL0~WGBLn)을 일정 레벨, 예를 들어, 접지 전압(VSS)으로 디스차지한다. 또한 라이트 글로벌 디스차지부(31a)는 하기 표 2와 같이 딥파워다운 기간 및/또는 스탠바이 기간 동안에 선택적으로 디스에이블된다.
유사하게 리드 글로벌 디스차지부(31b)는 액티브 기간 동안에 리드 동작에 선행되어 인에이블되며, 선택된 비휘발성 메모리 셀(MC)과 커플링된 리드 글로벌 비트 라인(RGBL0~RGBLn)을 일정 레벨, 예를 들어, 접지 전압(VSS)으로 디스차지한다. 또한 리드 글로벌 디스차지부(31b)는 하기 표 2와 같이 딥파워다운 기간 및/또는 스탠바이 기간 동안에 선택적으로 디스에이블된다.
DEEP POWER DOWN STANDBY
CASE 1 WDCH0~ WDCHn Disable Disable
RDCH0~ RDCHn Disable Disable
CASE 2 WDCH0~ WDCHn Disable Enable
RDCH0~ RDCHn Disable Enable
CASE 3 WDCH0~ WDCHn Disable Disable
RDCH0~ RDCHn Disable Enable
CASE 4 WDCH0~ WDCHn Disable Enable
RDCH0~ RDCHn Disable Disable
구체적으로, 라이트 글로벌 디스차지부(31a) 및 리드 글로벌 디스차지부(31b)는 딥파워다운 기간 동안에 모두 디스에이블될 수 있다. 반면에 본 발명의 다양한 실시예들에서, 라이트 글로벌 디스차지부(31a)와 리드 글로벌 디스차지부(31b)는 스탠바이 기간 동안에 선택적으로 디스에이블되거나 인에이블될 수 있다.
예를 들어, 스탠바이 기간 동안 라이트 글로벌 디스차지부(31a)와 리드 글로벌 디스차지부(31b)는 CASE 1과 같이 모두 디스에이블되거나 CASE 2와 같이 모두 인에이블될 수 있다. 또한 스탠바이 기간 동안에 CASE 3과 같이 라이트 글로벌 디스차지부(31a)만 디스에이블되고 리드 글로벌 디스차지부(31b)는 인에이블되거나, CASE 4와 같이 리드 글로벌 디스차지부(31b)만 디스에이블되고 라이트 글로벌 디스차지부(31a)는 인에이블될 수도 있다.
이하에서 도 5 내지 도 8을 참고하여, CASE 1 내지 CASE 4 각각의 예시적인 동작에 대하여 구체적으로 설명한다.
도 5는 스탠바이 기간 및 딥파워다운 기간 동안에 라이트 글로벌 디스차지부(31a)와 리드 글로벌 디스차지부(31b) 모두 디스에이블되는 표 2의 CASE 1의 예시적인 동작을 설명하는 타이밍도이다.
도 4 및 도 5를 참고하면, 도 5의 실시예에 따른 비휘발성 메모리 장치는 글로벌 비트 라인(도 1의 GBL0~GBLn)이 라이트 글로벌 비트 라인(WGBL0~WGBLn) 및 리드 글로벌 비트 라인(RGBL0~RGBLn)을 포함하는 것을 제외하고는 도 2a의 실시예에 따른 비휘발성 메모리 장치와 실질적으로 동일하게 동작할 수 있다.
구체적으로, 도 5의 실시예에 따른 비휘발성 메모리 장치는 스탠바이 기간 및 딥파워다운 기간 동안 라이트 글로벌 디스차지부(31a) 및 리드 글로벌 디스차지부(31b)가 디스에이블되어, 라이트 글로벌 비트 라인(WGBL0~WGBLn) 및 리드 글로벌 비트 라인(RGBL0~RGBLn)이 모두 플로팅될 수 있다. 즉, 비휘발성 메모리 셀(MC)의 억세스 소자(AC)의 역방향 전류에 의해 시간이 지남에 따라 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 리드 글로벌 비트 라인(RGBL0~RGBLn)이 모두 워드 라인(WL0~WLm)과 서로 동일한 전압 레벨이 될 수 있다.
이에 의해, 스탠바이 기간 및 딥파워다운 기간 동안 비휘발성 메모리 셀(MC)의 억세스 소자(AC) 양단에 커플링된 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 워드 라인(WL0~WLm) 또는 리드 글로벌 비트 라인(RGBL0~RGBLn)과 워드 라인(WL0~WLm) 사이의 전압 레벨 차이가 감소되어, 억세스 소자(AC)의 역방향 전류에 의한 스탠바이 전류 및 딥파워다운 전류가 감소될 수 있다.
도 6은 딥파워다운 기간 동안에는 라이트 글로벌 디스차지부(31a)와 리드 글로벌 디스차지부(31b) 모두 디스에이블되고, 스탠바이 기간 동안에는 라이트 글로벌 디스차지부(31a)와 리드 글로벌 디스차지부(31b)가 모두 인에이블되는 표 2의 CASE 2의 예시적인 동작을 설명하는 타이밍도이다.
도 4 및 도 6을 참고하면, 도 6의 실시예에 따른 비휘발성 메모리 장치는 글로벌 비트 라인(GBL0~GBLn)이 라이트 글로벌 비트 라인(WGBL0~WGBLn) 및 리드 글로벌 비트 라인(RGBL0~RGBLn)을 포함하는 것을 제외하고는 도 3a의 실시예에 따른 비휘발성 메모리 장치와 실질적으로 동일하게 동작할 수 있다.
구체적으로, 도 6의 실시예에 따른 비휘발성 메모리 장치는 딥파워다운 기간 동안 라이트 글로벌 디스차지부(31a) 및 리드 글로벌 디스차지부(31b)가 디스에이블되어, 라이트 글로벌 비트 라인(WGBL0~WGBLn) 및 리드 글로벌 비트 라인(RGBL0~RGBLn)이 모두 플로팅될 수 있다. 즉, 비휘발성 메모리 셀(MC)의 억세스 소자(AC)의 역방향 전류에 의해 시간이 지남에 따라 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 리드 글로벌 비트 라인(RGBL0~RGBLn)이 모두 워드 라인(WL0~WLm)과 서로 동일한 전압 레벨이 될 수 있다.
이에 의해, 딥파워다운 기간 동안 비휘발성 메모리 셀(MC)의 억세스 소자(AC) 양단에 커플링된 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 워드 라인(WL0~WLm) 또는 리드 글로벌 비트 라인(RGBL0~RGBLn)과 워드 라인(WL0~WLm) 사이의 전압 레벨 차이가 감소되어, 억세스 소자(AC)의 역방향 전류에 의한 딥파워다운 전류가 감소될 수 있다. 또한, 도 6의 실시예는 도 5의 실시예와 달리, 스탠바이 기간 동안 라이트 글로벌 비트 라인(WGBL0~WGBLn) 및 리드 글로벌 비트 라인(RGBL0~RGBLn)이 모두 디스차지되어 있으므로, 스탠바이 상태에서 액티브 상태로 전환되더라도 지연 없이 리드 동작으로 진입할 수 있다.
도 7은 딥파워다운 기간 동안에는 라이트 글로벌 디스차지부(31a)와 리드 글로벌 디스차지부(31b) 모두 디스에이블되고, 스탠바이 기간 동안에는 라이트 글로벌 디스차지부(31a)만 디스에이블되는 표 2의 CASE 3의 예시적인 동작을 설명하는 타이밍도이다.
도 4 및 도 7을 참고하면, 도 7의 실시예에 따른 비휘발성 메모리 장치는 도 5의 실시예에 따른 비휘발성 메모리 장치와 달리 스탠바이 기간 동안에 라이트 글로벌 디스차지부(31a)만 디스에이블된다는 차이점이 있다.
구체적으로, 도 7의 실시예에 따른 비휘발성 메모리 장치의 라이트 글로벌 디스차지부(31a)는 스탠바이 기간 및 딥파워다운 기간 동안에 모두 디스에이블되어 라이트 글로벌 비트 라인(WGBL0~WGBLn)이 플로팅될 수 있다. 즉, 스탠바이 기간 및 딥파워다운 기간 동안에 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 워드 라인(WL0~WLm)이 서로 동일한 전압 레벨이 될 수 있다.
반면에 리드 글로벌 디스차지부(31b)는 딥파워다운 기간 동안에만 디스에이블되어 리드 글로벌 비트 라인(RGBL0~RGBLn)이 플로팅되어, 리드 글로벌 비트 라인(RGBL0~RGBLn)과 워드 라인(WL0~WLm)이 서로 동일한 전압 레벨이 될 수 있다. 그리고, 리드 글로벌 디스차지부(31b)는 스탠바이 기간 동안에는 인에이블되어, 리드 글로벌 비트 라인(RGBL0~RGBLn)은 디스차지될 수 있다.
이에 의해, 도 7의 실시예에 따른 비휘발성 메모리 장치는 스탠바이 상태에서 액티브 상태로 전환되더라도 지연 없이 리드 동작으로 진입할 수 있으면서도, 도 6의 실시예에 따른 비휘발성 메모리 장치에 비해 스탠바이 기간 및 딥파워다운 기간 동안 스탠바이 전류 및 딥파워다운 전류가 더 감소될 수 있다.
구체적으로, 도 7의 실시예에 따른 비휘발성 메모리 장치는 스탠바이 기간 동안에는 리드 글로벌 비트 라인(RGBL0~RGBLn)이 디스차지되어 있으므로, 스탠바이 상태에서 액티브 상태로 전환되더라도 지연 없이 리드 동작으로 진입할 수 있다. 또한 스탠바이 기간 동안 라이트 글로벌 디스차지부(31a)는 디스에이블되어 비휘발성 메모리 셀(MC)의 억세스 소자(AC) 양단에 커플링된 스탠바이 기간 및 딥파워다운 기간 동안 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 워드 라인(WL0~WLm) 사이의 전압 레벨 차이가 감소되므로, 라이트 글로벌 비트 라인(WGBL0~WGBLn)을 통하여 억세스 소자(AC)의 역방향 전류에 의한 스탠바이 전류가 소모되는 것을 감소시킬 수 있다.
도 8은 딥파워다운 기간 동안에 라이트 글로벌 디스차지부(31a)와 리드 글로벌 디스차지부(31b) 모두 디스에이블되고, 스탠바이 기간 동안에는 리드 글로벌 디스차지부(31b)만 디스에이블되는 표 2의 CASE 4의 예시적인 동작을 설명하는 타이밍도이다.
도 4 및 도 8을 참고하면, 도 8의 실시예에 따른 비휘발성 메모리 장치는 도 5의 실시예에 따른 비휘발성 메모리 장치와 달리 스탠바이 기간 동안 리드 글로벌 디스차지부(31b)만 디스에이블된다는 차이점이 있다.
구체적으로, 도 8의 실시예에 따른 비휘발성 메모리 장치의 리드 글로벌 디스차지부(31b)는 스탠바이 기간 및 딥파워다운 기간 동안에 모두 디스에이블되어 라이트 글로벌 비트 라인(WGBL0~WGBLn)이 플로팅될 수 있다. 즉, 스탠바이 기간 및 딥파워다운 기간 동안 리드 글로벌 비트 라인(RGBL0~RGBLn)과 워드 라인(WL0~WLm)이 서로 동일한 전압 레벨이 될 수 있다.
반면에 라이트 글로벌 디스차지부(31a)는 딥파워다운 기간 동안에만 디스에이블되어 라이트 글로벌 비트 라인(WGBL0~WGBLn)이 플로팅되어, 라이트 글로벌 비트 라인(WGBL0~WGBLn)과 워드 라인(WL0~WLm)이 서로 동일한 전압 레벨이 될 수 있다. 그리고, 라이트 글로벌 디스차지부(31a)는 스탠바이 기간 동안에는 인에이블되어, 라이트 글로벌 비트 라인(WGBL0~WGBLn)은 디스차지될 수 있다.
또한 도 5 내지 도 8에서는 라이트 글로벌 디스차지부 및/또는 리드 글로벌 디스차지부가 디스에이블된 경우, 라이트 글로벌 비트 라인 및/또는 리드 글로벌 비트 라인이 플로팅되어 시간이 지남에 따라 워드 라인의 전압 레벨과 실질적으로 동일한 레벨이 되는 것으로 도시하였지만 이에 한정하는 것은 아니다. 구체적으로, 본 발명의 또 다른 실시예에서는 라이트 글로벌 디스차지부 및/또는 리드 글로벌 디스차지부가 디스에이블된 경우, 도 2b 또는 도 3b의 실시예와 같이 라이트 글로벌 비트 라인 및/또는 리드 글로벌 비트 라인이 소정의 전압 레벨로 프리차지되어 있을 수도 있다. 여기서 라이트 글로벌 비트 라인 및/또는 리드 글로벌 비트 라인이 프리차지되는 소정의 전압 레벨은 워드 라인의 전압 레벨과 실질적으로 동일할 수 있다.
도 9는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 휴대용 미디어 시스템(portable media system)를 설명하기 위한 개략 블록도이다. 본 발명의 일 실시예에서는 휴대용 미디어 시스템으로 휴대 전화기를 예로 들었으나, 이에 제한되지 않는다. 즉, 양방향 라디오 커뮤니케이션 시스템(two-way communication system), 일방향 페이저(one way pager), 양방향 페이저(two-way pager), 개인용 커뮤니케이션 시스템(personal communication system), 휴대용 컴퓨터(portable computer), 개인 정보 관리기(PDA; Personal Data Assistance), MP3(MPEG audio layer-3) 플레이어, 디지털 카메라(digital camera) 등의 다른 시스템에도 적용될 수 있음은 자명하다.
도 9를 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 휴대용 미디어 시스템(100)은 컨트롤러(controller; 110), 메모리부(120), 입출력 장치(I/O device; 130), 트랜시버(transceiver; 140) 등을 포함한다.
컨트롤러(110)는 예를 들어, 마이크로프로세서(microprocessors), 디지털 시그널 프로세서(digital signal processors), 마이크로컨트롤러(microcontrollers) 등이 될 수 있다.
메모리부(120)는 휴대용 미디어 시스템(100)에 전달되거나, 외부로 전달하기 위한 메시지(message)를 저장한다. 즉, 메모리부(120)는 휴대용 미디어 시스템(100)이 동작하는 동안 컨트롤러(110)에 의해 수행되는 명령을 저장하거나, 데이터를 저장하는 역할을 한다. 메모리부(120)는 하나 이상의 서로 다른 종류의 메모리로 구성된다. 예를 들어, 메모리부(120)는 휘발성 메모리 장치, 플래시 메모리 장치 및/또는 상변화 메모리 장치와 같은 비휘발성 메모리 장치를 사용할 수 있다. 여기서, 상변화 메모리 장치는 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용될 수 있다.
특히, 휴대용 미디어 시스템(100)는 사용되는 전류의 소모를 최소화하는 것이 중요 과제이다. 본 발명의 실시예들에서와 같이, 딥파워다운 기간 및/또는 스탠바이 기간에 글로벌 비트 라인(GBL0~GBLn)의 글로벌 디스차지부(30)를 디스에이블시킴으로써, 딥파워다운 전류 및/또는 스탠바이 전류의 소모를 줄일 수 있다.
입출력 장치(130)는 사용자의 조작에 의해 메시지가 생성한다. 입출력 장치(130)는 키패드(keypad), 모니터 등을 포함할 수 있다.
휴대용 미디어 시스템(100)은 안테나(미도시)와 연결된 트랜시버(140)를 통해서 무선 통신 방법으로 메시지를 전달하거나, 전달받을 수 있다. 여기서, 휴대용 미디어 시스템(100)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Digital Cellular), TDMA(Time Division Multiple Access), ETDMA(Extended TDMA), 3세대 WCDMA(Wideband CDMA), CDMA-2000 등의 프로토콜(protocol)을 이용하여 메시지를 전달하거나, 전달받을 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 제1 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 2a 내지 도 3b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작을 설명하기 위한 예시적인 타이밍도들이다.
도 4는 본 발명의 다른 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 5 내지 도 8은 본 발명의 다른 실시예들에 따른 비휘발성 메모리 장치의 동작을 설명하기 위한 예서적인 타이밍도들이다.
도 9는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 휴대용 미디어 시스템(portable media system)를 설명하기 위한 개략 블록도이다.
(도면의 주요부분에 대한 부호의 설명)
10: 메모리 셀 어레이 20, 21: 컬럼 선택 블록
30, 31: 글로벌 디스차지부
31a: 라이트 글로벌 디스차지부
31b: 리드 글로벌 디스차지부 40: 로우 디코더
50: 로컬 컬럼 디코더

Claims (18)

  1. 저장되는 데이터에 따라 저항 레벨이 변하는 다수의 비휘발성 메모리 셀의 행렬을 포함하는 메모리 셀 어레이;
    다수의 워드 라인으로서, 상기 각 워드 라인은 상기 비휘발성 메모리 셀들의 행과 커플링된 다수의 워드 라인;
    다수의 로컬 비트 라인으로서, 상기 각 로컬 비트 라인은 상기 비휘발성 메모리 셀들의 열과 커플링된 다수의 로컬 비트 라인; 및
    다수의 글로벌 비트 라인으로서, 상기 각 글로벌 비트 라인은 상기 다수의 로컬 비트 라인과 선택적으로 커플링되는 다수의 글로벌 비트 라인을 포함하되,
    딥파워다운 기간(deep power down period) 동안 상기 다수의 글로벌 비트 라인은 접지 전압과 다른 레벨을 가지는 비휘발성 메모리 장치.
  2. 제 1항에 있어서,
    상기 글로벌 비트 라인을 디스차지하는 글로벌 디스차지부를 포함하며,
    상기 딥파워다운 기간 동안, 상기 글로벌 디스차지부는 디스에이블되는 비휘발성 메모리 장치.
  3. 제 2항에 있어서,
    스탠바이 기간(standby period) 동안, 상기 디스차지부는 인에이블되는 비휘 발성 메모리 장치.
  4. 제 1항에 있어서,
    상기 딥파워다운 기간 동안, 상기 글로벌 비트 라인은 플로팅되는(floated) 비휘발성 메모리 장치.
  5. 제 1항에 있어서,
    상기 딥파워다운 기간 동안, 상기 글로벌 비트 라인은 상기 워드 라인의 레벨과 동일한 전압 레벨로 프리차지되는 비휘발성 메모리 장치.
  6. 제 6항에 있어서,
    상기 글로벌 비트 라인은
    상기 메모리 셀 어레이 내에 데이터를 라이트할 경우 사용되는 라이트 글로벌 비트 라인과,
    상기 메모리 셀 어레이로부터 데이터를 리드할 경우 사용되는 리드 글로벌 비트 라인을 포함하는 비휘발성 메모리 장치.
  7. 제 6항에 있어서,
    상기 라이트 글로벌 비트 라인을 디스차지하는 라이트 글로벌 디스차지부와 상기 리드 글로벌 비트 라인을 디스차지하는 리드 글로벌 디스차지부를 포함하고,
    상기 딥파워다운 기간 동안, 상기 라이트 글로벌 디스차지부 및 상기 리드 글로벌 디스차지부는 디스에이블되는 비휘발성 메모리 장치.
  8. 제 6항에 있어서,
    상기 딥파워다운 기간 동안, 상기 라이트 글로벌 비트 라인 및 상기 리드 글로벌 비트 라인은 플로팅되는 비휘발성 메모리 장치.
  9. 제 6항에 있어서,
    스탠바이 기간 동안, 상기 리드 글로벌 비트 라인과 상기 라이트 글로벌 비트 라인은 서로 다른 레벨을 가지며,
    상기 리드 글로벌 비트 라인은 접지 전압 레벨을 가지는 비휘발성 메모리 장치.
  10. 제 9항에 있어서,
    상기 라이트 글로벌 비트 라인은 플로팅되는 비휘발성 메모리 장치.
  11. 제 1항에 있어서,
    상기 비휘발성 메모리 셀은 다이오드 제어 상변화 메모리 셀(diode-controlled PRAM cell)인 비휘발성 메모리 장치.
  12. 저장되는 데이터에 따라 저항 레벨이 변하는 비휘발성 메모리 셀들의 행렬을 포함하는 메모리 셀 어레이;
    다수의 워드 라인으로서, 상기 각 워드 라인은 상기 비휘발성 메모리 셀들의 행과 커플링된 다수의 워드 라인;
    다수의 로컬 비트 라인으로서, 상기 각 로컬 비트 라인은 상기 비휘발성 메모리 셀들의 열과 커플링된 다수의 로컬 비트 라인;
    상기 메모리 셀 어레이 내에 데이터를 라이트할 경우 사용되는 다수의 라이트 글로벌 비트 라인으로서, 상기 다수의 로컬 비트 라인과 선택적으로 커플링되는 다수의 라이트 글로벌 비트 라인; 및
    상기 메모리 셀 어레이 내에 데이터를 리드할 경우 사용되는 다수의 리드 글로벌 비트 라인으로서, 상기 다수의 로컬 비트 라인과 선택적으로 커플링되는 다수의 리드 글로벌 비트 라인을 포함하되,
    스탠바이 기간 동안, 상기 라이트 글로벌 비트 라인과 상기 리드 글로벌 비트 라인은 서로 다른 레벨을 가지는 비휘발성 메모리 장치.
  13. 제 12항에 있어서,
    상기 스탠바이 기간 동안, 상기 라이트 글로벌 비트 라인은 플로팅되며, 상기 리드 글로벌 비트 라인은 디스차지되는 비휘발성 메모리 장치.
  14. 제 12항에 있어서,
    상기 스탠바이 기간 동안, 상기 라이트 글로브 비트 라인은 상기 워드 라인과 동일한 전압 레벨로 프리차지되며, 상기 리드 글로벌 비트 라인은 디스차지되는 비휘발성 메모리 장치.
  15. 제 12항에 있어서,
    상기 라이트 글로벌 비트 라인을 디스차지하는 라이트 글로벌 디스차지부와 상기 리드 글로벌 비트 라인을 디스차지하는 리드 글로벌 디스차지부를 포함하고,
    상기 스탠바이 기간 동안 상기 라이트 글로벌 디스차지부는 인에이블되고, 상기 리드 글로벌 디스차지부는 디스에이블되는 비휘발성 메모리 장치.
  16. 제 12항에 있어서,
    딥파워다운 기간 동안, 상기 라이트 글로벌 비트 라인과 상기 리드 글로벌 라이트 라인은 서로 동일한 레벨을 가지는 비휘발성 메모리 장치.
  17. 제 16항에 있어서,
    상기 딥파워다운 기간 동안, 상기 라이트 글로벌 비트 라인 및 상기 리드 글로벌 비트 라인은 플로팅되는 비휘발성 메모리 장치.
  18. 제 12항에 있어서,
    상기 비휘발성 메모리 셀은 다이오드 제어 상변화 메모리 셀인 비휘발성 메 모리 장치.
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