CN110827895A - 电阻式存储器装置 - Google Patents

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Abstract

一种电阻式存储器装置包括：存储器单元阵列，其包括连接在第一信号线和第二信号线之间的存储器单元；控制电路，其被构造为产生用于控制对存储器单元执行的数据写操作的写控制信号和用于控制对存储在存储器单元中的数据进行读取的数据读操作的读控制信号；写电路，其被构造为供应写电流以支持数据写操作；读电路，其被构造为供应读电流以支持数据读操作；列解码器电路，其被构造为基于写控制信号将写电路电连接至第一信号线；以及行解码器电路，其被构造为基于读控制信号将读电路电连接至第二信号线。

Description

电阻式存储器装置
相关申请的交叉引用
本申请要求于2018年8月8日在韩国知识产权局提交的韩国专利申请No.10-2018-0092667的权益，该申请的公开以引用方式全文并入本文中。
技术领域
本发明构思涉及电阻式存储器装置，并且更具体地说，涉及写电流和读电流在不同的方向上施加的电阻式存储器装置。
背景技术
由于存储器装置需要更大的存储容量和更低的功耗，正在研究下一代非易失性且不需要刷新操作的存储器装置。下一代存储器装置可具有动态随机存取存储器(DRAM)的高度集成、闪速存储器的非易失性和静态随机存取存储器(SRAM)的高速性。目前引起人们广泛关注并满足上述要求的一些下一代存储器装置包括相变随机存取存储器(PRAM)、纳米浮栅存储器(NFGM)、聚合物随机存取存储器(PoRAM)、磁随机存取存储器(MRAM)、铁电随机存取存储器(FeRAM)和电阻随机存取存储器(ReRAM)。
发明内容
本发明构思的一些示例实施例提供了电阻式存储器装置，其被构造为减小由当读取数据时发生的尖峰电流导致的劣化。
根据本发明构思的一些示例实施例，一种电阻式存储器装置可包括多条第一信号线和多条第二信号线。所述多条第二信号线中的各第二信号线可与所述多条第一信号线中的各第一信号线交叉。电阻式存储器装置可包括存储器单元阵列，其包括多个存储器单元。所述多个存储器单元中的各个存储器单元可在第一端连接至所述多条第一信号线中的一条第一信号线，并且可在第二端连接至所述多条第二信号线中的一条第二信号线。电阻式存储器装置可包括写电路，其被构造为通过所述多条第一信号线中的至少一条第一信号线将写电流供应至所述多个存储器单元中的至少一个存储器单元，写电流与将数据写入所述至少一个存储器单元中相关联。电阻式存储器装置可包括读电路，其被构造为通过所述多条第二信号线中的至少一条第二信号线将读电流供应至所述多个存储器单元中的所述至少一个存储器单元，读电流与读取存储在所述至少一个存储器单元中的数据相关联。
根据本发明构思的一些示例实施例，一种电阻式存储器装置可包括在第一方向上彼此间隔开的多条第一信号线，所述多条第一信号线各自在垂直于第一方向的第二方向上延伸。电阻式存储器装置可包括在第二方向上彼此间隔开的多条第二信号线，所述多条第二信号线各自在第一方向上延伸，所述多条第二信号线在第三方向上与所述多条第一信号线间隔开，第三方向垂直于第一方向和第二方向二者。电阻式存储器装置可包括存储器单元阵列，其包括多个存储器单元。所述多个存储器单元中的各个存储器单元可在第一端连接至所述多条第一信号线中的一条第一信号线，并且可在第二端连接至所述多条第二信号线中的一条第二信号线。电阻式存储器装置可包括写电路，其被构造为将写电流供应至所述多个存储器单元中的至少一个存储器单元，以使得写电流经所述至少一个存储器单元从所述多条第一信号线中的对应的第一信号线流至所述多条第二信号线中的对应的第二信号线，写电流与将数据写入所述至少一个存储器单元中相关联。电阻式存储器装置可包括读电路，其被构造为将读电流供应至所述至少一个存储器单元，以使得读电流从对应的第二信号线经所述至少一个存储器单元流至对应的第一信号线，读电流与读取存储在所述至少一个存储器单元中的数据相关联。
根据本发明构思的一些示例实施例，一种电阻式存储器装置可包括存储器单元阵列，其包括连接在第一信号线与第二信号线之间的存储器单元。电阻式存储器装置可包括控制电路，其被构造为产生用于控制对存储器单元执行的数据写操作的写控制信号和用于控制对存储在存储器单元中的数据进行读取的数据读操作的读控制信号。电阻式存储器装置可包括：写电路，其被构造为供应写电流，以支持数据写操作；读电路，其被构造为供应读电流，以支持数据读操作；列解码器电路，其被构造为基于写控制信号将写电路电连接至第一信号线；以及行解码器电路，其被构造为基于读控制信号将读电路电连接至第二信号线。
附图说明
将从下面结合附图的详细描述中更清楚地理解本发明构思的示例实施例，其中：
图1是示出根据一些示例实施例的存储器系统的框图；
图2是根据一些示例实施例的存储器装置的框图；
图3是示出存储器单元阵列的构造的框图；
图4是示出根据一些示例实施例的图3所示的片区的电路图；
图5A至图5C是分别示出图4的存储器单元的示例实施例的电路图；
图6A是示出根据一些示例实施例的行解码器和读电路中的每一个的构造的电路图；
图6B是示出根据一些示例实施例的列解码器和写电路中的每一个的构造的电路图；
图7A是示出根据一些示例实施例的当执行数据写操作时列的运动的图；
图7B是示出根据一些示例实施例的当执行数据读操作时列的运动的图；
图8A是示出根据一些示例实施例的选择元件的电压电流对数曲线的曲线图；
图8B是示出根据一些示例实施例和比较例中的每一个的尖峰电流的曲线图；
图8C是示出根据一些示例实施例和比较例中的每一个的存储器单元的电阻值分布的曲线图；
图9是示出根据一些示例实施例的片区的实施示例的电路图；
图10是根据一些示例实施例的用于描述当执行写操作和读操作时施加的电流的方向的图；
图11是根据一些示例实施例的用于描述当执行写操作和读操作时施加的电流的方向的图；
图12是根据一些示例实施例的施加至存储器单元的写电流的时序图；以及
图13是示出包括根据一些示例实施例的存储器系统的计算系统的框图。
具体实施方式
下文中，将参照附图详细描述示例实施例。
图1是示出根据一些示例实施例的存储器系统1的框图。
参照图1，存储器系统1可包括存储器控制器10和存储器装置100。存储器控制器10可由一个或多个电路实例实现，包括处理电路实例(例如，处理器装置)。存储器装置100可包括存储器单元阵列110、控制逻辑120、写电路150和读电路160。在一些示例实施例中，存储器装置100还可包括根据控制逻辑120的控制对存储器单元阵列110执行写操作和读操作的多个电路。存储器单元阵列110可包括多个电阻式存储器单元。因此，存储器装置100可被称作电阻式存储器装置，并且存储器系统1可被称作电阻式存储器系统。如上所述，应该理解，控制逻辑120可为包括处理器的存储器装置100的控制电路的实例、处理电路的实例、它们的一些组合等。
参照图1和另外参照图2，存储器装置100可包括内部数据总线，并且例如如图2所示，存储器装置100的元件中的一个或多个可经存储器装置100的内部数据总线以通信方式彼此耦接。
响应于来自主机HOST的写/读请求，存储器控制器10可控制存储器装置100以将数据写入存储器装置100中，或者读取存储在存储器装置100中的数据。详细地说，存储器控制器10可将地址ADDR、命令CMD和控制信号CTRL提供至存储器装置100以控制对存储器装置100的编程(例如，写)操作、读操作和擦除操作。在一些示例实施例中，将被写入的数据DT和读取的数据DT可在存储器控制器10与存储器装置100之间发送和接收。例如，当包括在存储器单元阵列110中的多个存储器单元(未示出)按照多行多列排列时，地址ADDR可包括行地址和列地址。
虽然未示出，但是存储器控制器10还可包括随机存取存储器(RAM)、处理器、主机接口和存储器接口。RAM可用作工作存储器，并且处理器可控制存储器控制器10的操作。主机接口可包括用于在主机HOST与存储器控制器10之间执行数据交换的协议。例如，存储器控制器10可被构造为通过各种接口协议中的至少一个与外部装置(例如，主机)通信，所述各种接口协议诸如为：通用串行总线(USB)、多媒体卡(MMC)、高速外围组件互连(PCI-E)、先进技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)和集成驱动器电子设备(IDE)。
存储器单元阵列110可包括所述多个存储器单元(未示出)，它们分别设置在通过多条第一信号线与多条第二信号线的交叉部分限定的多个区中，其中所述多条第二信号线的各第二信号线与所述多条第一信号线的各第一信号线交叉。在一些示例实施例中，所述多条第一信号线可为多条字线，所述多条第二信号线可为多条位线。在一些示例实施例中，所述多条第一信号线可为多条位线，所述多条第二信号线可为多条字线。包括存储器单元阵列110的存储器装置100可被称作交叉点存储器装置。
存储器单元阵列110可包括按照多行和多列排列的所述多个存储器单元。在一些示例实施例中，所述多个存储器单元可包括各自包括可变电阻器(未示出)的多个电阻式存储器单元。例如，当可变电阻器包括相变材料(例如，Ge-Sb-Te(GST))并且其电阻基于温度变化时，存储器装置100可包括相变RAM(PRAM)。作为另一示例，当可变电阻器包括顶部电极、底部电极和它们之间的复合金属氧化物时，存储器装置100可包括电阻RAM(ReRAM)。作为另一示例，当可变电阻器包括磁材料的顶部电极、磁材料的底部电极和它们之间的电介质时，存储器装置100可包括磁RAM(MRAM)。下文中，将描述其中存储器装置100包括PRAM的示例。
在一些示例实施例中，所述多个存储器单元中的每一个可为存储1比特数据的单层单元(SLC)，并且在这种情况下，存储器单元可基于存储的数据具有两个电阻分布。在一些示例实施例中，所述多个存储器单元中的每一个可为存储2比特数据的多层单元(MLC)，并且在这种情况下，存储器单元可基于存储的数据具有四个电阻分布。在一些示例实施例中，所述多个存储器单元中的每一个可为存储3比特数据的三层单元(TLC)，并且在这种情况下，存储器单元可基于存储的数据具有八个电阻分布。然而，本发明构思不限于此。在一些示例实施例中，存储器单元阵列110可包括存储4比特或更多比特的数据的存储器单元。在一些示例实施例中，存储器单元阵列110可包括SLC和MLC或TLC。
此外，在一些示例实施例中，存储器单元阵列110可包括具有二维(2D)水平结构的存储器单元。在一些示例实施例中，存储器单元阵列110可包括具有三维(3D)竖直结构的存储器单元。
控制逻辑120可控制存储器装置100的整体操作并且可控制写电路150和读电路160，以执行包括写操作和读操作的存储器操作。例如，存储器装置100可包括电力产生装置(未示出)，其产生用于写操作和读操作的各种电压，并且可基于控制逻辑120的控制来调整电压电平。
写电路150可对存储器单元执行写操作。写电路150可包括通过多条位线和多条字线连接至存储器单元并且将数据写入存储器单元中的写驱动器。
读电路160可对存储在存储器单元中的每一个中的数据执行读操作。读电路160可包括通过所述多条位线和所述多条字线连接至存储器单元并且放大从存储器单元中的每一个中读取的数据的读出放大器。
在一些示例实施例中，写电路150和读电路160可通过不同的信号分别将写电流和读电流提供(“供应”、“施加”等)至存储器单元中的每一个。例如，写电路150可通过字线将写电流提供至存储器单元，并且读电路160可通过位线将读电流提供至存储器单元。作为另一示例，写电路150可通过位线将写电流提供至存储器单元，并且读电路160可通过字线将读电流提供至存储器单元。
根据一些示例实施例，写电流和读电流可在不同的方向上输入至存储器单元中的每一个，因此，可在存储器单元中选择性地发生热电冷却。例如，当存储器单元中的每一个包括可变电阻器和加热元件时，可在从加热元件至可变电阻器的方向(例如，其中热传递增大的方向)上施加写电流。在一些示例实施例中，可在从可变电阻器至加热元件的方向(例如，其中热传递增大的方向)上施加读电流。因此，在本发明构思中，可减少当读取数据时发生的尖峰电流引起的读干扰(Spike current Induced Read Disturb,SIRD)，并且可提高数据的可靠性。
存储器控制器10和存储器装置100可集成至一个半导体装置中。例如，存储器控制器10和存储器装置100可集成至一个半导体装置中，以构造存储卡。例如，存储器控制器10和存储器装置100可集成至一个半导体装置中，以构造个人计算机卡(PCMCIA)、紧凑型闪存卡(CF)、智能媒体卡(SM/SMC)、记忆棒、多媒体卡(MMC、RS-MMC或MMCmicro)，安全数字(SD)卡(SD、miniSD或microSD)、通用闪速存储(UFS)等。作为另一示例，存储器控制器10和存储器装置100可集成至一个半导体装置中，以构造固态盘/驱动(SSD)。
图2是根据一些示例实施例的存储器装置100的框图。例如，图2可为图1的存储器装置100的详细框图。
参照图2，存储器装置100可包括存储器单元阵列110、控制逻辑120、行解码器130、列解码器140、写电路150和读电路160。如上所述，控制逻辑120可被称作控制电路。行解码器130在本文中可被称作行解码器电路。列解码器140在本文中可被称作列解码器电路。下文中，将详细描述包括在存储器装置100中的元件。
包括在存储器单元阵列110中的多个存储器单元可连接至多条第一信号线和多条第二信号线。在一些示例实施例中，所述多条第一信号线可为多条字线WL，所述多条第二信号线可为多条位线BL。各种电压信号或电流信号可通过所述多条字线WL和所述多条位线BL提供。因此，可将数据DT写入选择的存储器单元中或从选择的存储器单元中读取数据DT，并且可防止对其它未选择的存储器单元执行写或读操作。下文中，在当前说明书中，选择存储器单元可指示所述多个存储器单元中的对其执行诸如写操作、读操作和/或擦除操作的存储器操作的存储器单元。在一些示例实施例中，非选择存储器单元可指示所述多个存储器单元中的除选择存储器单元之外的存储器单元。
基于从存储器控制器10接收到的命令CMD、地址ADDR和控制信号CTRL，控制逻辑120可将数据DT写入存储器单元阵列110中或者可输出用于将数据DT写入存储器单元阵列110中的各种控制信号(例如，读控制信号CTRL_R和写控制信号CTRL_W)。因此，控制逻辑120可整体控制存储器装置100的各种操作。
控制逻辑120可基于命令CMD接收用于指示将被访问的存储器单元的地址ADDR，并且地址ADDR可包括用于选择存储器单元阵列110的字线WL的行地址X_ADDR和用于选择存储器单元阵列110的位线BL的列地址Y_ADDR。提供至存储器装置100的地址ADDR可对应于物理地址，该物理地址基于来自主机的逻辑地址通过在存储器系统中执行的转换而获得。
行解码器130可响应于行地址X_ADDR执行字线选择操作。在一些示例实施例中，行解码器130可连接至读电路160，并且可执行控制，以使得从读电路160输出的读电流基于行地址X_ADDR施加至一些字线WL。行解码器130可基于通过控制逻辑120产生的读控制信号CTRL_R将读电路160电连接至存储器装置100的所述多条第二信号线(例如，字线WL)中的至少一条第二信号线。字线WL中的对其施加了读电流的字线可被称作选择字线。读电路160可根据施加至选择存储器单元的读电流读取数据DT。在一些示例实施例中，读电路160可基于对读取的数据DT执行的确定的结果将通过/失败信号P/F提供至控制逻辑120。控制逻辑120可参照通过/失败信号P/F控制存储器单元阵列110的写操作和读操作。
列解码器140可响应于列地址Y_ADDR执行位线选择操作。在一些示例实施例中，可将列解码器140连接(例如，电连接)至写电路150。列解码器140可执行控制，以使得从写电路150输出的写电流基于列地址Y_ADDR施加至一些位线BL。列解码器140可基于通过控制逻辑120产生的写控制信号CTRL_W将写电路150电连接至存储器装置100的所述多条第一信号线(例如，位线BL)中的至少一条第一信号线。位线BL中的对其施加了写电流的位线可被称作选择位线。写电路150可根据施加至选择位线的写电流来写数据DT。
在一些示例实施例中，示出了写电路150通过列解码器140连接至位线BL，读电路160通过行解码器130连接至字线WL。另一方面，写电路150可通过行解码器130连接至字线WL，并且读电路160可通过列解码器140连接至位线BL。换句话说，在本发明构思中，写电流可通过第一信号线和第二信号线之一输入至存储器单元，读电流可通过另一信号线输入至存储器单元。因此，写电流和读电流可在不同方向上输入至存储器单元中的每一个。
图3是示出存储器单元阵列110的构造的框图。例如，图3可示出图2的存储器单元阵列110的构造。
参照图3，存储器单元阵列110可包括多个分块Bank_0至Bank_N(其中N是正整数)。所述多个分块Bank_0至Bank_N可在存储器单元阵列110中在一个方向上排列。所述多个分块Bank_0至Bank_N各自可包括多个片区Tile 1至Tile M(其中M是正整数)。例如，分块可为包括所述多个片区Tile 1至Tile M的一个单元，并且片区可为包括多个存储器单元的一个单元(unit)。在附图中，为了便于描述，示出了分块单元和片区单元，但是当前实施例不限于此。例如，分块可划分为多个区单元，区可划分为多个条(bay)，并且条可划分为多个片区单元。
图4是示出图3所示的片区Tile 1的实施示例的电路图。
参照图4，片区Tile 1可包括多条字线WL1至WLk(其中k是正整数)、多条位线BL1至BLj(其中j是正整数)和多个存储器单元MC。如图4所示，可将针对相同的字线选择的存储器单元MC限定为页单元。因此，应该理解，存储器单元阵列110包括多个存储器单元MC。在一些示例实施例中，并且如图4所示，存储器装置100的所述多条第一信号线可包括所述多条位线BL1至BLj，并且存储器装置100的所述多条第二信号线可包括所述多条字线WL1至WLk，其中所述多条第二信号线的各第二信号线(例如，各字线WL1至WLk)与各第一信号线(例如，各位线BL1至BLi)交叉。这里，字线WL1至WLk的数量、位线BL1至BLj的数量和存储器单元MC的数量可根据一些示例实施例不同地改变。在图4中，示出了具有水平结构的2D存储器，但是本发明构思不限于此。在其它实施例中，片区Tile 1可为具有竖直结构的3D存储器。
如图4所示，存储器单元MC的各个存储器单元MC可在第一端401连接至位线并且可在第二端402连接至字线。因此，如图4所示，存储器单元阵列110的多个存储器单元的各个存储器单元MC可在第一端401连接至多条第一信号线(例如，位线BL1至BLj)中的一条第一信号线，并且在第二端402连接至多条第二信号线(例如，字线WL1至WLk)中的一条第二信号线。在一些示例实施例中，可通过连接至对应的存储器单元MC的字线和位线中的一者将写电流施加至存储器单元MC中的每一个，并且可通过另一线将读电流施加至存储器单元MC中的每一个。例如，在写操作中，写电流可在从位线至字线的方向上流动通过存储器单元MC，并且在读操作中，读电流可在从字线至位线的方向上流动通过存储器单元MC。
图5A至图5C是分别示出图4的存储器单元MC中的每一个的实施例的电路图。
参照图5A，存储器单元MC可包括可变电阻元件R、选择元件SW和加热元件H。这里，可变电阻元件R可被称作可变电阻器(例如，可变电阻材料)，并且选择元件SW可被称作开关元件。在一些示例实施例中，加热元件H可被称作加热电极(例如，加热电极层)。
在一些示例实施例中，可变电阻元件R可连接在选择元件SW与加热元件H之间，选择元件SW可连接至位线BL1，并且加热元件H可连接至字线WL1。换句话说，至少如图5A所示，选择元件SW的一端可连接至位线BL1(例如，存储器装置100的多条第一信号线中的一条第一信号线)，并且选择元件SW的另一端可连接至可变电阻元件R。在一些示例实施例中，至少如图5A所示，加热元件H的一端可连接至字线WL1(例如，存储器装置100的多条第二信号线中的一条第二信号线)，并且加热元件H的另一端可连接至可变电阻元件R。因此，可变电阻元件R的一端可连接至选择元件SW，可变电阻元件R的另一端可连接至加热元件H。
可变电阻元件R可基于施加至其的电脉冲(例如，写电流)改变为具有多个电阻状态之一。根据一些示例实施例，可变电阻元件R可包括其结晶状态基于电流量而变化的相变材料。可变电阻元件R可包括其电阻基于相变材料的温度而变化的相变材料。相变材料可为各种材料，诸如：通过将两种元素混合产生的GaSb、InSb、InSe、Sb2Te3和GeTe的各种材料，通过将三种元素混合产生的GeSbTe(GST)、GaSeTe、InSbTe、SnSb2Te4和InSbGe，以及通过将四种元素混合产生的AgInSbTe、(GeSn)SbTe、GeSb(SeTe)和Te81Ge15Sb2S2。
相变材料可具有其中电阻相对高的非晶态和其中电阻相对低的结晶态。相变材料可具有通过基于电流量产生的焦耳热改变的相位。在一些示例实施例中，可利用相变写数据。例如，可将高电阻状态(例如，复位状态)定义为0，并且可将低电阻状态(例如，设置状态)定义为1，如此可将数据存储在可变电阻元件R中。
在一些示例实施例中，可变电阻元件R可包括钙钛矿化合物、过渡金属氧化物、磁材料、铁磁材料或反铁磁材料，而不是相变材料。
选择元件SW可基于施加至与其连接的位线BL1的电流或电压控制对可变电阻元件R的电流的供应。选择元件SW可包括和/或可为包括硫系化合物的双向阈值开关(OTS)。OTS可具有包括砷(As)、锗(Ge)、硒(Se)、碲(Te)、硅(Si)、铋(Bi)、钠(S)和锑(Sb)的材料。具体地说，OTS可包括六元素材料，其中Se和S添加至包括Ge、Si、As和Te的化合物。
当执行数据写操作(例如，复位/设置操作)时，加热元件H可加热可变电阻元件R。加热元件H可包括导电材料，其产生足以导致可变电阻元件R的相变的热而不与可变电阻元件R反应。例如，加热元件H可包括基于碳的导电材料。
在一些示例实施例中，加热元件H可包括TiN、TiSiN、TiAlN、TaSiN、TaAlN、TaN、WSi、WN、TiW、MoN、NbN、TiBN、ZrSiN、WSiN、WBN、ZrAlN、MoAlN、TiAl、TiON、TiAlON、WON、TaON、碳(C)、SiC、SiCN、氮化碳(CN)、TiCN、TaCN、或对应于其组合的难熔金属、或其氮化物。
参照图5B，存储器单元MCa可包括可变电阻元件Ra，并且可变电阻元件Ra可连接在位线BL1与字线WL1之间。存储器单元MCa可基于通过位线BL1施加至其的写电流存储数据。在一些示例实施例中，可基于通过字线WL1施加至其的读电流读取存储在存储器单元MCa中的数据。重申，施加至存储器单元(例如，存储器单元MCa)的写电流可与将数据写入存储器单元中相关联，并且施加至存储器单元(例如，存储器单元MCa)的读电流可与读取存储在存储器单元中的数据相关联。
参照图5C，存储器单元MCb可包括可变电阻元件Rb和双向二极管Db。可变电阻元件Rb可包括用于存储数据的电阻材料。双向二极管Db可连接在可变电阻元件Rb与位线BL1之间，并且可变电阻元件Rb可连接在字线WL1与双向二极管Db之间。双向二极管Db可切断流至非选择电阻存储器单元的漏电流。
图6A是示出根据一些示例实施例的行解码器和读电路中的每一个的构造的电路图。图6B是示出根据一些示例实施例的列解码器和写电路中的每一个的构造的电路图。下文中，将参照图2描述图6A和图6B。
参照图6A，读电路160可包括第一电流源CS1、读出放大器SAMP和电容器C。第一电流源CS1可输出参考电流IREF。参考电流IREF的一部分可作为读电流I_R施加至行解码器130，并且另一电流I1可充至电容器C中。电容器C的一端可连接至地电压GND，并且其另一端可连接至第一节点N1。例如，电容器C可为字线WL1的寄生电容器。作为另一示例，电容器C可为用于读取数据而设置在存储器单元阵列110内或外的电容器。
读出放大器SAMP可包括向其施加参考电压VREF的输入端子和连接至第一节点N1的输入端子。读出放大器SAMP可将参考电压VREF与第一节点N1的第一电压V1(即，施加至电容器C的电压)进行比较，以输出比较结果SAOUT。
行解码器130可包括第一晶体管T1、第二晶体管T2和第三晶体管T3。第一晶体管T1可接收互补非选择信号nDIS，作为栅极电压。如图6A所示，第一晶体管T1的一端(例如，源极端)可连接至抑制电压Vinhibit，并且其另一端(例如，漏极端)可连接至字线WL1(例如，存储器装置100的所述多条第二信号线中的一条第二信号线)。第二晶体管T2可接收互补读使能信号nENRD，作为栅极电压。如图6A所示，第二晶体管T2的一端(例如，源极端)可连接至第一节点N1(因此，连接至读电路160)，并且其另一端(例如，漏极端)可连接至字线WL1(例如，第一晶体管T1的所述另一端连接的同一第二信号线)。第三晶体管T3可接收写使能信号EN作为栅极电压。如图6A所示，第三晶体管T3的一端(例如，源极端)可连接至地电压GND，并且其另一端(例如，漏极端)可连接至字线WL1(例如，第一晶体管T1的所述另一端和第二晶体管T2的所述另一端连接的同一第二信号线)。
可从控制逻辑120施加互补非选择信号nDIS、互补读使能信号nENRD和写使能信号EN。在一些示例实施例中，可基于读控制信号CTRL_R从控制逻辑120施加互补非选择信号nDIS、互补读使能信号nENRD和写使能信号EN，以使得第一晶体管T1至第三晶体管T3可被构造为根据基于读控制信号CTRL_R的控制进行开关(“被开关”)。在一些示例实施例中，示出了第一晶体管T1和第二晶体管T2中的每一个是P-沟道金属氧化物半导体(PMOS)晶体管，第三晶体管T3是N-沟道金属氧化物半导体(NMOS)晶体管。这仅是一些示例实施例，而不限于此。
参照图6B，写电路150可包括第二电流源CS2。第二电流源CS2可输出写电流(例如，复位电流I_RESET)。在一些示例实施例中，为了便于描述，下面将描述其中写电流是复位电流I_RESET的示例，但是本领域普通技术人员可以理解，写电路150还可包括输出设置电流作为写电流的电流源。
列解码器140可包括第四晶体管T4、第五晶体管T5和第六晶体管T6。第四晶体管T4可接收互补写使能信号nEN作为栅极电压。如图6B所示，第四晶体管T4的一端(例如，源极端)可连接至第二电流源CS2(因此连接至写电路150)，并且其另一端(例如，漏极端)可连接至位线BL1(例如，存储器装置100的所述多条第一信号线中的一条第一信号线)。第五晶体管T5可接收非选择信号DIS，作为栅极电压。如图6B所示，第五晶体管T5的一端(例如，源极端)可连接至位线BL1(例如，第四晶体管T4的所述另一端连接的同一第一信号线)，并且其另一端(例如，漏极端)可连接至抑制电压Vinhibit。第六晶体管T6可接收读使能信号ENRD，作为栅极电压。如图6B所示，第六晶体管T6的一端(例如，源极端)可连接至地电压GND，并且其另一端(例如，漏极端)可连接至位线BL1(例如，第四晶体管T4的所述另一端和第五晶体管T5的所述另一端连接的同一第一信号线)。
可从控制逻辑120施加非选择信号DIS、读使能信号ENRD和互补写使能信号nEN。在一些示例实施例中，可基于写控制信号CTRL_W从控制逻辑120施加非选择信号DIS、读使能信号ENRD和互补写使能信号nEN，从而第四晶体管T4至第六晶体管T6可被构造为根据基于写控制信号CTRL_W的控制进行开关(“被开关”)。在一些示例实施例中，示出了第四晶体管T4是PMOS晶体管，并且第五晶体管T5和第六晶体管T6中的每一个是NMOS晶体管。这仅是一些示例实施例，而不限于此。
例如，当字线WL1是未选择的字线时，第一晶体管T1可导通(“接通”)并且第二晶体管T2和第三晶体管T3可截止(“关断”)。因此，可将抑制电压Vinhibit施加至未选择的字线。在一些示例实施例中，当位线BL1是未选择的位线时，第五晶体管T5可导通，并且第四晶体管T4和第六晶体管T6可截止。因此，可将抑制电压Vinhibit施加至未选择的位线。下文中，在一些示例实施例中，将在下面描述其中字线WL1是选择的字线并且位线BL1是未选择的位线的示例。
在数据读操作中，行解码器130的第二晶体管T2可导通，并且第一晶体管T1和第三晶体管T3可截止。重申，数据读操作可包括将第二晶体管T2接通并将第一晶体管T1和第三晶体管T3二者关断。在一些示例实施例中，在数据读操作中，列解码器140的第六晶体管T6可导通，并且第四晶体管T4和第五晶体管T5可截止。重申，数据读操作可包括将第六晶体管T6接通并将第四晶体管T4和第五晶体管T5二者关断。因此，可通过字线WL1将读电流I_R施加至连接至字线WL1和位线BL1的存储器单元MC。也就是说，读电流I_R可流动通过字线WL1、存储器单元MC和位线BL1。
在数据写操作中，行解码器130的第三晶体管T3可导通，并且第一晶体管T1和第二晶体管T2可截止。重申，数据写操作可包括将第三晶体管T3接通并将第一晶体管T1和第二晶体管T2二者截止。在一些示例实施例中，在数据写操作中，列解码器140的第四晶体管T4可导通，并且第五晶体管T5和第六晶体管T6可截止。重申，数据写操作可包括将第四晶体管T4接通并将第五晶体管T5和第六晶体管T6二者关断。因此，可通过位线BL1将写电流I_RESET施加至存储器单元MC。也就是说，写电流I_RESET可流动通过位线BL1、存储器单元MC和字线WL1。
图7A示出了根据一些示例实施例的当执行数据写操作时列的运动，并且图7B示出了根据一些示例实施例的当执行数据读操作时列的运动。
参照图7A，写电流I_RESET可流动通过位线BL、存储器单元MC和字线WL。在一些示例实施例中，存储器单元MC可包括：加热元件H，其在其一侧连接至字线WL并且在其另一侧连接至可变电阻元件R；可变电阻元件R，其在其一侧连接至加热元件H并且在其另一侧连接至选择元件SW；以及选择元件SW，其在其一侧连接至可变电阻元件R并且在其另一侧连接至位线BL。虽然未示出，但是还可在选择元件SW与可变电阻元件R之间设置中间电极，并且还可在位线BL与选择元件SW之间设置顶部电极。
因此，写电流I_RESET可在朝着选择元件SW、可变电阻元件R和加热元件H的方向上流动。由于写电流I_RESET如上所述地流动，因此可在加热元件H中发生热，并且热可在第一方向T_E1(即，从加热元件H至可变电阻元件R的方向)上传递。由于从加热元件H传递的热，因此可在可变电阻元件R的部分M_R1中发生相变。
参照图7B，读电流I_R可流动通过字线WL、存储器单元MC和位线BL。因此，读电流I_R可在朝着加热元件H、可变电阻元件R和选择元件SW的方向上流动。由于读电流I_R如上所述地流动，因此可在加热元件H中发生热，并且热可在与第一方向T_E1不同的第二方向T_E2(即，从可变电阻元件R至加热元件H的方向)上传递。换句话说，在加热元件H中发生的热可再次被可变电阻元件R吸收。
基于写电流I_RESET和读电流I_R中的每一个的方向的热的运动方向可受热电效应的珀耳帖效应或汤姆孙效应影响。因此，通过由读电流I_R发生的热而导致的相变可仅在可变电阻元件R的部分M_R2中出现，因此，可减小由热的发生导致的读干扰。
图8A是示出根据一些示例实施例的选择元件的电压电流对数曲线的曲线图。图8B是示出根据一些示例实施例和比较例中的每一个的尖峰电流的曲线图。图8C是示出根据一些示例实施例和比较例中的每一个的存储器单元的电阻值分布的曲线图。
参照图8A，当施加至选择元件SW的电压VCELL从电压“0”逐渐增大至阈值电压Vth时，在选择元件SW中可几乎没有电流ICELL流动(①)。然而，施加至选择元件SW的电压可超过阈值电压Vth，在选择元件SW中流动的电流可同时快速增加，并且可出现尖峰电流(②)。接着，施加至选择元件SW的电压可减小为饱和电压Vs(③)，并且随着施加至存储器单元MC的电流减小，施加至选择元件SW的电压可保持为饱和电压Vs(④)。选择元件SW的这种特征可被称作回跳特征(snapback characteristic)。
参照图8B，在步骤①至④，示出了施加至根据一些示例实施例的存储器装置的选择元件的电流Icell关于时间T的曲线图和施加至根据比较例的存储器装置的选择元件的电流Icell关于时间T的曲线图
Figure BDA0002160430280000172
在步骤②施加至根据比较例的选择元件的尖峰电流可具有在特定时间高于写电流I_RESET(具体地说，复位电流)的水平的水平。另一方面，在步骤②施加至根据一些示例实施例的选择元件的尖峰电流可具有低于复位电流的水平的水平。因此，根据一些示例实施例的存储器装置可解决其中存储器单元被尖峰电流损坏的问题。
参照图8C，示出了相对于电阻值的单元数量的分布。在图8C中，可表示根据一些示例实施例存储器装置的分布，并且
Figure BDA0002160430280000173
可表示根据比较例的分布。在比较例中，由于在数据读操作中出现的尖峰电流，设置电阻分布(SET)可变宽，因此，设置电阻分布(SET)的一部分可与复位电阻分布(RESET，RST)的一部分重叠。另一方面，在一些示例实施例中，在数据读操作中出现的尖峰电流的水平可改善，因此，可减小由尖峰电流导致的设置电阻分布(SET)的劣化。
图9是示出根据一些示例实施例的片区的实施示例的电路图。
参照图9，片区Tile 1a可包括多条第一字线WL1_1至WL1_3、多条第二字线WL2_1至WL2_3以及多条位线BL1至BL4。第一字线WL1_1至WL1_3、所述多条第二字线WL2_1至WL2_3或它们的组合在本文中可被称作多条第二信号线，所述多条位线BL1至BL4在本文中可被称作多条第一信号线。在一些示例实施例中，片区Tile 1a可包括布置在所述多条第一字线WL1_1至WL1_3与所述多条位线BL1至BL4之间的多个存储器单元(例如，MC1)和布置在所述多条第二字线WL2_1至WL2_3与所述多条位线BL1至BL4之间的多个存储器单元(例如，MC2)。也就是说，片区Tile 1a可通过按照三维(3D)结构排列的多个存储器单元(例如，MC1或MC2)实施。这里，第一字线的数量、第二字线的数量和位线的数量可根据一些示例实施例不同地修改。
第一字线WL1_1至WL1_3可在第二方向上按照特定间隔排列，并且可在第一方向上延伸。位线BL1至BL4可在第一方向上按照特定间隔排列，并且可在第二方向上延伸。位线BL1至BL4可在第三方向上与第一字线WL1_1至WL1_3间隔开。重申，并且至少如图9所示，位线BL1至BL4(例如，多条第一信号线)可在第一方向上彼此间隔开，并且可各自在垂直于第一方向的第二方向上延伸，并且第一字线WL1_1至WL1_3(例如，所述多条第二信号线)可在第二方向上彼此间隔开，并且可各自在第一方向上延伸，其中第一字线WL1_1至WL1_3在第三方向上进一步与位线BL1至BL4间隔开，其中第三方向垂直于第一方向和第二方向二者。此外，所述多条第二信号线包括第一字线WL1_1至WL1_3和第二字线WL2_1至WL2_3，但是应该理解，第一字线WL1_1至WL1_3和第二字线WL2_1至WL2_3可在第三方向上彼此间隔开，至少如图9所示。
第二字线WL2_1至WL2_3可在第二方向上按照特定间隔排列，并且可在第一方向上延伸。第二字线WL2_1至WL2_3可在第三方向上与位线BL1至BL4间隔开。
在存储器单元中，各自包括连接至第一字线WL1_1至WL1_3之一的一端901(例如，第一端)和连接至位线BL1至BL4之一的另一端902(例如，第二端)的存储器单元(例如，MC1)可构成第一层。在存储器单元中，各自包括连接至位线BL1至BL4之一的一端和连接至第二字线WL2_1至WL2_3之一的另一端的存储器单元(例如，MC2)可构成第二层。因此，片区Tile1a可具有其中堆叠有多个层的结构。在一些示例实施例中，仅示出了两层，但是不限于此。在其它实施例中，还可按照相同连接方式设置多个层。
在一些示例实施例中，在包括在第一层和第二层中的至少一个中的存储器单元中，在数据写操作中向其施加的写电流的方向可与在数据读操作中向其施加的读电流的方向不同。例如，在对第一存储器单元MC1执行的数据写操作中，可通过第一位线BL1施加写电流，因此，写电流可在朝着第一位线BL1、第一存储器单元MC1和第一字线WL1_1的方向上流动。重申，写电路150(图1所示)可将写电流供应(“施加”、“输出”等)至至少一个存储器单元(例如，存储器单元MC1)，从而写电流经所述至少一个存储器单元(例如，MC1)从对应的第一信号线(例如，位线BL1)流至对应的第二信号线(例如，字线WL1_1)。在一些示例实施例中，在对第一存储器单元MC1执行的数据读操作中，可通过第一字线WL1_1施加读电流，因此，读电流可在朝着第一字线WL1_1、第一存储器单元MC1和第一位线BL1的方向上流动。重申，读电路160(图1所示)可将读电流供应(“施加”、“输出”等)至至少一个存储器单元(例如，存储器单元MC1)，以使得写电流经所述至少一个存储器单元(例如，MC1)从对应的第二信号线(例如，字线WL1_1)流至对应的第一信号线(例如，位线BL1)。
图10是用于描述根据一些示例实施例的当执行写操作和读操作时施加的电流的方向的图。例如，图10示出了图9的第一存储器单元MC1和第二存储器单元MC2的示例。
参照图10，包括在第二层F2中的第二存储器单元MC2可布置在包括在第一层F1中的第一存储器单元MC1上。第一存储器单元MC1可包括第一加热元件H1、第一可变电阻元件R1和第一选择元件SW1，第二存储器单元MC2可包括第二加热元件H2、第二可变电阻元件R2和第二选择元件SW2。
整体参照图9至图10，应该理解，存储器单元阵列110可包括第一层F1和第二层F2，其中第一层F1包括多个第一存储器单元MC1，其中各第一存储器单元MC1在第一存储器单元MC1的一端连接至所述多条位线BL1至BL4的一条位线(例如BL1)，并且在第一存储器单元MC1的另一端连接至所述多条第一字线WL1_1至WL1_4的一条第一字线(例如，WL1_1)，第二层包括多个第二存储器单元MC2，其中各第二存储器单元MC2在第二存储器单元MC2的一端连接至所述多条位线BL1至BL4的一条位线(例如，BL1)，并且在第二存储器单元MC2的另一端连接至所述多条第二字线WL2_1至WL2_4的一条第二字线(例如，WL2_1)。
在一些示例实施例中，可将第一加热元件H1堆叠在对应的第一字线WL1_1上，可将第一可变电阻元件R1堆叠在第一加热元件H1上，可将第一选择元件SW1堆叠在第一可变电阻元件R1上，并且可将对应的第一位线(例如，BL1)堆叠在第一选择元件SW1上。在一些示例实施例中，可将第二选择元件SW2堆叠在对应的第一位线BL1上，可将第二可变电阻元件R2堆叠在第二选择元件SW2上，可将第二加热元件H2堆叠在第二可变电阻元件R2上，并且可将对应的第二字线(例如，WL2_1)堆叠在第二加热元件H2上。
在数据写操作中，可将第一写电流I_RESET1通过第一位线BL1施加至第一存储器单元MC1。因此，第一写电流I_RESET1可从第一位线BL1经第一选择元件SW1、第一可变电阻元件R1和第一加热元件H1流至第一字线WL1_1。在一些示例实施例中，在数据写操作中，可将第二写电流I_RESET2通过第一位线BL1施加至第二存储器单元MC2。因此，第二写电流I_RESET2可从第一位线BL1经第二选择元件SW2、第二可变电阻元件R2和第二加热元件H2流至第二字线WL2_1。
例如，第一写电流I_RESET1和第二写电流I_RESET2可为当执行相同写操作时施加的相同电流。作为另一示例，第一写电流I_RESET1和第二写电流I_RESET2可为当执行不同写操作时施加的不同电流。
在数据读操作中，可将第一读电流I_R1通过第一字线WL1_1施加至第一存储器单元MC1。因此，第一读电流I_R1可从第一字线WL1_1经第一加热元件H1、第一可变电阻元件R1和第一选择元件SW1流至第一位线BL1。重申，读电路160可被构造为供应第一读电流I_R1，以使得第一读电流I_R1从对应的第一字线(例如，WL1_1)经对应的第一存储器单元(例如，MC1)流至对应的位线(例如，BL1)，以支持对所述多个第一存储器单元MC1执行的读操作。在一些示例实施例中，在数据读操作中，可将第二读电流I_R2通过第二字线WL2_1施加至第二存储器单元MC2。因此，第二读电流I_R2可从第二字线WL2_1经第二加热元件H2、第二可变电阻元件R2和第二选择元件SW2流至第一位线BL1。重申，读电路160可被构造为供应第二读电流I_R2，以使得第二读电流I_R2从对应的第二字线(例如，WL2_1)经对应的第二存储器单元(例如，MC2)流至对应的位线(例如，BL1)，以支持对所述多个第二存储器单元MC2执行的读操作。
例如，第一读电流I_R1和第二读电流I_R2可为当执行相同的读操作时施加的相同电流。作为另一示例，第一读电流I_R1和第二读电流I_R2可为当执行不同读操作时施加的不同电流。
图11是用于描述根据一些示例实施例的当执行写操作和读操作时施加的电流的方向的图。将省略对图11所示的与图10的元件相同的元件的描述。
参照图11，当对第一存储器单元MC1a执行数据读操作时施加的第一读电流I_R1a的方向可与当对第二存储器单元MC2a执行数据读操作时施加的第二读电流I_R2a的方向不同。换句话说，施加至包括在第一层F1中的存储器单元的读电流和施加至包括在第二层F2中的存储器单元的读电流可按照不同方向施加。
例如，在对第一存储器单元MC1a执行的数据读操作中，可通过第一字线WL1_1施加第一读电流I_R1a。因此，第一读电流I_R1a可从第一字线WL1_1经第一加热元件H1、第一可变电阻元件R1和第一选择元件SW1流至第一位线BL1。重申，读电路160可被构造为供应第一读电流I_R1a，以使得第一读电流I_R1a从对应的第一字线(例如，WL1_1)经对应的第一存储器单元(例如，MC1)流至对应的位线(例如，BL1)，以支持对所述多个第一存储器单元MC1执行的读操作。
在对第二存储器单元MC2a执行的数据读操作中，可通过第一位线BL1施加第二读电流I_R2a。因此，第二读电流I_R2a可从第一位线BL1经第二选择元件SW2、第二可变电阻元件R2和第二加热元件H2流至第二字线WL2_1。重申，读电路160可被构造为供应第二读电流I_R2a，以使得第二读电流I_R2a从对应的位线(例如，BL1)经对应的第二存储器单元(例如，MC2)流至对应的第二字线(例如，WL2_1)，以支持对所述多个第二存储器单元MC2执行的读操作。
图12是根据一些示例实施例的施加至存储器单元的写电流(I_CELL)的时序图。图12可为示出在例如数据写操作中施加于存储器单元(例如，图4的MC)的电流水平的时序图。
参照图12，可按次序执行多个循环LOOP1和LOOP2，因此，数据可写在存储器单元MC中。循环LOOP1可划分为写周期PGM1和写验证周期VFY，并且循环LOOP2可划分为写周期PGM2和写验证周期VFY。在写周期PGM1和PGM2中，可通过字线和位线之一输入分别对应于循环LOOP1和LOOP2的写脉冲Ipgm1和Ipgm2。随着对应的循环逐步执行，写脉冲Ipgm1和Ipgm2的幅值可增大。
在循环LOOP1和LOOP2中的每一个的写验证周期VFY中，可执行检测基于与循环LOOP1和LOOP2分别相对应的写脉冲Ipgm1和Ipgm2的数据的写处理是否成功的读操作。在一些示例实施例中，在写验证周期VFY中，可通过字线和位线中的与输入写脉冲Ipgm1和Ipgm2中的每一个的线不同的线施加验证脉冲Ivfy。例如，可将写脉冲Ipgm1和Ipgm2通过位线施加至存储器单元MC，并且可将验证脉冲Ivfy通过字线施加至存储器单元MC。在一些示例实施例中，在写验证周期VFY中，可在多个步骤施加不同的验证脉冲。在一些示例实施例中，仅示出了两个循环。然而，这仅是为了便于描述，但是循环的数量不限于此。
图13是示出包括根据一些示例实施例的存储器系统的计算系统1000的框图。
参照图13，计算系统1000可包括存储器系统1100、处理器1200、RAM 1300、输入/输出(I/O)装置1400和电源1500。虽然图13中未示出，但是计算系统1000还可包括用于与视频卡、声卡、存储卡和USB装置通信或与其它电子装置通信的多个端口。计算系统1000可实施为个人计算机(PC)，或者可实施为便携式电子装置，诸如笔记本计算机、便携式电话、个人数字助理(PDA)、智能电话或相机。
处理器1200可执行算术运算或任务。根据一些示例实施例，处理器1200可为微处理器、中央处理单元(CPU)等。处理器1200可通过总线1600(诸如地址总线、控制总线或数据总线)与RAM 1300、I/O装置1400和存储器系统1100通信。根据一些示例实施例，处理器1200可连接至诸如外围组件互连(PCI)总线的扩展总线。
存储器系统1100可包括存储器装置1110和存储器控制器1120。在这种情况下，可通过利用图1至图12的实施例实施存储器系统1100。因此，存储在存储器系统1100中的数据的可靠性可提高。
RAM 1300可存储计算系统1000的操作所需的数据。例如，RAM1300可通过动态随机存取存储器(DRAM)、移动DRAM、静态随机存取存储器(SRAM)、PRAM、铁电随机存取存储器(FeRAM)、电阻随机存取存储器(ReRAM)和/或磁随机存取存储器(MRAM)实施。
I/O装置1400可包括诸如键盘、小键盘或鼠标装置之类的输入装置、打印机、和诸如显示器的输出装置。电源1500可供应计算系统1000的操作所需的动态电压。
虽然参照本发明构思的实施例具体示出和描述了本发明构思，但是应该理解，在不脱离权利要求的精神和范围的情况下，可作出各种形式和细节上的改变。

Claims (22)

1.一种电阻式存储器装置，包括：
多条第一信号线和多条第二信号线，所述多条第二信号线中的各第二信号线与所述多条第一信号线中的各第一信号线交叉；
存储器单元阵列，其包括多个存储器单元，所述多个存储器单元中的各个存储器单元在第一端连接至所述多条第一信号线之一，并且在第二端连接至所述多条第二信号线之一；
写电路，其被构造为通过所述多条第一信号线中的至少一条第一信号线将写电流供应至所述多个存储器单元的至少一个存储器单元，所述写电流与将数据写入所述至少一个存储器单元中相关联；以及
读电路，其被构造为通过所述多条第二信号线中的至少一条第二信号线将读电流供应至所述多个存储器单元的所述至少一个存储器单元，所述读电流与读取存储在所述至少一个存储器单元中的数据相关联。
2.根据权利要求1所述的电阻式存储器装置，其中，
所述至少一个存储器单元包括可变电阻元件、选择元件和加热元件，
所述选择元件的一端连接至所述多条第一信号线之一，并且所述选择元件的另一端连接至所述可变电阻元件，
所述可变电阻元件的一端连接至所述选择元件，并且所述可变电阻元件的另一端连接至所述加热元件，并且
所述加热元件的一端连接至所述可变电阻元件，并且所述加热元件的另一端连接至所述多条第二信号线之一。
3.根据权利要求2所述的电阻式存储器装置，其中，所述选择元件包括双向阈值开关。
4.根据权利要求1所述的电阻式存储器装置，其中，
所述多条第一信号线包括多条位线，并且
所述多条第二信号线包括多条字线。
5.根据权利要求1所述的电阻式存储器装置，还包括：
控制电路，其被构造为产生用于控制数据写操作的写控制信号和用于控制数据读操作的读控制信号；
列解码器电路，其被构造为基于所述写控制信号将所述写电路电连接至所述多条第一信号线中的至少一条第一信号线；以及
行解码器电路，其被构造为基于所述读控制信号将所述读电路电连接至所述多条第二信号线中的至少一条第二信号线。
6.根据权利要求5所述的电阻式存储器装置，其中，
所述行解码器电路包括第一晶体管、第二晶体管和第三晶体管，所述第一晶体管至所述第三晶体管各自被构造为根据基于所述读控制信号的控制进行开关，
所述第一晶体管在所述第一晶体管的一端连接至抑制电压，并且在所述第一晶体管的另一端连接至所述多条第二信号线中的一条第二信号线，
所述第二晶体管在所述第二晶体管的一端连接至所述读电路，并且在所述第二晶体管的另一端连接至所述多条第二信号线中的所述一条第二信号线，并且
所述第三晶体管在所述第三晶体管的一端连接至地电压，并且在所述第三晶体管的另一端连接至所述多条第二信号线中的所述一条第二信号线。
7.根据权利要求6所述的电阻式存储器装置，其中，所述数据读操作包括将所述第二晶体管接通以及将所述第一晶体管和所述第三晶体管二者关断。
8.根据权利要求6所述的电阻式存储器装置，其中，所述数据写操作包括将所述第三晶体管接通以及将所述第一晶体管和所述第二晶体管二者关断。
9.根据权利要求5所述的电阻式存储器装置，其中，
所述列解码器电路包括第四晶体管、第五晶体管和第六晶体管，所述第四晶体管至所述第六晶体管各自被构造为根据基于所述写控制信号的控制进行开关，
所述第四晶体管在所述第四晶体管的一端连接至所述写电路，并且在所述第四晶体管的另一端连接至所述多条第一信号线中的一条第一信号线，
所述第五晶体管在所述第五晶体管的一端连接至抑制电压，并且在所述第五晶体管的另一端连接至所述多条第一信号线中的所述一条第一信号线，并且
所述第六晶体管在所述第六晶体管的一端连接至地电压，并且在所述第六晶体管的另一端连接至所述多条第一信号线中的所述一条第一信号线。
10.根据权利要求9所述的电阻式存储器装置，其中，所述数据读操作包括将所述第六晶体管接通以及将所述第四晶体管和所述第五晶体管二者关断。
11.根据权利要求9所述的电阻式存储器装置，其中，所述数据写操作包括将所述第四晶体管接通以及将所述第五晶体管和所述第六晶体管二者关断。
12.一种电阻式存储器装置，包括：
多条第一信号线，它们在第一方向上彼此间隔开，所述多条第一信号线各自在垂直于所述第一方向的第二方向上延伸；
多条第二信号线，它们在所述第二方向上彼此间隔开，所述多条第二信号线各自在所述第一方向上延伸，所述多条第二信号线在第三方向上与所述多条第一信号线间隔开，所述第三方向垂直于所述第一方向和所述第二方向二者；
存储器单元阵列，其包括多个存储器单元，所述多个存储器单元的各个存储器单元在第一端连接至所述多条第一信号线之一，并且在第二端连接至所述多条第二信号线之一；
写电路，其被构造为将写电流供应至所述多个存储器单元中的至少一个存储器单元，以使得所述写电流从所述多条第一信号线中的对应的第一信号线经所述至少一个存储器单元流至所述多条第二信号线中的对应的第二信号线，所述写电流与将数据写入所述至少一个存储器单元中相关联；以及
读电路，其被构造为将读电流供应至所述至少一个存储器单元，以使得所述读电流从所述对应的第二信号线经所述至少一个存储器单元流至所述对应的第一信号线，所述读电流与读取存储在所述至少一个存储器单元中的数据相关联。
13.根据权利要求12所述的电阻式存储器装置，其中，
所述多条第一信号线包括多条位线，
所述多条第二信号线包括多条第一字线和多条第二字线，所述多条第一字线和所述多条第二字线在所述第三方向上彼此间隔开，并且
所述存储器单元阵列还包括：
第一层，其包括多个第一存储器单元，所述多个第一存储器单元中的各第一存储器单元在第一存储器单元的一端连接至所述多条位线之一，并且在第一存储器单元的另一端连接至所述多条第一字线之一；以及
第二层，其包括多个第二存储器单元，所述多个第二存储器单元中的各第二存储器单元在第二存储器单元的一端连接至所述多条位线之一，并且在第二存储器单元的另一端连接至所述多条第二字线之一。
14.根据权利要求13所述的电阻式存储器装置，其中，
所述读电路被构造为供应第一读电流，以使得所述第一读电流从所述多条第一字线中的对应的第一字线经所述多个第一存储器单元中的对应的第一存储器单元流至所述多条位线中的对应的位线，以支持对所述多个第一存储器单元执行的读操作，并且
所述读电路被构造为供应第二读电流，以使得所述第二读电流从所述多条第二字线中的对应的第二字线经所述多个第二存储器单元中的对应的第二存储器单元流至所述多条位线中的所述对应的位线，以支持对所述多个第二存储器单元执行的读操作。
15.根据权利要求13所述的电阻式存储器装置，其中，
所述读电路被构造为供应第一读电流，以使得所述第一读电流从所述多条第一字线中的对应的第一字线经所述多个第一存储器单元中的对应的第一存储器单元流至所述多条位线中的对应的位线，以支持对所述多个第一存储器单元执行的读操作，并且
所述读电路被构造为供应第二读电流，以使得所述第二读电流从所述多条位线中的所述对应的位线经所述多个第二存储器单元中的对应的第二存储器单元流至所述多条第二字线中的对应的第二字线，以支持对所述多个第二存储器单元执行的读操作。
16.根据权利要求13所述的电阻式存储器装置，其中，
所述多个第一存储器单元中的至少一个第一存储器单元包括第一可变电阻元件、第一选择元件和第一加热元件，并且
所述第一加热元件堆叠在所述多条第一字线中的对应的第一字线上，所述第一可变电阻元件堆叠在所述第一加热元件上，所述第一选择元件堆叠在所述第一可变电阻元件上，并且所述多条位线中的对应的位线堆叠在所述第一选择元件上。
17.根据权利要求13所述的电阻式存储器装置，其中，
所述多个第二存储器单元的至少一个第二存储器单元包括第二可变电阻元件、第二选择元件和第二加热元件，并且
所述第二选择元件堆叠在所述多条位线中的对应的位线上，所述第二可变电阻元件堆叠在所述第二选择元件上，所述第二加热元件堆叠在所述第二可变电阻元件上，并且所述多条第二字线中的对应的第二字线堆叠在所述第二加热元件上。
18.一种电阻式存储器装置，包括：
存储器单元阵列，其包括连接在第一信号线与第二信号线之间的存储器单元；
控制电路，其被构造为产生用于控制对所述存储器单元执行的数据写操作的写控制信号和用于控制对存储在所述存储器单元中的数据进行读取的数据读操作的读控制信号；
写电路，其被构造为供应写电流以支持所述数据写操作；
读电路，其被构造为供应读电流以支持所述数据读操作；
列解码器电路，其被构造为基于所述写控制信号将所述写电路电连接至所述第一信号线；以及
行解码器电路，其被构造为基于所述读控制信号将所述读电路电连接至所述第二信号线。
19.根据权利要求18所述的电阻式存储器装置，其中，
所述存储器单元包括选择元件、可变电阻元件和加热元件，并且
所述写电路被构造为供应所述写电流，以使得所述写电流从所述选择元件经所述可变电阻元件流至所述加热元件，以支持所述数据写操作。
20.根据权利要求19所述的电阻式存储器装置，其中，所述读电路被构造为供应所述读电流，以使得所述读电流从所述加热元件经所述可变电阻元件流至所述选择元件，以支持所述数据读操作。
21.根据权利要求19所述的电阻式存储器装置，其中，所述可变电阻元件包括电阻基于相变材料的温度变化的相变材料。
22.根据权利要求19所述的电阻式存储器装置，其中，所述选择元件包括双向阈值开关，并且所述双向阈值开关包括硫系化合物。
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