KR20180069463A - 가변 저항 메모리 소자 - Google Patents

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cell structure
selection element
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최혜진
오정익
백광현
원복연
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삼성전자주식회사
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Abstract

본 발명의 가변 저항 메모리 소자는 제1 전극 라인; 상기 제1 전극 라인 상에 위치하는 가변 저항층 및 상기 가변 저항층을 보호하는 제1 블록킹층을 포함하는 셀 구조체; 및 상기 셀 구조체 상에 형성된 제2 전극 라인을 포함한다. 상기 제1 블록킹층은 상기 가변 저항층의 상면, 하면 및 상하면중 적어도 어느 하나에 형성되어 있고, 상기 제1 블록킹층은 금속층 또는 탄소 계열의 도전층으로 구성된다.

Description

가변 저항 메모리 소자{Variable resistance memory device}
본 발명의 기술적 사상은 가변 저항 메모리 소자에 관한 것으로서, 보다 상세하게는 셀 구조체의 특성 열화를 방지할 수 있는 가변 저항 메모리 소자에 관한 것이다.
가변 저항 메모리 소자는 인가 전압에 따른 가변 저항층의 전류 전달 특성을 이용하는 것으로 플래시 메모리 장치를 대체할 것으로 주목받고 있다. 가변 저항 메모리 소자의 대표적인 예로 상변화 램(PRAM, Phase change RAM(random access memory))이나 저항 램(RRAM, Resistance RAM)등 등을 들 수 있다. 이와 같은 가변 저항 메모리 소자는 셀 구조체의 특성 열화를 방지하는 것이 필요하다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 셀 구조체의 특성 열화를 방지할 수 있는 가변 저항 메모리 소자를 제공하는 데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자는 제1 전극 라인; 상기 제1 전극 라인 상에 위치하는 가변 저항층 및 상기 가변 저항층을 보호하는 제1 블록킹층을 포함하는 셀 구조체; 및 상기 셀 구조체 상에 형성된 제2 전극 라인을 포함한다. 상기 제1 블록킹층은 상기 가변 저항층의 상면, 하면 및 상하면중 적어도 어느 하나에 형성되어 있고, 상기 제1 블록킹층은 금속층 또는 탄소 계열의 도전층으로 구성된다.
본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자는 제1 방향을 따라 연장되고 나란히 떨어져 배치된 복수개의 제1 전극 라인들; 상기 제1 전극 라인들의 상부에서 상기 제1 방향과 수직인 제2 방향을 따라 연장되고 나란히 떨어져 배치된 복수개의 제2 전극 라인들; 및 상기 제1 전극 라인들과 상기 제2 전극 라인들 사이의 교차점에서 배치되고 서로 떨어져 배치된 복수개의 메모리 셀들을 포함한다.
상기 메모리 셀들 각각은, 상기 제1 전극 라인 또는 제2 전극 라인과 전기적으로 연결되고, 선택 소자층, 중간 전극층, 가변 저항층 및 블록킹층을 구비하는 셀 구조체를 포함한다. 상기 블록킹층은 상기 선택 소자층 및 상기 가변 저항층의 상면, 하면 및 상하면중 적어도 어느 하나에 형성되어 있고, 상기 블록킹층은 금속층 또는 탄소 계열의 도전층으로 구성된다.
또한, 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자는 기판 상에, 제1 방향을 따라 나란히 떨어져 배치된 복수개의 제1 전극 라인들을 포함하는 제1 전극 라인층; 제1 전극 라인층의 상부에 배치되고 상기 제1 방향과 수직인 제2 방향을 따라 나란히 떨어져 배치된 복수개의 제2 전극 라인들을 포함하는 제2 전극 라인층; 상기 제2 전극 라인층 상에 배치되고 상기 제1 전극 라인에 대응하여 동일하게 배치된 제3 전극 라인들을 포함하는 제3 전극 라인층; 상기 제1 전극 라인들과 상기 제2 전극 라인들 사이의 교차점에서 배치된 복수개의 제1 메모리 셀들을 구비한 제1 메모리 셀층; 및 상기 제2 전극 라인들과 상기 제3 전극 라인들 사이의 교차점에서 배치된 복수개의 제2 메모리 셀들을 구비한 제2 메모리 셀층을 포함한다.
상기 제1 메모리 셀 및 제2 메모리 셀들 각각은 선택 소자층, 중간 전극층, 가변 저항층 및 블록킹층을 구비하는 셀 구조체를 포함한다. 상기 블록킹층은 상기 선택 소자층 및 상기 가변 저항층의 상면, 하면 및 상하면중 적어도 어느 하나에 형성되어 있고, 상기 블록킹층은 금속층 또는 탄소 계열의 도전층으로 구성된다.
본 발명의 기술적 사상의 가변 저항 메모리 소자는 가변 저항층의 상면, 하면 및 상하면중 적어도 어느 하나에 블록킹층을 형성함으로써 셀 구조체의 특성 열화를 방지할 수 있다.
본 발명의 기술적 사상의 가변 저항 메모리 소자는 선택 소자층의 상면, 하면 및 상하면중 적어도 어느 하나에 블록킹층을 형성함으로써 셀 구조체의 특성 열화를 방지할 수 있다.
본 발명의 기술적 사상의 가변 저항 메모리 소자는 기판 상에서 제1 방향 및 제2 방향에 따라 메모리 셀을 구성하는 셀 구조체의 모양이나 구조를 동일하게 하여 소자 특성을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 가변 저항 메모리 소자에 대한 등가 회로도이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자를 설명하기 위하여 개략적으로 도시한 사시도이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자의 단위 메모리 셀을 개략적으로 도시한 사시도이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자의 단위 메모리 셀의 회로도이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자의 전류 및 전압 특성을 도시한 도면이다.
도 6은 본 발명의 기술적 사상의 일 실시예에 따른 가변 저항 메모리 소자에 대한 사시도이다.
도 7은 도 6의 X-X' 및 Y-Y' 부분을 절단하여 보여주는 단면도이다.
도 8은 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 가변 저항층에 대해 셋 및 리셋 프로그래밍을 보여주는 그래프이다.
도 9는 본 발명의 기술적 사상의 일 실시예에 따른 가변 저항 메모리 소자의 메모리 셀에 인가된 전압에 따른 가변 저항층의 이온 확산 경로를 개략적으로 나타낸 도면이다.
도 10은 본 발명의 기술적 사상의 일 실시예에 따른 가변 저항 메모리 소자의 선택 소자층의 전압-전류 곡선을 개략적으로 나타낸 그래프이다.
도 11은 본 발명의 기술적 사상의 일 실시예에 따른 가변 저항 메모리 소자에 대한 사시도이다.
도 12는 도 11의 X-X' 및 Y-Y' 부분을 절단하여 보여주는 단면도이다.
도 13은 본 발명의 기술적 사상의 일 실시예에 따른 가변 저항 메모리 소자에 대한 사시도이고, 도 14는 도 13의 X-X' 및 Y-Y' 부분을 절단하여 보여주는 단면도이다.
도 15 내지 도 18은 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 19a 내지 도 19d는 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 셀 구조체를 설명하기 위한 사시도들이다.
도 20은 본 발명의 기술적 사상의 일 실시예에 따른 가변 저항 메모리 소자에 대한 사시도이다.
도 21은 도 20의 2X-2X' 및 2Y-2Y' 부분을 절단하여 보여주는 단면도이다.
도 22는 본 발명의 기술적 사상의 일 실시예에 따른 가변 저항 메모리 소자에 대한 사시도이고, 도 23은 도 22의 X-X'부분을 절단하여 보여주는 단면도이다.
도 24는 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자의 구성도이다.
도 25는 본 발명의 일 실시예에 의한 가변 저항 메모리 소자를 포함하는 데이터 처리 시스템의 구성도이다.
도 26은 본 발명의 일 실시예에 의한 가변 저항 메모리 소자를 포함하는 데이터 처리 시스템의 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 본 발명의 실시예들은 어느 하나로만 구현될 수도 있고, 또한, 이하의 실시예들은 하나 이상을 조합하여 구현될 수도 있다. 따라서, 본 발명의 기술적 사상을 하나의 실시예에 국한하여 해석되지는 않는다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 가변 저항 메모리 소자에 대한 등가 회로도이다.
구체적으로, 가변 저항 메모리 소자(VRM)는 제1 방향(Y 방향)을 따라 연장되고 제1 방향에 수직한 제2 방향(X 방향)으로 이격된 워드 라인(WL1, WL2)을 포함할 수 있다. 가변 저항 메모리 소자(VRM)는 워드 라인(WL1, WL2)과 제3 방향(Z 방향)으로 이격되고, 제2 방향을 따라 연장되고 제1 방향으로 이격된 비트 라인(BL1, BL2, BL3, BL4)을 포함할 수 있다. 제3 방향은 제1 방향 및 제2 방향과 수직한 방향일 수 있다.
워드 라인(WL1, WL2)은 제1 전극 라인(또는 제1 신호 라인)이라 명명할 수 있다. 비트 라인(BL1, BL2, BL3, BL4)은 제2 전극 라인(또는 제2 신호 라인)이라 명명할 수 있다. 반대로, 워드 라인(WL1, WL2)은 제2 전극 라인(제2 신호 라인)이라 명명할 수 있다. 비트 라인(BL1, BL2, BL3, BL4)은 제1 전극 라인(제1 신호 라인)이라 명명될 수 있다.
메모리 셀(MC)은 비트 라인(BL1, BL2, BL3, BL4)과 워드 라인(WL1, WL2)과의 사이에 각각 배치될 수 있다. 메모리 셀(MC)은 비트 라인(BL1, BL2, BL3, BL4)과 워드 라인(WL1, WL2)의 교차점에 배치될 수 있고, 정보 저장을 위한 가변 저항층(ME)과 메모리 셀(MC)을 선택하기 위한 선택 소자(SW)를 포함할 수 있다. 선택 소자(SW)는 스위칭 소자 또는 억세스 소자로도 명명될 수도 있다.
메모리 셀(MC)은 제3 방향을 따라 동일한 구조로 배치될 수 있다. 메모리 셀(MC)은 제1 방향 및 제2 방향으로 단층의 메모리 셀 어레이를 구성할 수 있다. 가변 저항 메모리 소자(VRM)는 제3 방향으로 메모리 셀 어레이를 적층할 경우 3차원 수직 구조의 메모리 셀 어레이를 포함할 수 있다.
워드 라인(WL1)과 비트 라인(BL1) 사이에 배치되는 메모리 셀(MC)에서, 선택 소자(SW)는 워드 라인(WL1)에 전기적으로 연결되고, 가변 저항층(ME)은 비트 라인(BL4)에 전기적으로 연결되며, 가변 저항층(ME)과 선택 소자(SW)는 직렬로 연결될 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 예컨대, 도 1에 도시된 것과는 달리, 메모리 셀(MC)에서 선택 소자(SW)와 가변 저항층(ME)의 위치가 바뀔 수 있다. 이에 따라, 메모리 셀(MC)에서 가변 저항층(ME)이 워드 라인(WL1)에 연결되고 선택 소자(SW)가 비트 라인(BL4)과 연결될 수도 있다.
가변 저항 메모리 소자(VRM)의 구동 방법에 대하여 간단히 설명한다. 워드 라인(WL1, WL2)과 비트 라인(BL1, BL2, BL3, BL4)을 통해 메모리 셀(MC)의 가변 저항층(ME)에 전압이 인가되어, 가변 저항층(ME)에 전류가 흐를 수 있다. 예컨대, 가변 저항층(ME)은 제1 상태와 제2 상태 간에 가역적으로 천이할 수 있는 상변화 물질층을 포함할 수 있다. 그러나 가변 저항층(ME)은 이에 한정되는 것은 아니며, 인가된 전압에 따라 저항값이 달라지는 가변 저항체라면 어떠한 것도 포함할 수 있다. 예컨대, 선택된 메모리 셀(MC)은 가변 저항층(ME)에 인가되는 전압에 따라 가변 저항층(ME)의 저항이 제1 상태와 제2 상태 간에 가역적으로 천이할 수 있다.
가변 저항층(ME)의 저항 변화에 따라, 메모리 셀(MC)은 '0' 또는 '1'과 같은 디지털 정보를 기억할 수 있고, 메모리 셀(MC)로부터 디지털 정보를 소거할 수도 있다. 예컨대, 메모리 셀(MC)에서 고저항 상태 '0'과 저저항 상태 '1'로 데이터를 기입할 수 있다. 여기서, 고저항 상태 '0'에서 저저항 상태 '1'로의 기입을 '셋(set) 동작'이라 칭할 수 있고, 저저항 상태 '1'에서 고저항 상태 '0'으로의 기입을 '리셋(reset) 동작'이라 칭할 수 있다. 그러나 본 발명의 실시예들에 따른 메모리 셀(MC)은 예시된 고저항 상태 '0' 및 저저항 상태 '1'의 디지털 정보에만 한정되는 것은 아니며, 다양한 저항 상태들을 저장할 수 있다.
워드 라인(WL1, WL2) 및 비트 라인(BL1, BL2, BL3, BL4)의 선택에 의해 임의의 메모리 셀(MC)이 어드레스될 수 있고, 워드 라인(WL1, WL2) 및 비트 라인(BL1, BL2, BL3, BL4) 사이에 소정의 신호를 인가하여, 메모리 셀(MC)을 프로그래밍할 수 있다. 비트 라인(BL1, BL2, BL3, BL4)을 통하여 전류 값을 측정함으로써, 해당 메모리 셀(MC)의 가변 저항층(ME)의 저항값에 따른 정보, 즉 프로그래밍된 정보를 판독할 수 있다.
도 2는 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자를 설명하기 위하여 개략적으로 도시한 사시도이다.
구체적으로, 가변 저항 메모리 소자(VRM)는 복수개의 메모리 셀(MC)들을 포함할 수 있다. 메모리 셀(MC)은 셀 구조체(17)로 구성될 수 있다. 가변 저항 메모리 소자(VRM)를 구성하는 복수개의 메모리 셀들(MC)이 메모리 셀 어레이를 구성할 수 있다. 가변 저항 메모리 소자(VRM)는 복수개의 제1 전극 라인들(SL1) 및 복수개의 제2 전극 라인들(SL2)을 포함하고, 제1 전극 라인들(SL1)과 제2 전극 라인들(SL2)은 실질적으로 서로에 대해 직각을 이루고 각각의 교차점에서 메모리 셀(MC)이 정의될 수 있다.
제1 전극 라인들(SL1)은 제1 방향(Y방향)으로 연장되고 제2 방향(X 방향)으로 서로 떨어져 위치할 수 있다. 제2 전극 라인들(SL2)은 제1 전극 라인들(SL1)과 제3 방향(Z 방향)으로 떨어져 위치할 수 있다. 제2 전극 라인들(SL2)은 제1 전극 라인들(SL1)의 상부에서 제2 방향으로 연장되고 제1 방향으로 서로 떨어져 위치할 수 있다. 제1 전극 라인들(SL1) 및 제2 전극 라인들(SL2)은 원하는 형식으로 배열될 수 있다. 예를 들면, 제1 전극 라인들(SL1)이 행 방향으로 배열되면 제2 전극 라인들(SL2)은 열 방향으로 배열될 수 일다. 제1 전극 라인들(SL1)이 워드 라인으로 정의되면 제2 전극 라인들(SL2)은 비트 라인으로 정의될 수 있다.
메모리 셀(MC)은 앞서 설명한 바와 같이 가변 저항층(ME)을 포함하는 셀 구조체(17)를 포함할 수 있다. 셀 구조체(17)는 후술하는 바와 같이 하나 이상의 물질층들로 구성될 수 있다. 셀 구조체(17)는 후에 보다 더 자세하게 설명한다. 메모리 셀(MC)은 디지털 정보를 저장할 수 있다. 메모리 셀(MC)은 앞서 설명한 바와 같이 고저항 상태 및 저저항 상태를 포함한 2개의 상태들 사이의 저항 변화에 의해 디지털 정보를 저장할 수 있다.
도 3은 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자의 단위 메모리 셀을 개략적으로 도시한 사시도이다.
구체적으로, 가변 저항 메모리 소자(VRM)의 단위 메모리 셀(MC)은 제1 전극 라인(SL1), 예컨대 워드 라인과 제2 전극 라인(SL2), 예컨대 비트 라인 사이에 위치하는 선택 소자(SW) 및 가변 저항층(ME)을 포함할 수 있다. 가변 저항층(ME)은 가변 저항 패턴 구조물(29)로 구성될 수 있다. 선택 소자(SW)는 필요에 따라 형성하지 않을 수 있다. 선택 소자(SW)는 선택 소자층(21)으로 구성될 수 있다. 선택 소자층(21)에 대해서는 후에 보다 더 자세하게 설명한다.
가변 저항 패턴 구조물(29)은 제1 패턴(23), 제2 패턴(25), 제3 패턴(27)을 포함하는 적층체 패턴으로 구성될 수 있다. 도 3에서는 편의상 3개의 패턴들로 적층체 패턴을 구성하였으나, 이에 한정되는 것은 아니다. 가변 저항 패턴 구조물(29)은 앞서 설명한 바와 같이 가변 저항층(ME)을 포함할 수 있다.
도 4는 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자의 단위 메모리 셀의 회로도이다.
구체적으로, 가변 저항 메모리 소자(VRM)의 단위 메모리 셀(MC)은 앞서 설명한 바와 같이 비트 라인(BL)과 워드 라인(WL) 사이에 가변 저항층(ME) 및 선택 소자(SW)를 포함할 수 있다. 앞서 설명한 바와 같이 선택 소자(SW)는 필요에 따라 형성하지 않을 수 있다.
선택 소자(SW)는 앞서 설명한 바와 같이 선택 소자층(21)으로 구성될 수 있다 선택 소자층(21)은 전류의 흐름을 제어할 수 있는 전류 조정 소자일 수 있다. 선택 소자층(21)은 오보닉 문턱 스위칭 소자일 수 있다. 오보닉 문턱 스위칭 소자는 비소(As)를 기반으로 하여 실리콘(Si), 저머늄(Ge), 안티몬(Sb), 텔레륨(Te), 셀레늄(Se), 인듐(In) 및 주석(Sn) 중에서 적어도 두 개를 포함하거나, 셀레늄(Se)을 기반으로 하여 실리콘(Si), 저머늄(Ge), 안티몬(Sb), 텔레륨(Te), 비소(As), 인듐(In) 및 주석(Sn) 중에서 적어도 두 개를 포함할 수 있다.
선택 소자층(21)은 실리콘계 물질, 전이 금속 산화물, 칼코게나이드 유리 물질(chalcogenide glasses)로 구성할 수 있다. 선택 소자층(21)은 금속/실리콘/금속 구조(MSM selector)로 구성할 수 있다. 선택 소자층(21)은 실리콘 다이오드, 산화물 다이오드, 터널링 다이오드 등으로 구성될 수 있다. 선택 소자층(21)은 일방향 다이오드, 양방향 다이오드 또는 트랜지스터 등이 될 수 있다.
제1 전극 라인(SL1)은 워드 라인(WL) 또는 비트 라인(BL)일 수 있다. 제2 전극 라인(SL2)은 비트 라인(BL) 또는 워드 라인(WL)일 수 있다. 가변 저항 패턴 구조물(29)은 가변 저항층(ME)을 포함할 수 있다. 메모리 셀(MC)이 가변 저항층(ME)을 포함할 경우, 메모리 셀(MC)은 저항형 메모리 셀 또는 저항성 메모리 셀이 될 수 있다.
예를 들어, 가변 저항층(ME)이 상하부 전극 사이에 위치하는 상변화(phase change)층, 예컨대 GST(Ge-Sb-Te)층으로서 온도에 따라 저항이 변화하는 경우에는 가변 저항 메모리 소자(VRM)는 PRAM이 될 수 있다. 다른 예를 들어, 가변 저항층(ME)이 상하부 전극 사이에 있는 저항 변화층, 예컨대 전이 금속 산화물(complex metal oxide)인 경우에는 가변 저항 메모리 소자(VRM)는 RRAM이 될 수 있다.
도 5는 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자의 전류 및 전압 특성을 도시한 도면이다.
구체적으로, 가변 저항 메모리 소자(도 1 내지 도 4의 VRM)는 전압이 증가함에 따라 고저항 상태(HRS)에서 저저항 상태(LRS)로 설정 기록 상태의 스위칭 거동을 나타낸다. 가변 저항 메모리 소자(VRM)는 전압이 감소함에 따라 저저항 상태(LRS)에서 고저항 상태(HRS)로 재설정 기록 상태의 스위칭 거동을 나타낸다.
가변 저항 메모리 소자(도 1 내지 도 4의 VRM)는 소정 전압에서 읽기 전류(IR)를 검출하여 저저항 상태 또는 고저항 상태를 판단할 수 있다. 이와 같이 가변 저항 메모리 소자(도 1의 VRM)는 저저항 상태 또는 고저항 상태로 온오프의 디지털 정보를 구현할 수 있다.
도 6은 본 발명의 기술적 사상의 일 실시예에 따른 가변 저항 메모리 소자에 대한 사시도이고, 도 7은 도 6의 X-X' 및 Y-Y' 부분을 절단하여 보여주는 단면도이다.
구체적으로, 일 실시예에 따른 가변 저항 메모리 소자(VRM1)는 도 1 내지 도 4의 가변 메모리 소자(VRM)의 구현예일 수 있다. 가변 저항 메모리 소자(VRM1)는 기판(101) 상에 제1 전극 라인층(110L), 제2 전극 라인층(120L) 및 메모리 셀층(MCL)을 포함할 수 있다. 메모리 셀층(MCL)은 도 1 내지 도 4의 메모리 셀(MC)일 수 있다. 메모리 셀층(MCL)은 제1 방향(Y 방향) 및 제2 방향(X 방향)으로 복수개 배치될 경우 단층의 메모리 셀 어레이가 될 수 있다.
기판(101) 상에는 층간 절연층(105)이 배치될 수 있다. 기판(101)은 웨이퍼(Wafer)일 수 있다. 기판(101)은 반도체 기판일 수 있다. 기판(101)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등일 수 있다. 층간 절연층(105)은 실리콘옥사이드와 같은 산화물 또는 실리콘나이트라이드와 같은 질화물로 형성될 수 있고, 제1 전극 라인층(110L)을 기판(101)으로부터 전기적으로 분리하는 역할을 할 수 있다.
본 실시예의 가변 저항 메모리 소자(VRM1)에서, 기판(101) 상에 층간 절연층(105)이 배치되고 있지만, 이는 하나의 예시에 불과하다. 예컨대, 본 실시예의 가변 저항 메모리 소자(VRM1)에서, 후술하는 바와 같이 기판(101) 상에 집적 회로층이 배치될 수도 있고, 그러한 집적 회로층 상에 메모리 셀층(MCL)이 배치될 수 있다. 집적 회로층은 예컨대, 메모리 셀의 동작을 위한 주변 회로 및/또는 연산 등을 위한 코어 회로를 포함할 수 있다. 기판(101) 상에 주변 회로 및/또는 코어 회로 등을 포함하는 집적 회로층이 배치되고, 집적 회로층 상부에 메모리 셀층(MCL)이 배치되는 구조를 COP(Cell On Peri) 구조라고 명명될 수 있다. 이에 대해서는 후에 자세히 설명한다.
제1 전극 라인층(110L)은 제1 방향(Y 방향)으로 상호 평행하게 연장하는 복수의 제1 전극 라인들(110)을 포함할 수 있다. 제2 전극 라인층(120L)은 제1 방향과 교차하는 제2 방향(X방향)으로 상호 평행하게 연장하는 복수의 제2 전극 라인들(120)을 포함할 수 있다. 제1 방향과 제2 방향은 서로 수직으로 교차할 수 있다.
가변 저항 메모리 소자(VRM1)의 구동 측면에서, 제1 전극 라인들(110)은 워드 라인(도 1의 WL1, WL2)에 해당할 수 있고, 제2 전극 라인들(120)은 비트 라인(도 1의 BL1-BL4)에 해당할 수 있다. 또한, 반대로 제1 전극 라인들(110)이 비트 라인(도 1의 BL1-BL4)에 해당하고, 제2 전극 라인들(120)이 워드 라인(도 1의 WL1, WL2)에 해당할 수도 있다.
제1 전극 라인(110) 및 제2 전극 라인(120)은 불순물이 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예컨대, 제1 전극 라인(110) 및 제2 전극 라인(120)은 W, WN, Au, Ag, Cu, Al, TiAlN, Ir, Pt, Pd, Ru, Zr, Rh, Ni, Co, Cr, Sn, Zn, ITO, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있다. 제1 전극 라인(110) 및 제2 전극 라인(120)은 금속층과, 금속층의 적어도 일부를 덮는 도전성 장벽층을 포함할 수 있다. 도전성 장벽층은 예컨대, Ti, TiN, Ta, TaN, 또는 이들의 조합으로 이루어질 수 있다.
메모리 셀층(MCL)은 제1 방향과 제2 방향으로 서로 이격된 복수의 셀 구조체들(140)을 포함할 수 있다. 셀 구조체(140)는 도 1 내지 도 4의 메모리 셀(MC)을 구성할 수 있다. 제1 전극 라인(110)과 제2 전극 라인(120)은 서로 교차할 수 있다. 셀 구조체들(140)은 제1 전극 라인층(110L)과 제2 전극 라인층(120L) 사이의 제1 전극 라인들(110)과 제2 전극 라인들(120)이 교차하는 부분들에 배치될 수 있다.
셀 구조체(140)는 도면에서 사각 기둥 형태의 필라(pillar) 구조물로 도시되어 있다. 후에 더 자세히 설명하는 바와 같이 셀 구조체(140)는 한번의 식각 공정을 통하여 형성되므로 사각 기둥 형태에 한정되지 않고, 원기둥, 타원기둥, 다각형 기둥 등의 다양한 기둥 형태를 가질 수 있다. 셀 구조체(140)는 제1 방향(Y방향)을 따라 형성된 제1 셀 구조체와 제2 방향(X방향)을 따라 형성된 제2 셀 구조체를 포함할 수 있고, 후술하는 바와 같이 한번의 식각 공정을 통하여 형성되므로 제1 셀 구조체와 제2 셀 구조체는 동일한 모양 및 구조를 가질 수 있다. 이렇게 기판(101) 상에서 제1 방향(Y방향) 및 제2 방향(X방향)에 따라 셀 구조체(140)의 모양이나 구조를 동일할 경우, 가변 저항 메모리 소자(VRM1)의 특성을 향상시킬 수 있다.
셀 구조체(140)는 식각 공정에 따라 하부가 상부보다 넓은 구조, 또는 상부가 하부보다 넓은 구조를 가질 수 있다. 셀 구조체(140)는 식각 공정을 정밀하게 제어할 경우, 측면이 거의 수직이 되어 상부와 하부의 넓이 차이가 거의 없도록 할 수도 있다. 도면에서 셀 구조체들(140)이 측면이 수직인 형태로 도시되고 있지만, 이는 도시의 편의를 위한 것으로서, 셀 구조체(140)는 앞서 설명한 바와 같이 하부가 상부보다 넓거나, 또는 상부가 하부보다 넓은 구조를 가질 수 있다.
셀 구조체(140)는 하부 전극층(141), 선택 소자층(143), 중간 전극층(145), 가열(heating) 전극층(147), 가변 저항층(149), 상부 전극층(148) 및 블록킹층(144u, 146u, blocking layer)을 포함할 수 있다. 셀 구조체(140)는 앞서 설명한 바와 같이 선택 소자층(도 3 및 도 4의 21) 및 가변 저항 패턴 구조물(도 3 및 도 4의 29)을 포함할 수 있다.
블록킹층(144u, 146u)은 메모리 셀층(MCL), 예컨대 선택 소자층(143) 및 가변 저항층(149)을 보호하기 위한 보호층일 수 있다. 블록킹층(144u, 146u)은 선택 소자층(143) 및 가변 저항층(149)을 보호하여 셀 구조체(140)의 특성 열화를 방지할 수 있다.
블록킹층(146u)은 가변 저항층(149)의 상면에 형성될 수 있다. 블록킹층(146u)은 상부 전극층(148)의 하면에 형성될 수 있다. 블록킹층(146u)은 제1 블록킹층으로써 제1 상부 블록킹층으로 명명될 수 있다. 블록킹층(144u)은 선택 소자층(143)의 상면에 형성될 수 있다. 블록킹층(144u)은 중간 전극층(145)의 하면에 형성될 수 있다. 블록킹층(144u)은 제2 블록킹층으로써 제2 상부 블록킹층으로 명명될 수 있다. 블록킹층(144u)은 선택 소자층(143)의 상면에 형성된 것으로 도시하였으나, 필요에 따라서 형성하지 않을 수도 있다.
블록킹층(144u, 146u)은 선택 소자층(143) 및 가변 저항층(149)을 보호할 수 있는 금속층을 포함할 수 있다. 블록킹층(144u, 146u)은 금속층 또는 탄소 계열의 도전층을 포함할 수 있다. 일부 실시예들에서, 블록킹층(144u, 146u)은 TiN, TiSiN, TiAlN, TaSiN, TaAlN, TaN, WSi, WN, TiW, MoN, NbN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoAlN, TiAl, TiON, TiAlON, WON, TaON, 탄소(C), 실리콘 카바이드(SiC), 실리콘 카본 나이트라이드(SiCN), 카본 나이트라이드(CN), 티타늄카본나이트라이드(TiCN), 탄탈륨 카본 나이트라이드(TaCN) 혹은 이들의 조합인 고융점 금속 또는 이들의 질화물로 이루어질 수 있다.
일부 실시예들에서, 가변 저항층(149, 도 1, 3, 4에서의 ME)은 가열 시간에 따라 비정질(amorphous) 상태와 결정질(crystalline) 상태 사이에서 가역적으로 변화하는 상변화 물질을 포함할 수 있다. 예컨대, 가변 저항층(149)은 가변 저항층(149)의 양단에 인가되는 전압에 의해 발생하는 줄 열(Joule heat)에 의해 상(phase)이 가역적으로 변화될 수 있고, 이러한 상변화에 의해 저항이 변화될 수 있는 물질을 포함할 수 있다.
구체적으로, 상변화 물질은 비정질 상에서 고저항 상태가 되고, 결정질 상에서 저저항 상태가 될 수 있다. 고저항 상태를 '0'으로, 저저항 상태 '1'로 정의함으로써, 가변 저항층(149)에 데이터가 저장될 수 있다.
일부 실시예들에서, 가변 저항층(149)은 상변화 물질로서 칼코게나이드 물질을 포함할 수 있다. 예를 들어, 가변 저항층(149)은 Ge-Sb-Te(GST)를 포함할 수 있다. 여기서 사용되는 하이픈(-) 표시된 화학적 조성 표기는 특정 혼합물 또는 화합물에 포함된 원소를 표시하고, 표시된 원소를 포함하는 모든 화학식 구조를 나타낼 수 있다. 예를 들어, Ge-Sb-Te는 Ge2Sb2Te5, Ge2Sb2Te7, Ge1Sb2Te4, 또는 Ge1Sb4Te7 등의 물질일 수 있다.
가변 저항층(149)은 전술한 Ge-Sb-Te(GST) 외에도 다양한 칼코게나이드 물질을 포함할 수 있다. 전술한 Ge-Sb-Te(GST) 외에도 다양한 상변화 물질을 포함할 수 있다. 예를 들어, 가변 저항층(149)은 Ge-Te, Sb-Te, In-Se, Ga-Sb, In-Sb, As-Te, Al-Te, Bi-Sb-Te(BST), In-Sb-Te(IST), Ge-Sb-Te, Te-Ge-As, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, In-Ge-Te, Ge-Sn-Te, Ge-Bi-Te, Ge-Te-Se, As-Sb-Te, Sn-Sb-Bi, Ge-Te-O, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd, and Ge-Te-Sn-Pt, In-Sn-Sb-Te, As-Ge-Sb-Te 중 적어도 하나 또는 그 조합을 포함할 수 있다.
가변 저항층(149)을 이루는 각 원소는 다양한 화학적 조성비 (stoichiometry)를 가질 수 있다. 각 원소의 화학적 조성비에 따라 가변 저항층(149)의 결정화 온도, 용융점, 결정화 에너지에 따른 상변화 속도, 및 정보 보유력(retention)이 조절될 수 있다.
또한, 가변 저항층(149)은 질소(N), 산소(O), 실리콘(Si), 탄소(C), 붕소(B), 디스프로슘(Dy) 또는 이들의 조합을 포함하는 불순물이 도핑될 수 있다. 또한, 가변 저항층(149)은 금속을 더 포함할 수 있다. 예를 들어, 가변 저항층(149)은 알루미늄(Al), 갈륨(Ga), 아연(Zn), 티타늄(Ti), 크롬(Cr), 망간(Mn), 철(Fe), 코발트(Co), 니켈(Ni), 몰리브덴(Mo), 루테늄(Ru), 팔라듐(Pd), 하프늄(Hf), 탄탈륨(Ta), 이리듐(Ir), 백금(Pt), 지르코늄(Zr), 탈륨(Tl), 팔라듐(Pd) 및 폴로늄(Po) 중에서 선택된 적어도 하나를 포함할 수 있다. 이러한 금속 물질들은 가변 저항층(149)의 전기 전도성 및 열전도성을 증가시킬 수 있고, 이에 따라 결정화 속도를 증가시켜 셋 속도를 증가시킬 수 있다. 또한, 상기 금속 물질들은 가변 저항층(149)의 정보 보유력 특성을 향상시킬 수 있다.
가변 저항층(149)은 서로 다른 물성을 가지는 두 개 이상의 층들이 적층된 다층 구조를 가질 수 있다. 복수의 층들의 수 또는 두께는 자유롭게 선택될 수 있다. 복수의 층들 사이에는 배리어층이 더 형성될 수 있다. 상기 배리어층은 복수의 층들간에 물질 확산을 방지하는 역할을 할 수 있다. 즉, 배리어층은 복수의 층들 중 후속층을 형성할 때 선행층의 확산을 감소시킬 수 있다.
또한, 가변 저항층(149)은 서로 다른 물질을 포함하는 복수의 층들이 교대로 적층되는 초격자(Super-Lattice) 구조를 가질 수 있다. 예를 들어, 가변 저항층(149)은 Ge-Te으로 이루어지는 제1 층과 Sb-Te으로 이루어지는 제2 층이 교대로 적층되는 구조를 포함할 수 있다. 다만, 상기 제1 층 및 제2 층의 물질이 상기 Ge-Te 및 Sb-Te에 한정되는 것은 아니며, 전술한 다양한 물질들을 각각 포함할 수 있다.
이상 가변 저항층(149)으로서 상변화 물질을 예시하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 가변 저항 메모리 소자(VRM1)의 가변 저항층(149)은 저항 변화 특성을 가지는 다양한 물질을 포함할 수 있다.
일부 실시예들에서, 가변 저항층(149)이 저항 변화층으로써 전이 금속 산화물(transition metal oxide)을 포함하는 경우, 가변 저항 메모리 소자(VRM1)는 RRAM(Resistive RAM)이 될 수 있다. 전이 금속 산화물을 포함하는 가변 저항층(149)은 프로그램 동작에 의하여 적어도 하나의 전기적 통로가 가변 저항층(149) 내에 생성되거나 소멸될 수 있다. 상기 전기적 통로가 생성된 경우에 가변 저항층(149)은 낮은 저항값을 가질 수 있으며, 상기 전기적 통로가 소멸된 경우에 가변 저항층(149)은 높은 저항값을 가질 수 있다. 이러한 가변 저항층(149)의 저항값 차이를 이용하여 가변 저항 메모리 소자(VRM1)는 데이터를 저장할 수 있다.
가변 저항층(149)이 전이 금속 산화물로 이루어지는 경우, 상기 전이 금속 산화물은 Ta, Zr, Ti, Hf, Mn, Y, Ni, Co, Zn, Nb, Cu, Fe, 또는 Cr 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 예를 들면, 상기 전이 금속 산화물은 Ta2O5-x, ZrO2 -x, TiO2 -x, HfO2 -x, MnO2 -x, Y2O3 -x, NiO1 -y, Nb2O5 -x, CuO1 -y, 또는 Fe2O3 -x 중에서 선택되는 적어도 하나의 물질로 이루어지는 단일층 또는 다중층으로 이루어질 수 있다. 상기 예시된 물질들에서, x 및 y는 각각 0≤x≤1.5 및 0≤y≤0.5의 범위 내에서 선택될 수 있으나, 이에 한정되는 것은 아니다.
선택 소자층(143)은 전류의 흐름을 제어할 수 있는 전류 조정 소자일 수 있다. 선택 소자층(143)은 선택 소자층(143) 양단에 걸린 전압의 크기에 따라 저항이 변화할 수 있는 물질층을 포함할 수 있다. 예컨대, 선택 소자층(143)은 오보닉 문턱 스위칭(Ovonic Threshold Switching, OTS)물질을 포함하는 오보닉 문턱 스위칭 소자일 수 있다. OTS 물질을 기반으로 하는 선택 소자층(143)의 기능을 간단히 설명하면, 선택 소자층(143)에 문턱 전압(Vt)보다 작은 전압이 인가될 때 선택 소자층(143)은 전류가 거의 흐르지 않은 고저항 상태를 유지하고, 선택 소자층(143)에 문턱 전압(Vt)보다 큰 전압이 인가될 때, 저저항 상태가 되어 전류가 흐르기 시작한다. 또한, 선택 소자층(143)을 통해 흐르는 전류가 유지 전류(holding current)보다 작아질 때, 선택 소자층(143)은 고저항 상태로 변화될 수 있다.
선택 소자층(143)은 OTS 물질로서 칼코게나이드 스위칭 물질을 포함할 수 있다. 일반적으로, 칼코겐 원소들은 2가 결합(divalent bonding) 및 고립 전자쌍(lone pair electron)의 존재를 특징으로 한다. 2가 결합은 칼코게나이드 물질을 형성하기 위하여 칼코겐 원소들을 결합시켜 사슬 및 고리 구조의 형성을 이끌고, 고립 전자쌍은 전도성 필라멘트를 형성하기 위한 전자 소스를 제공한다. 예컨대, 알루미늄(Al), 갈륨(Ga), 인듐(In), 저머늄(Ge), 주석(Sn), 실리콘(Si), 인(P), 비소(As) 및 안티몬(Sb)과 같은 3가 및 4가 개질제들은 칼코겐 원소의 사슬 및 고리 구조에 들어가 칼코게나이드 물질의 구조적 강성을 결정하고, 결정화 또는 다른 구조적 재배열을 할 수 있는 능력에 따라 칼코게나이드 물질을 스위칭 물질과 상변화 물질로 분류한다.
가열 전극층(147)은 중간 전극층(145)과 가변 저항층(149) 사이에, 가변 저항층(149)과 콘택하도록 배치될 수 있다. 가열 전극층(147)은 셋 또는 리셋 동작에서 가변 저항층(149)을 가열하는 기능을 할 수 있다. 가열 전극층(147)은 가변 저항층(149)과 반응하지 않으면서, 가변 저항층(149)을 상변화시키기에 충분한 열을 발생시킬 수 있는 도전 물질을 포함할 수 있다. 가열 전극층(147)은 탄소 계열의 도전 물질을 포함할 수 있다.
일부 실시예들에서, 가열 전극층(147)은 TiN, TiSiN, TiAlN, TaSiN, TaAlN, TaN, WSi, WN, TiW, MoN, NbN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoAlN, TiAl, TiON, TiAlON, WON, TaON, 탄소(C), 실리콘 카바이드(SiC), 실리콘 카본 나이트라이드(SiCN), 카본 나이트라이드(CN), 티타늄 카본 나이트라이드(TiCN), 탄탈륨 카본 나이트라이드(TaCN) 혹은 이들의 조합인 고융점 금속 또는 이들의 질화물로 이루어질 수 있다. 가열 전극층(147)의 재질이 상기 물질들에 한정되는 것은 아니다.
하부 전극층(141), 중간 전극층(145), 상부 전극층(148)은 전류 통로의 기능을 하는 층으로서 도전성 물질로 형성될 수 있다. 예컨대, 하부 전극층(141), 중간 전극층(145) 및 상부 전극층(148)은 금속, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다.
하부 전극층(141)과 상부 전극층(148)은 선택적으로 형성될 수 있다. 다시 말해서, 하부 전극층(141)과 상부 전극층(148)은 생략될 수도 있다. 다만, 선택 소자층(143) 및 가변 저항층(149)이 제1 및 제2 전극 라인(110, 120)과 직접 콘택함에 따라 발생할 수 있는 오염이나 접촉 불량 등을 방지하기 위하여, 하부 전극층(141) 및 상부 전극층(148)은 제1 및 제2 전극 라인(110, 120)과 선택 소자층(143) 및 블록킹층(146u) 사이에 배치될 수 있다. 더하여, 앞서 설명한 바와 같이 가변 저항층(149) 상에 블록킹층(146u)이 형성되므로 가변 저항층(149)을 보호할 수 있다.
한편, 중간 전극층(145)은 가열 전극층(147)으로부터 열이 선택 소자층(143)으로 전달되는 것을 방지하기 위하여 구비될 수 있다. 선택 소자층(143)은 비정질 상태의 칼코게나이드 스위칭 물질을 포함할 수 있다. 그러나 가변 저항 메모리 소자(VRM1)의 다운 스케일링 경향에 따라 가변 저항층(149), 선택 소자층(143), 가열 전극층(147), 중간 전극층(145)의 두께, 폭 및 이들 사이의 거리가 감소할 수 있다.
따라서, 가변 저항 메모리 소자(VRM1)의 구동 과정에서, 가열 전극층(147)이 발열하여 가변 저항층(149)을 상변화시킬 때 이에 인접하게 배치되는 선택 소자층(143)에도 상기 발열에 의한 영향이 가해질 수 있다. 예컨대, 인접한 가열 전극층(147)으로부터의 열에 의해 선택 소자층(143)이 부분적으로 결정화되는 등의 선택 소자층(143)의 열화 및 손상이 발생할 수 있다.
본 실시예의 가변 저항 메모리 소자(VRM1)에서, 가열 전극층(147)의 열이 선택 소자층(143)에 전달되지 않도록 중간 전극층(145)이 두껍게 형성될 수 있다. 도면에서 중간 전극층(145)이 하부 전극층(141)이나 상부 전극층(148)과 유사한 두께로 형성되고 있지만, 열 차단 기능을 위해 중간 전극층(145)은 하부 전극층(141)이나 상부 전극층(148)보다 두껍게 형성될 수 있다.
예컨대, 중간 전극층(145)은 약 10㎚ 내지 약 100㎚ 정도의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다. 또한, 중간 전극층(145)은 열 차단 기능을 위해 적어도 하나의 열적 장벽(thermal barrier)층을 포함할 수 있다. 중간 전극층(145)이 2개 이상의 열적 장벽층을 포함하는 경우에, 중간 전극층(145)은 열적 장벽층과 전극 물질층이 번갈아 적층되는 구조를 가질 수 있다. 더하여, 가열 전극층(147)의 열이 선택 소자층(143)에 전달되지 않도록 선택 소자층(143) 상에 블록킹층(144u)이 형성될 수 있다.
제1 전극 라인들(110) 사이에는 제1 절연층(160a)이 배치되고, 메모리 셀층(MCL)의 셀 구조체들(140) 사이에는 제2 절연층(160b)이 배치될 수 있다. 또한, 제2 전극 라인들(120) 사이에는 제3 절연층(160c)이 배치될 수 있다. 제1 내지 제3 절연층(160a 내지 160c)은 동일 물질의 절연층으로 형성되거나 적어도 하나는 다른 물질의 절연층으로 형성될 수 있다. 이러한 제1 내지 제3 절연층(160a 내지 160c)은 예컨대, 산화물 또는 질화물의 유전체 물질로 형성되며, 각층의 소자들을 서로 전기적으로 분리하는 기능을 할 수 있다. 한편, 제2 절연층(160b)을 대신하여 에어갭(미도시)이 형성될 수도 있다. 에어갭이 형성되는 경우, 상기 에어갭과 셀 구조체들(140) 사이에 소정의 두께를 갖는 절연 라이너(미도시)가 형성될 수도 있다.
도 8은 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 가변 저항층에 대해 셋 및 리셋 프로그래밍을 보여주는 그래프이다.
구체적으로, 가변 저항층(도 6 및 도 7의 149)을 구성하는 상변화 물질을 결정화 온도(crystallization temperature, Tx)와 용융점(melting point, Tm) 사이의 온도로 일정 시간 가열한 후에 서서히 냉각하면, 상기 상변화 물질은 결정 상태가 된다. 이러한 결정 상태를 '셋 상태'라고 지칭하며, 데이터 '0'이 저장된 상태이다. 반면, 상기 상변화 물질을 상기 용융점(Tm) 이상의 온도로 가열한 후에 급냉하면, 상기 상변화 물질은 비정질 상태가 된다. 이러한 비정질 상태를 '리셋 상태'라고 지칭하며, 데이터 '1'이 저장된 상태이다. 이는 앞서 설명한 바와 같다.
따라서, 가변 저항층(149)에 전류를 공급하여 데이터를 저장하고, 가변 저항층(149)의 저항값을 측정하여 데이터를 독취할 수 있다. 한편, 상변화 물질의 가열 온도는 전류의 양에 비례하는데, 전류의 양이 증가할수록 높은 집적도의 달성은 어려워진다. 그리고 비정질 상태로의 변환은 결정질 상태로의 변환보다 많은 전류량이 요구되므로, 가변 저항 메모리 소자의 소비 전력이 증가한다. 따라서, 소비 전력을 줄이기 위해, 작은 전류량으로 상변화 물질을 가열시켜 결정질 또는 비정질 상태로 변환시키는 것이 요구된다. 특히, 높은 집적도 달성을 위해서는 비정질 상태로의 변환을 위한 전류, 즉, 리셋 전류를 줄이는 것이 요구된다.
도 9는 본 발명의 기술적 사상의 일 실시예에 따른 가변 저항 메모리 소자의 메모리 셀에 인가된 전압에 따른 가변 저항층의 이온 확산 경로를 개략적으로 나타낸 도면이다.
구체적으로, 제1 메모리 셀(350A)은 순차적으로 적층된 제1 전극(320A), 가변 저항층(330A) 및 제2 전극(340A)을 포함할 수 있다. 제1 전극(320A)은 가변 저항층(330A)을 상변화시키기에 충분한 열을 발생시킬 수 있는 도전 물질을 포함할 수 있으며, 도 6 및 도 7에서 가열 전극층(147)에 대응될 수 있다. 제1 메모리 셀(350A)에는 제1 전극(320A)에 양의 전압이 인가되고, 제2 전극(340A)에 음의 전압이 인가되어, 제1 화살표(C_A)로 표시된 것과 같이, 제1 전극(320A)으로부터 가변 저항층(330A)을 통해 제2 전극(340A)으로 전류가 흐를 수 있다.
제1 전극(320A)에 흐르는 전류에 의해 제1 전극(320A)에 열이 발생하고, 이에 따라 제1 전극(320A)과 가변 저항층(330A) 사이의 계면에 인접한 가변 저항층(330A)의 일부분(30A_P)으로부터 상변화가 발생할 수 있다. 예컨대, 가변 저항층(330A)의 일부분(330A_P)이 결정 상태(즉, 저저항 상태)로부터 비정질 상태(즉, 고저항 상태)로 변화되는 '리셋 동작'에서, 일부분(330A_P) 내의 양이온과 음이온은 인가된 전압에 의해 각각 다른 속도로 확산할 수 있다. 구체적으로, 가변 저항층(330A)의 일부분(30A_P) 내에서 양이온, 예컨대, 안티몬 이온(Sb+)의 확산 속도가 음이온, 예컨대, 텔루륨 이온(Te-)의 확산 속도보다 상대적으로 빠를 수 있다. 따라서, 안티몬 이온(Sb+)이 음의 전압이 인가된 제2 전극(340A) 방향으로 더 많이 확산할 수 있다. 텔루륨 이온(Te-)이 제1 전극(320A) 방향으로 확산하는 속도보다 안티몬 이온(Sb+)이 제2 전극(340A) 방향으로 확산하는 속도가 더 클 수 있다.
반면, 제2 메모리 셀(350B)은 제1 전극(320B), 가변 저항층(330B) 및 제2 전극(340B)을 포함하고, 제1 전극(320B)에 음의 전압이, 제2 전극(340B)에 양의 전압이 인가되어, 제2 화살표(C_B)로 표시된 것과 같이, 제2 전극(340B)으로부터 가변 저항층(330B)을 통해 제1 전극(320B)으로 전류가 흐를 수 있다.
제1 전극(320B)에 흐르는 전류에 의해 제1 전극(320B)에 열이 발생하고, 이에 따라 제1 전극(320B)과 가변 저항층(330B) 사이의 계면에 인접한 가변 저항층(330B)의 일부분(330B_P)으로부터 상변화가 발생할 수 있다. 이때, 가변 저항층(330B)의 일부분(330B_P) 내에서 안티몬 이온(Sb+)의 확산 속도가 텔루륨 이온(Te-)의 확산 속도보다 상대적으로 빠를 수 있고, 안티몬 이온(Sb+)이 음의 전압이 인가된 제1 전극(320B) 방향으로 더 많이 확산할 수 있다.
따라서, 제2 메모리 셀(350B)의 경우, 제1 전극(320B)과 가변 저항층(330B) 사이의 계면 근처에서 안티몬 이온(Sb+)의 농도가 더 높아, 가변 저항층(330B)의 국부적 농도 변화가 유발될 수 있다. 그에 반해, 제1 메모리 셀(350A)의 경우에는, 제1 전극(320A)과 가변 저항층(330A) 사이의 계면 근처에서 텔루륨 이온(Te-)의 농도가 더 높아, 가변 저항층(330A)의 국부적 농도 변화가 유발될 수 있다.
결론적으로, 가변 저항층(330A, 330B)에 인가되는 전압의 크기, 가변 저항층(330A, 330B)에 흐르는 전류의 방향, 가변 저항층(330A, 330B) 및 제1 전극(320A, 320B)의 기하학(geometry) 등에 따라 가변 저항층(330A, 330B) 내의 이온들 또는 공공들(vacancies)의 분포 등이 달라질 수 있다. 가변 저항층(330A, 330B) 내의 이러한 국부적 농도 변화에 의해, 동일한 전압이 인가된 상태일지라도 가변 저항층(330A, 330B)의 저항이 변동될 수 있고, 따라서 제1 및 제2 메모리 셀(350A, 50B)은 서로 다른 동작 특성, 예컨대 서로 다른 저항값을 나타낼 수 있다.
한편, 도 9에서 안티몬 이온(Sb+)과 텔루륨 이온(Te-)을 예로 들어 이온 확산 경로를 개략적으로 설명하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 특히, 도 6 및 도 7의 설명 부분에서, 가변 저항층(149)에 대하여 설명한 것과 같이, 가변 저항층(330A, 330B)은 칼코게나이드 물질을 포함할 수 있고, 또한, 불순물이 도핑될 수 있다. 따라서 가변 저항층(330A, 330B)에 포함된 물질의 종류 및 조성, 불순물의 종류 및 농도 등에 따라 가변 저항층(330A, 330B) 내의 이온 확산 정도는 더욱 달라질 수 있고, 따라서 제1 및 제2 메모리 셀(350A, 350B)의 동작 특성 변동(variation)은 더욱 증가할 수 있다.
도 10은 본 발명의 기술적 사상의 일 실시예에 따른 가변 저항 메모리 소자의 선택 소자층의 전압-전류 곡선을 개략적으로 나타낸 그래프이다.
구체적으로, 제1 곡선(361)은 선택 소자층(도 6 및 도 7의 143)에 전류가 흐르지 않는 상태의 전압-전류 관계를 나타낸다. 여기서, 선택 소자층(143)은 제1 전압 레벨(363)의 문턱 전압(Vt)을 갖는 스위칭 소자로 작용할 수 있다. 전압과 전류가 0인 상태에서 전압이 서서히 증가할 때, 전압이 문턱 전압(Vt)(즉, 제1 전압 레벨(363))에 도달할 때까지 선택 소자층(143)에는 거의 전류가 흐르지 않을 수 있다. 그러나 전압이 문턱 전압(Vt)을 초과하자마자, 선택 소자층(143)에 흐르는 전류가 급격히 증가할 수 있고, 선택 소자층(143)에 인가되는 전압은 포화 전압(Vs)(즉, 제2 전압 레벨(364))까지 감소하게 된다.
제2 곡선(362)은 선택 소자층(143)에 전류가 흐르는 상태에서의 전압-전류 관계를 나타낸다. 선택 소자층(143)에 흐르는 전류가 제1 전류 레벨(366)보다 커짐에 따라 선택 소자층(143)에 인가되는 전압은 제2 전압 레벨(364)보다 약간 증가할 수 있다.
예를 들어, 선택 소자층(143)에 흐르는 전류가 제1 전류 레벨(366)로부터 제2 전류 레벨(367)까지 상당히 증가하는 동안 선택 소자층(143)에 인가되는 전압은 제2 전압 레벨(364)로부터 미미하게 증가할 수 있다. 즉, 선택 소자층(143)을 통해 전류가 일단 흐르게 되면, 선택 소자층(143)에 인가되는 전압은 포화 전압(Vs)으로 거의 유지될 수 있다. 만약, 전류가 유지 전류 레벨(즉, 제1 전류 레벨(366)) 이하로 감소하게 되면, 선택 소자층(143)은 다시 저항 상태로 전환되어, 전압이 문턱 전압(Vt)으로 증가할 때까지 전류를 효과적으로 블로킹할 수 있다.
도 11은 본 발명의 기술적 사상의 일 실시예에 따른 가변 저항 메모리 소자에 대한 사시도이고, 도 12는 도 11의 X-X' 및 Y-Y' 부분을 절단하여 보여주는 단면도이다.
구체적으로, 일 실시예에 따른 가변 저항 메모리 소자(VRM2)는 도 1 내지 도 4의 가변 메모리 소자(VRM)의 구현예일 수 있다. 가변 저항 메모리 소자(VRM2)는 도 6 및 도 7과 비교할 때 블록킹층(144l, 146l)의 형성 위치를 제외하고는 동일할 수 있다. 이에 따라, 도 11 및 도 12에서 도 6 및 도 7과 동일한 내용은 간단히 설명하거나 생략한다.
가변 저항 메모리 소자(VRM2)의 메모리 셀층(MCL)은 제1 방향과 제2 방향으로 서로 이격된 복수의 셀 구조체들(140)을 포함할 수 있다. 셀 구조체(140)는 하부 전극층(141), 선택 소자층(143), 중간 전극층(145), 가열(heating) 전극층(147), 가변 저항층(149), 상부 전극층(148) 및 블록킹층(144l, 146l)을 포함할 수 있다.
블록킹층(144l, 146l)은 메모리 셀층(MCL), 예컨대 선택 소자층(143) 및 가변 저항층(149)을 보호하기 위하여 형성될 수 있다. 이에 따라, 블록킹층(144l, 146l)은 선택 소자층(143) 및 가변 저항층(149)을 보호하여 셀 구조체(140)의 특성 열화를 방지할 수 있다.
블록킹층(146l)은 가변 저항층(149)의 하면에 형성될 수 있다. 블록킹층(146l)은 가열 전극층(147)의 상면에 형성될 수 있다. 블록킹층(146l)은 제1 블록킹층으로써 제1 하부 블록킹층으로 명명될 수 있다. 블록킹층(144l)은 선택 소자층(143)의 하면에 형성될 수 있다. 블록킹층(144l)은 하부 전극층(141)의 상면에 형성될 수 있다. 블록킹층(144l)은 제2 블록킹층으로써 제2 하부 블록킹층으로 명명될 수 있다. 블록킹층(144l)은 선택 소자층(143)의 하면 형성된 것으로 도시하였으나, 필요에 따라서 형성하지 않을 수 있다.
블록킹층(144l, 146l)은 선택 소자층(143) 및 가변 저항층(149)을 보호할 수 있는 금속층을 포함할 수 있다. 블록킹층(144l, 146l)은 금속층 또는 탄소 계열의 도전층을 포함할 수 있다. 블록킹층(144l, 146l)의 구성 물질은 도 6 및 도 7에서 설명하였으므로 여기서는 생략한다.
도 13은 본 발명의 기술적 사상의 일 실시예에 따른 가변 저항 메모리 소자에 대한 사시도이고, 도 14는 도 13의 X-X' 및 Y-Y' 부분을 절단하여 보여주는 단면도이다.
구체적으로, 일 실시예에 따른 가변 저항 메모리 소자(VRM3)는 도 1 내지 도 4의 가변 메모리 소자(VRM)의 구현예일 수 있다. 가변 저항 메모리 소자(VRM3)는 도 6, 도 7, 11 및 도 12와 비교할 때 블록킹층(144l, 144u, 146l, 146u)의 형성 위치를 제외하고는 동일할 수 있다. 이에 따라, 도 13 및 도 14에서 도 6, 도 7, 도 11 및 도 12와 동일한 내용은 간단히 설명하거나 생략한다.
가변 저항 메모리 소자(VRM3)의 메모리 셀층(MCL)은 제1 방향과 제2 방향으로 서로 이격된 복수의 셀 구조체들(140)을 포함할 수 있다. 셀 구조체(140)는 하부 전극층(141), 선택 소자층(143), 중간 전극층(145), 가열(heating) 전극층(147), 가변 저항층(149), 상부 전극층(148) 및 블록킹층(144l, 144u, 146l, 146u)을 포함할 수 있다.
블록킹층(144l, 144u, 146l, 146u)은 메모리 셀층(MCL), 예컨대 선택 소자층(143) 및 가변 저항층(149)을 보호하기 위하여 형성될 수 있다. 이에 따라, 블록킹층(144l, 144u, 146l, 146u)은 선택 소자층(143) 및 가변 저항층(149)을 보호하여 셀 구조체(140)의 특성 열화를 방지할 수 있다.
블록킹층(146u, 146l)은 가변 저항층(149)의 상면 및 하면에 형성될 수 있다. 블록킹층(146u)은 상부 전극층(148)의 하면에 형성될 수 있다. 블록킹층(146u)은 제1 상부 블록킹층으로 명명될 수 있다. 블록킹층(146l)은 가열 전극층(147)의 상면에 형성될 수 있다. 블록킹층(146l)은 제1 하부 블록킹층으로 명명될 수 있다.
블록킹층(144u, 144l)은 선택 소자층(143)의 상면 및 하면에 형성될 수 있다. 블록킹층(144u)은 중간 전극층(145)의 하면에 형성될 수 있다. 블록킹층(144u)은 제2 상부 블록킹층으로 명명될 수 있다. 블록킹층(144l)은 하부 전극층(141)의 상면에 형성될 수 있다. 블록킹층(144l)은 제2 하부 블록킹층으로 명명될 수 있다.
블록킹층(144u, 144l)은 선택 소자층(143)의 상면 및 하면에 형성된 것으로 도시하였으나, 필요에 따라서 형성하지 않을 수도 있다. 블록킹층(144l, 144u, 146l, 146u)은 선택 소자층(143) 및 가변 저항층(149)을 보호할 수 있는 금속층을 포함할 수 있다. 블록킹층(144l, 144u, 146l, 146u)은 탄소 계열의 도전 물질을 포함할 수 있다. 블록킹층(144l, 144u, 146l, 146u)은 구성 물질은 도 6, 도 7, 도 11 및 도 12에서 설명하였으므로 여기서는 생략한다.
도 15 내지 도 18은 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다. 도 15 내지 도 18은 도 6 및 도 7의 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 것이다.
도 15를 참조하면, 기판(101) 상에 층간 절연층(105)을 형성한다. 층간 절연층(105)은 예컨대, 실리콘 산화층 또는 실리콘 질화층으로 형성할 수 있다. 물론, 층간 절연층(105)의 재질이 상기 물질들에 한정되는 것은 아니다. 층간 절연층(105) 상에 앞서 설명한 바와 같이 제1 방향(Y 방향)으로 연장하고 서로 이격된 복수의 제1 전극 라인들(110)을 구비한 제1 전극 라인층(110L)을 형성한다.
제1 전극 라인들(110)은 양각 식각 공정 또는 다마신 공정으로 형성할 수 있다. 제1 전극 라인들(110)의 재질에 대해서는 도 6 및 도 7의 설명 부분에서 설명한 바와 같다. 제1 전극 라인들(110) 사이에는 제1 방향으로 연장하는 제1 절연층(160a)이 배치될 수 있다.
제1 전극 라인층(110L) 및 제1 절연층(160a) 상에 하부 전극용 물질층(141k), 선택 소자용 물질층(143k), 제2 상부 블록킹용 물질층(144k), 중간 전극용 물질층(145k), 가열 전극용 물질층(147k), 가변 저항용 물질층(149k), 제1 상부 블록킹용 물질층(146k), 및 상부 전극용 물질층(148k)을 순차적으로 적층하여 적층 구조체(140k)를 형성한다. 적층 구조체(140k)를 구성하는 각 물질층의 재질이나 기능 등은 앞서 설명하였으므로 생략한다.
도 16을 참조하면, 적층 구조체(도 15의 140k) 형성 후, 적층 구조체(140k) 상에 제1 방향(Y 방향) 및 제2 방향(X 방향)으로 서로 이격된 하드 마스크 패턴(180)을 형성한다. 하드 마스크 패턴(180)은 하부의 식각 대상층을 식각하는데 이용하는 물질 패턴일 수 있다. 하드 마스크 패턴(180)은 실리콘 산화층, 실리콘 질화층, 폴리실리콘층 또는 그 이외 다른 유전체층으로 형성될 수 있다. 본 실시예에서, 하드 마스크 패턴(180)은 폴리실리콘층(183) 및 실리콘 산화층(181)으로 구성될 수 있다.
하드 마스크 패턴(180)은 제1 방향(Y 방향)과 제2 방향(X 방향)으로 서로 이격된 아일랜드 형태로 형성될 수 있다. 하드 마스크 패턴(180)은 하드 마스크층(미도시) 상에 포토리소그라피 공정을 통해 형성된 PR(Photo-Resist) 패턴을 이용하여 패터닝될 수 있다.
하드 마스크 패턴(190a)은 수십 ㎚ 이하의 매우 미세한 피치(pitch)를 가질 수 있다. 그에 따라, 하드 마스크 패턴(190a)은 단순히 PR 패턴을 이용하여 바로 형성된다기보다는 DPT(Double Patterning Technology)나 QPT(Quadruple Patterning Technology)와 같은 공정을 통해 형성될 수 있다.
도 17을 참조하면, 하드 마스크 패턴(180)을 이용하여 적층 구조체(140k)를 등방성 또는 이방성 식각하여 복수의 셀 구조체들(140)을 형성한다. 셀 구조체들(140)의 형성시에 하드 마스크 패턴(180)중 폴리실리콘층(183)은 식각되어 제거되며, 실리콘 산화층(181)은 두께가 낮아지게 된다.
셀 구조체(140)는 하드 마스크 패턴(180)의 모양에 따라 제1 방향 및 제2 방향으로 서로 이격되고, 하부의 제1 전극 라인들(110)에 전기적으로 연결될 수 있다. 셀 구조체(140)는 하드 마스크 패턴(180)을 이용하여 적층 구조체(140k)를 한번에 식각하여 형성하기 때문에, 도 17의 우측에 표시한 제1 방향(Y 방향)을 따라 형성된 제1 셀 구조체와 도 17의 좌측에 표시한 제2 방향(X 방향)을 따라 형성된 제2 셀 구조체는 동일한 모양을 가질 수 있다.
아울러서, 셀 구조체(140)는 하드 마스크 패턴(180)을 이용하여 적층 구조체(140k)를 한번에 식각하여 형성하기 때문에 하드 마스크 패턴(180)의 모양에 따라 다양한 구조를 가질 수 있다. 예컨대, 셀 구조체(140)는 원기둥, 타원 기둥 또는 다각형 기둥으로 구성될 수 있다. 셀 구조체(140)의 모양에 대해서는 후에 자세히 설명한다.
셀 구조체(140)는 하부 전극층(141), 선택 소자층(143), 중간 전극층(145), 가열 전극층(147), 가변 저항층(149), 상부 전극층(148) 및 블록킹층(144u, 146u)을 포함할 수 있다. 셀 구조체(140) 형성 후, 남은 마스크 패턴은 필요에 따라 애싱(ashing) 및 스트립(strip) 공정을 통해 제거하거나, 후속 공정에서 제거될 수 있다.
하드 마스크 패턴(180)을 이용하여 적층 구조체(140k)를 등방성 또는 이방성 식각하여 셀 구조체들(140)을 형성할때, 제2 상부 블록킹용 물질층(144K) 및 제1 상부 블록킹용 물질층(146k)은 선택 소자층(143) 및 가변 저항층(149)을 보호하는 역할을 수행할 수 있다. 다시 말해서, 적층 구조체(140k)를 식각하는 식각 가스, 예컨대 할로겐 가스(예컨대, 불소 가스(F2), 염소 가스(Cl2), 브로민 가스(Br2))의 확산에 의한 선택 소자층(143) 및 가변 저항층(149)의 손상을 방지할 수 있다.
도 18을 참조하면, 셀 구조체들(140) 사이를 채우는 제2 절연층(160b)을 형성한다. 제2 절연층(160b)은 제1 절연층(160a)과 동일 또는 다른 산화물 또는 질화물로 형성될 수 있다. 셀 구조체들(140) 사이를 완전히 채우도록 절연 물질층을 충분한 두께로 형성하고, CMP(화학기계적연마) 공정 등을 통해 평탄화하여 상부 전극층(148)의 상면이 노출되도록 함으로써, 제2 절연층(160b)을 형성할 수 있다.
이후, 도 7에 도시한 바와 같이 제2 전극 라인층을 위한 도전층을 형성하고 식각을 통해 패터닝함으로써, 제2 전극 라인들(120)을 형성할 수 있다. 제2 전극 라인들(120)은 제2 방향(X방향)으로 연장하고 서로 이격될 수 있다. 계속하여, 제2 전극 라인들(120) 사이에는 제2 방향으로 연장하는 제3 절연층(160c)을 형성할 수 있다.
도 19a 내지 도 19d는 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 셀 구조체를 설명하기 위한 사시도들이다.
구체적으로, 앞서 도 17에서 설명한 바와 같이 셀 구조체(140)는 하드 마스크 패턴(180)을 이용하여 적층 구조체(140k)를 한번에 식각하여 형성하기 때문에 하드 마스크 패턴(180)의 모양에 따라 다양한 구조를 가질 수 있다.
예컨대, 도 19a에 도시한 바와 같이 셀 구조체(140a)는 직사각형 기둥일 수 있다. 도 19b에 도시한 바와 같이 셀 구조체(140b)는 정사각형 기둥일 수 있다. 도 19c에 도시한 바와 같이 셀 구조체(140c)는 원형 기둥일 수 있다. 도 19d에 도시한 바와 같이 셀 구조체(140d)는 삼각형 기둥일 수 있다.
이와 같이 본 발명의 가변 저항 메모리 소자의 셀 구조체(도 17의 140)는 원기둥, 타원 기둥 및 다각형 기둥으로 형성할 수 있다. 이렇게 다양한 구조로 셀 구조체를 형성할 경우, 소자의 설계 자유도를 증가시킬 수 있다.
도 20은 본 발명의 기술적 사상의 일 실시예에 따른 가변 저항 메모리 소자에 대한 사시도이고, 도 21은 도 20의 2X-2X' 및 2Y-2Y' 부분을 절단하여 보여주는 단면도이다.
구체적으로, 일 실시예에 따른 가변 저항 메모리 소자(VRM4)는 도 6 및 도 7의 메모리 셀층(MCL)을 2개 적층한 것을 제외하고는 동일할 수 있다. 가변 저항 메모리 소자(VRM4)는 적층된 2개의 메모리 셀층(MCL1, MCL2)을 포함하는 2층 구조를 가질 수 있다. 이에 따라, 도 20 및 도 21에서 도 6 및 도 7과 동일한 내용은 간단히 설명하거나 생략한다.
제1 전극 라인층(110L)은 제1 방향(Y 방향)으로 상호 평행하게 연장하는 복수의 제1 전극 라인들(110)을 포함한다. 제1 전극 라인층(110L)의 상부에 배치된 제2 전극 라인층(120L)은 제1 방향에 수직하는 제2 방향(X 방향)으로 상호 평행하게 연장하는 복수의 제2 전극 라인들(120)을 포함할 수 있다.
제2 전극 라인층(120L)의 상부에 배치된 제3 전극 라인층(130L)은 제1 방향(Y 방향)으로 상호 평행하게 연장하는 복수의 제3 전극 라인들(130)을 포함할 수 있다. 제3 전극 라인들(130)은 제3 방향(Z 방향)의 위치만 다를 뿐, 연장 방향이나 배치 구조에서 제1 전극 라인들(110)과 실질적으로 동일할 수 있다.
가변 저항 메모리 소자(VRM4)의 구동 측면에서, 제1 전극 라인들(110)과 제3 전극 라인들(130)은 워드 라인들에 해당할 수 있고, 제2 전극 라인들(120)은 비트 라인들에 해당할 수 있다. 또한, 반대로 제1 전극 라인들(110)과 제3 전극 라인들(130)이 비트 라인들에 해당하고, 제2 전극 라인들(120)이 워드 라인들에 해당할 수도 있다.
제1 전극 라인들(110)과 제3 전극 라인들(130)이 워드 라인들에 해당하는 경우에, 제1 전극 라인들(110)은 하부 워드 라인들에 해당하고, 제3 전극 라인들(130)은 상부 워드 라인들에 해당하며, 제2 전극 라인들(120)은 하부 워드 라인들과 상부 워드 라인들에 공유되므로 공통 비트 라인에 해당할 수 있다.
제1 메모리 셀층(MCL1)은 제1 방향(Y 방향) 및 제2 방향(X 방향)으로 서로 이격된 복수의 하부 셀 구조체들(140-1, 제1 메모리 셀)을 포함할 수 있다. 제2 메모리 셀층(MCL2)은 제1 방향 및 제2 방향으로 서로 이격된 복수의 하부 셀 구조체들(140-2, 제2 메모리 셀)을 포함할 수 있다.
도시된 바와 같이 제1 전극 라인들(110)과 제2 전극 라인들(120)은 서로 교차하며, 제2 전극 라인들(120)과 제3 전극 라인들(130)은 서로 교차할 수 있다. 하부 셀 구조체들(140-1, 제1 메모리 셀)은 제1 전극 라인층(110L)과 제2 전극 라인층(120L) 사이의 제1 전극 라인들(110)과 제2 전극 라인들(120)이 교차하는 부분들에 배치될 수 있다. 상부 셀 구조체들(140-2, 제2 메모리 셀)은 제2 전극 라인층(120L)과 제3 전극 라인층(130L) 사이의 제2 전극 라인들(120)과 제3 전극 라인들(130)이 교차하는 부분들에 배치될 수 있다.
하부 셀 구조체들(140-1, 제1 메모리 셀) 및 상부 구조체들(140-2, 제2 메모리 셀)은 각각 하부 전극층(141-1, 141-2), 선택 소자층(143-1, 143-2), 중간 전극층(145-1, 145-2), 가열 전극층(147-1, 147-2), 및 가변 저항층(149-1, 149-2), 상부 전극층(148-1, 148-2) 및 블록킹층(146u-1, 146u-2)을 포함할 수 있다.
제1 전극 라인들(110) 사이에 제1 절연층(160a)이 배치되고, 제1 메모리 셀층(MCL1)의 하부 셀 구조체들(140-1) 사이에 제2 절연층(160b)이 배치될 수 있다. 또한, 제2 전극 라인들(120) 사이에는 제3 절연층(160c)이 배치되고, 제2 메모리 셀층(MCL2)의 상부 셀 구조체들(140-2) 사이에 제4 절연층(160d)이 배치될 수 있다. 제3 전극 라인들(130) 사이에 제5 절연층(160e)이 배치될 수 있다.
본 발명은 도면에서 가변 저항 메모리 소자(VRM4)는 적층된 2개의 메모리 셀층(MCL1, MCL2)을 포함하는 2층 구조를 설명하였지만 이에 한정되지 않으며, 제3 방향으로 더 많은 메모리 셀층이 적층될 수 있다.
도 22는 본 발명의 기술적 사상의 일 실시예에 따른 가변 저항 메모리 소자에 대한 사시도이고, 도 23은 도 22의 X-X'부분을 절단하여 보여주는 단면도이다.
구체적으로, 일 실시예에 따른 가변 저항 메모리 소자(VRM5)는 구동 회로 영역(DCR) 상에 메모리 셀 영역(MCR)이 형성된 것을 제외하고는 동일할 수 있다. 이에 따라, 도 22 및 도 23에서 도 6 및 도 7과 동일한 내용은 간단히 설명하거나 생략한다.
가변 저항 메모리 소자(VRM5)는 기판(101) 상의 제1 레벨에 형성된 구동 회로 영역(DCR)과, 기판(101) 상의 제2 레벨에 형성된 메모리 셀 영역(MCR)을 포함할 수 있다. 여기서, "레벨"은 기판(101)으로부터 제3 방향(수직 방향, Z 방향)으로의 높이를 의미할 수 있다. 기판(101) 상에서 상기 제1 레벨이 상기 제2 레벨보다 기판(101)에 더 가까울 수 있다.
구동 회로 영역(DCR)은 메모리 셀 영역(MCR)의 메모리 셀들을 구동하기 위한 주변 회로들 또는 구동 회로들이 배치되는 영역들로서, 앞서 언급한 집적 회로층에 해당할 수 있다. 예컨대, 구동 회로 영역(DCR)에 배치되는 주변 회로들은 메모리 셀 영역(MCR)으로 입력/출력되는 데이터를 고속으로 처리할 수 있는 회로들일 수 있다. 예컨대, 상기 주변 회로들은 페이지 버퍼(page buffer), 래치 회로(latch circuit), 캐시 회로(cache circuit), 칼럼 디코더(column decoder), 감지 증폭기(sense amplifier), 데이터 인/아웃 회로(data in/out circuit) 또는 로우 디코더(row decoder) 등일 수 있다.
기판(101)에는 소자 분리막(102)에 의해 구동 회로용 활성 영역(AC)이 정의될 수 있다. 기판(101)의 활성 영역(AC) 위에는 구동 회로 영역(DCR)을 구성하는 복수의 트랜지스터들(TR)이 배치될 수 있다. 트랜지스터들(TR)은 각각 게이트(G), 게이트 절연막(GD), 및 소스/드레인 영역(SD)을 포함할 수 있다. 게이트(G)의 양 측벽은 절연 스페이서(103)로 덮일 수 있고, 게이트(G) 및 절연 스페이서(103) 위에 식각 정지막(104)이 형성될 수 있다.
식각 정지막(104)은 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다. 식각 정지막(104) 상에 복수의 하부 층간 절연층(172A, 172B, 172C)이 순차적으로 적층될 수 있다. 하부 층간 절연층(172A, 172B, 172C)은 실리콘 산화물, 실리콘 산질화물, 실리콘 산질화물 등을 포함할 수 있다.
구동 회로 영역(DCR)은 트랜지스터들(TR)에 전기적으로 연결되는 다층 배선 구조(170)를 포함할 수 있다. 다층 배선 구조(170)는 하부 층간 절연층(172A, 172B, 172C)에 의해 상호 절연될 수 있다.
다층 배선 구조(170)는 기판(101) 상에 차례로 순차적으로 적층되고 상호 전기적으로 연결되는 제1 콘택(176A), 제1 배선층(178A), 제2 콘택(176B), 및 제2 배선층(178B)을 포함할 수 있다. 예시적인 실시예들에서, 제1 배선층(178A) 및 제2 배선층(178B)은 금속, 도전성 금속 질화물, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 제1 배선층(178A) 및 제2 배선층(178B)은 텅스텐, 몰리브덴, 티타늄, 코발트, 탄탈륨, 니켈, 텅스텐 실리사이드, 티타늄 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드, 니켈 실리사이드 등과 같은 도전 물질을 포함할 수 있다.
본 실시예에서, 다층 배선 구조(170)가 제1 배선층(178A) 및 제2 배선층(178B)을 포함하는 2층의 배선 구조를 갖는 것으로 예시되었으나, 다층 배선 구조(170)가 그에 한정되는 것은 아니다. 예컨대, 구동 회로 영역(DCR)의 레이아웃, 게이트(G)의 종류 및 배열에 따라 다층 배선 구조(170)는 3층 이상의 다층 배선 구조를 가질 수 있다.
하부 층간 절연층(172A, 172B, 172C) 상에는 층간 절연층(105)이 형성될 수 있다. 메모리 셀 영역(MCR)은 층간 절연층(105) 상에 배치될 수 있다. 층간 절연층(105) 및 메모리 셀 영역(MCR) 영역은 앞서 설명한 바와 같다. 예컨대, 메모리 셀 영역(MCR)은 제1 전극 라인층(110L), 메모리 셀층(MCL) 및 제2 전극 라인층(120L)을 포함할 수 있다. 도시되지는 않았지만, 메모리 셀 영역(MCR)과 구동 회로 영역(DCR)과의 사이에 연결되는 배선 구조물(미도시)이 층간 절연층(105)을 관통하여 배치될 수 있다. 본 실시예의 경우, 구동 회로 영역(DCR) 상부에 메모리 셀 영역(MCR)이 배치되는 구조를 가짐에 따라, 메모리 소자의 집적도가 크게 향상될 수 있다.
도 24는 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자의 구성도이다.
구체적으로, 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자(VRM)는 메모리 셀 어레이(410), 디코더(420), 리드/라이트 회로(430), 입출력 버퍼(440) 및 컨트롤러(450)를 포함한다. 메모리 셀 어레이(410)는 앞서 설명 하였으므로 생략한다.
메모리 셀 어레이(410) 내의 복수의 메모리 셀은 워드 라인(WL)을 통해 디코더(420)와 접속되고, 비트 라인(BL)을 통해 리드/라이트 회로(430)에 접속된다. 디코더(420)는 외부 어드레스(ADD)를 인가받으며, 제어 신호(CTRL)에 따라 동작하는 컨트롤러(450)의 제어에 의해 메모리 셀 어레이(410) 내의 접근하고자 하는 로우 어드레스 및 컬럼 어드레스를 디코딩한다.
리드/라이트 회로(430)는 입출력 버퍼(440) 및 데이터 라인(DL)로부터 데이터(DATA)를 제공받아, 컨트롤러(450)의 제어에 의해 메모리 셀 어레이(410)의 선택된 메모리 셀에 데이터를 기록하거나, 또는 컨트롤러(450)의 제어에 따라 메모리 셀 어레이(410)의 선택된 메모리 셀로부터 리드한 데이터를 입출력 버퍼(440)로 제공한다.
도 25는 본 발명의 일 실시예에 의한 가변 저항 메모리 소자를 포함하는 데이터 처리 시스템의 구성도이다.
구체적으로, 데이터 처리 시스템(500)은 호스트 및 가변 저항 메모리 소자(VRM) 사이에 연결되는 메모리 컨트롤러(520)를 포함할 수 있다. 메모리 컨트롤러(520)는 호스트의 요구에 응답하여 가변 저항 메모리 소자(VRM)를 액세스 하도록 구성될 수 있다. 메모리 컨트롤러(520)는 프로세서(5201), 동작 메모리(5203), 호스트 인터페이스(5205) 및 메모리 인터페이스(5207)를 구비할 수 있다.
프로세서(5201)는 메모리 컨트롤러(520)의 전반적인 동작을 제어하고, 동작 메모리(5203)는 메모리 컨트롤러(520)가 동작하는 데 필요한 어플리케이션, 데이터, 제어 신호 등이 저장될 수 있다. 호스트 인터페이스(5205)는 호스트와 메모리 컨트롤러(520) 사이의 데이터/제어신호 교환을 위한 프로토콜 변환을 수행한다. 메모리 인터페이스(5207)는 메모리 컨트롤러(520)와 가변 저항 메모리 소자(VRM)간의 데이터/제어신호 교환을 위한 프로토콜 변환을 수행한다. 가변 저항 메모리 소자(VRM)는 앞서 설명한 바와 같으므로 생략한다. 데이터 처리 시스템(500)은 메모리 카드일 수 있으나 이에 한정되는 것은 아니다.
도 26은 본 발명의 일 실시예에 의한 가변 저항 메모리 소자를 포함하는 데이터 처리 시스템의 구성도이다.
구체적으로, 데이터 처리 시스템(600)은 가변 저항 메모리 소자(VRM), 프로세서(620), 동작 메모리(630), 사용자 인터페이스(640)를 포함하고, 필요에 따라 통신 모듈(650)을 더 포함할 수도 있다. 프로세서(620)는 중앙처리장치일 수 있다.
동작 메모리(630)는 데이터 처리 시스템(600)이 동작하는 데 필요한 응용 프로그램, 데이터, 제어 신호 등이 저장된다. 사용자 인터페이스(640)는 사용자가 데이터 처리 시스템(600)에 접근할 수 있는 환경을 제공하고, 데이터 처리 시스템(600)의 데이터 처리 과정, 결과 등을 사용자에게 제공한다.
가변 저항 메모리 소자(VRM)는 앞서 도 33에서 설명한 바와 같으므로 설명을 생략한다. 데이터 처리 시스템은 디스크 장치로 활용되거나, 또는 휴대용 전자 기기의 내/외장 메모리 카드로 이용되거나, 이미지 프로세서 및 그 외의 응용 칩셋으로 이용될 수 있다.
이상 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형, 치환 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
110: 제1 전극 라인, 120: 제2 전극 라인, 110L: 제1 전극 라인층, 120L: 제2 전극 라인층, MCL: 메모리 셀층, MC: 메모리 셀, 140: 셀 구조체, 141: 하부 전극층, 143: 선택 소자층, 145: 중간 전극층, 147: 가열 전극층, 149: 가변 저항층, 148: 상부 전극층, 144u, 144l, 146u, 144l: 블록킹층

Claims (20)

  1. 제1 전극 라인;
    상기 제1 전극 라인 상에 위치하는 가변 저항층 및 상기 가변 저항층을 보호하는 제1 블록킹층을 포함하는 셀 구조체; 및
    상기 셀 구조체 상에 형성된 제2 전극 라인을 포함하고,
    상기 제1 블록킹층은 상기 가변 저항층의 상면, 하면 및 상하면중 적어도 어느 하나에 형성되어 있고, 상기 제1 블록킹층은 금속층 또는 탄소 계열의 도전층으로 구성되는 것을 특징으로 하는 가변 저항 메모리 소자.
  2. 제1항에 있어서, 상기 셀 구조체는 선택 소자층을 더 포함하는 것을 특징으로 하는 가변 저항 메모리 소자.
  3. 제2항에 있어서, 상기 선택 소자층의 상면, 하면 및 상하면중 적어도 어느 하나에 제2 블록킹층이 더 형성되어 있고, 상기 제2 블록킹층은 금속층 또는 탄소 계열의 도전층으로 구성되는 것을 특징으로 하는 가변 저항 메모리 소자.
  4. 제2항에 있어서, 상기 셀 구조체는 상기 선택 소자층 상에 중간 전극층을 더 포함하는 것을 특징으로 하는 가변 저항 메모리 소자.
  5. 제4항에 있어서, 상기 중간 전극층의 하면에 상기 제2 블록층이 형성되어 있는 것을 특징으로 하는 가변 저항 메모리 소자.
  6. 제5항에 있어서, 상기 셀 구조체는 상기 제1 전극 라인 상에 상기 선택 소자층, 상기 중간 전극층 및 상기 가변 저항층이 순차적으로 적층된 구조물인 것을 특징으로 하는 가변 저항 메모리 소자.
  7. 제6항에 있어서, 상기 셀 구조체는 상기 선택 소자층의 하부에 하부 전극층을 더 구비하고, 상기 가변 저항층의 상부에 상부 전극층을 더 구비하며,
    상기 제1 블록킹층 및 제2 블록킹층은 상기 하부 전극층의 상면 및 상부 전극층의 하면중 적어도 어느 하나에 형성되어 있는 것을 특징으로 하는 가변 저항 메모리 소자.
  8. 제7항에 있어서, 상기 셀 구조체는 상기 중간 전극층의 상부에 가열 전극층을 더 구비하고, 상기 제1 블록킹층은 상기 가열 전극층의 상부에 형성되어 있는 것을 특징으로 하는 가변 저항 메모리 소자.
  9. 제1항에 있어서, 상기 셀 구조체는 원기둥, 타원 기둥 및 다각형 기둥중 어느 하나로 구성되는 것을 특징으로 하는 가변 저항 메모리 소자.
  10. 제1 방향을 따라 연장되고 나란히 떨어져 배치된 복수개의 제1 전극 라인들;
    상기 제1 전극 라인들의 상부에서 상기 제1 방향과 수직인 제2 방향을 따라 연장되고 나란히 떨어져 배치된 복수개의 제2 전극 라인들; 및
    상기 제1 전극 라인들과 상기 제2 전극 라인들 사이의 교차점에서 배치되고 서로 떨어져 배치된 복수개의 메모리 셀들을 포함하며,
    상기 메모리 셀들 각각은,
    상기 제1 전극 라인 또는 제2 전극 라인과 전기적으로 연결되고, 선택 소자층, 중간 전극층, 가변 저항층 및 블록킹층을 구비하는 셀 구조체를 포함하고,
    상기 블록킹층은 상기 선택 소자층 및 상기 가변 저항층의 상면, 하면 및 상하면중 적어도 어느 하나에 형성되어 있고, 상기 블록킹층은 금속층 또는 탄소 계열의 도전층으로 구성되는 것을 특징으로 하는 가변 저항 메모리 소자.
  11. 제10항에 있어서, 상기 셀 구조체는 상기 제1 방향을 따라 형성된 제1 셀 구조체 및 상기 제2 방향을 따라 형성된 제2 셀 구조체를 포함하고,
    상기 제1 셀 구조체는 상기 제2 셀 구조체와 동일한 모양 및 구조를 갖는 것을 특징으로 하는 가변 저항 메모리 소자.
  12. 제11항에 있어서, 상기 제1 셀 구조체 및 제2 셀 구조체는 원기둥, 타원 기둥 및 다각형 기둥중 어느 하나로 구성되는 것을 특징으로 하는 가변 저항 메모리 소자.
  13. 제10항에 있어서, 상기 제1 전극 라인 및 제2 전극 라인은 워드 라인 또는 비트 라인인 것을 특징으로 하는 가변 저항 메모리 소자.
  14. 제10항에 있어서, 상기 셀 구조체는 상기 제1 전극 라인 상에 상기 선택 소자층, 상기 중간 전극층 및 상기 가변 저항층이 순차적으로 적층된 구조물이고, 상기 블록킹층은 상기 중간 전극층의 하면에 형성되어 있는 것을 특징으로 하는 가변 저항 메모리 소자.
  15. 제10항에 있어서, 상기 셀 구조체들의 사이, 상기 제1 전극 라인들 사이 및 상기 제2 전극 라인들 사이에는 절연층이 형성되어 있는 것을 특징으로 하는 가변 저항 메모리 소자.
  16. 제10항에 있어서, 상기 제1 전극 라인들을 포함하는 제1 전극 라인층은 기판 상부에 배치되며, 상기 제1 전극 라인층의 하부의 상기 기판 상에는 집적 회로층이 더 형성되어 있는 것을 특징으로 하는 가변 저항 메모리 소자.
  17. 기판 상에, 제1 방향을 따라 나란히 떨어져 배치된 복수개의 제1 전극 라인들을 포함하는 제1 전극 라인층;
    제1 전극 라인층의 상부에 배치되고 상기 제1 방향과 수직인 제2 방향을 따라 나란히 떨어져 배치된 복수개의 제2 전극 라인들을 포함하는 제2 전극 라인층;
    상기 제2 전극 라인층 상에 배치되고 상기 제1 전극 라인에 대응하여 동일하게 배치된 제3 전극 라인들을 포함하는 제3 전극 라인층;
    상기 제1 전극 라인들과 상기 제2 전극 라인들 사이의 교차점에서 배치된 복수개의 제1 메모리 셀들을 구비한 제1 메모리 셀층; 및
    상기 제2 전극 라인들과 상기 제3 전극 라인들 사이의 교차점에서 배치된 복수개의 제2 메모리 셀들을 구비한 제2 메모리 셀층을 포함하고;
    상기 제1 메모리 셀 및 제2 메모리 셀들 각각은 선택 소자층, 중간 전극층, 가변 저항층 및 블록킹층을 구비하는 셀 구조체를 포함하고,
    상기 블록킹층은 상기 선택 소자층 및 상기 가변 저항층의 상면, 하면 및 상하면중 적어도 어느 하나에 형성되어 있고, 상기 블록킹층은 금속층 또는 탄소 계열의 도전층으로 구성되는 것을 특징으로 하는 가변 저항 메모리 소자.
  18. 제17항에 있어서, 상기 블록킹층은 상기 선택 소자층 및 가변 저항층을 보호하기 위한 보호층인 것을 특징으로 하는 가변 저항 메모리 소자.
  19. 제17항에 있어서, 상기 셀 구조체는 원기둥, 타원 기둥 및 다각형 기둥중 어느 하나로 구성되는 것을 특징으로 하는 가변 저항 메모리 소자.
  20. 제17항에 있어서, 상기 셀 구조체는 상기 선택 소자층의 하부에 하부 전극층을 더 구비하고, 상기 가변 저항층의 상부에 상부 전극층을 더 구비하며,
    상기 블록킹층은 상기 하부 전극층의 상면 및 상부 전극층의 하면중 적어도 어느 하나에 형성되어 있는 것을 특징으로 하는 가변 저항 메모리 소자.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200025621A (ko) * 2018-08-31 2020-03-10 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20200076445A (ko) * 2018-12-19 2020-06-29 에스케이하이닉스 주식회사 메모리 소자 및 이를 포함하는 전자장치
US11812619B2 (en) 2020-08-12 2023-11-07 Samsung Electronics Co., Ltd. Resistive memory devices

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10672833B2 (en) 2017-07-26 2020-06-02 Micron Technology, Inc. Semiconductor devices including a passive material between memory cells and conductive access lines, and related electronic devices
US20190115392A1 (en) * 2017-10-16 2019-04-18 International Business Machines Corporation Access device and phase change memory combination structure in backend of line (beol)
KR102559577B1 (ko) * 2018-08-08 2023-07-26 삼성전자주식회사 저항성 메모리 장치
US10873024B2 (en) * 2019-04-23 2020-12-22 Tetramem Inc. Providing thermal shield to RRAM cells
US11222854B2 (en) 2019-05-15 2022-01-11 Micron Technology, Inc. Multitier arrangements of integrated devices, and methods of protecting memory cells during polishing
JP2021048258A (ja) * 2019-09-18 2021-03-25 キオクシア株式会社 抵抗変化素子
KR20210041974A (ko) * 2019-10-08 2021-04-16 에스케이하이닉스 주식회사 전자 장치 및 전자 장치의 제조 방법
KR20210047195A (ko) * 2019-10-21 2021-04-29 에스케이하이닉스 주식회사 전자 장치 및 전자 장치의 제조 방법
KR20210127559A (ko) * 2020-04-14 2021-10-22 에스케이하이닉스 주식회사 가변 저항층을 포함하는 반도체 장치
US11380732B2 (en) 2020-07-29 2022-07-05 Micron Technology, Inc. Memory with optimized resistive layers
WO2022151184A1 (en) * 2021-01-14 2022-07-21 Yangtze Advanced Memory Industrial Innovation Center Co., Ltd Phase-change memory cell structure and method for fabricating the same
JP2022125684A (ja) * 2021-02-17 2022-08-29 キオクシア株式会社 抵抗変化型記憶装置
JP2023039618A (ja) * 2021-09-09 2023-03-22 キオクシア株式会社 メモリデバイス
TWI818709B (zh) * 2022-09-02 2023-10-11 力晶積成電子製造股份有限公司 相變化記憶體結構及其製造方法
CN116075212B (zh) * 2023-03-06 2023-07-14 昕原半导体(上海)有限公司 电阻式随机存取存储器及其制备方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8481396B2 (en) * 2009-10-23 2013-07-09 Sandisk 3D Llc Memory cell that includes a carbon-based reversible resistance switching element compatible with a steering element, and methods of forming the same
US8237146B2 (en) * 2010-02-24 2012-08-07 Sandisk 3D Llc Memory cell with silicon-containing carbon switching layer and methods for forming the same
US8936219B2 (en) * 2012-03-30 2015-01-20 The Boeing Company Performance-enhancing winglet system and method
US11133461B2 (en) * 2014-09-26 2021-09-28 Intel Corporation Laminate diffusion barriers and related devices and methods

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200025621A (ko) * 2018-08-31 2020-03-10 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11641749B2 (en) 2018-08-31 2023-05-02 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
KR20200076445A (ko) * 2018-12-19 2020-06-29 에스케이하이닉스 주식회사 메모리 소자 및 이를 포함하는 전자장치
US11812619B2 (en) 2020-08-12 2023-11-07 Samsung Electronics Co., Ltd. Resistive memory devices

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