JP3920851B2 - 半導体メモリ装置 - Google Patents

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Description

この発明は、半導体メモリ装置に関し、より特定的には、異なる種類のメモリを含む半導体メモリ装置に関する。
従来、コンピュータアーキテクチャを採る携帯機器では、たとえば、主記憶部として、高速であるＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を用いるとともに、補助記憶部として、高集積かつ不揮発であるフラッシュメモリが使用されている。図２１は、このような構成を有する従来の携帯機器におけるメモリシステムの構成を示したブロック図である。図２１に示した従来例では、ＳＲＡＭ１０２がＣＰＵ（中央演算処理装置）１０３のデータを記憶する主記憶部として用いられる。また、フラッシュメモリ１０１は、補助記憶部として用いられる。
図２１に示した従来の構成の場合、通常、フラッシュメモリ１０１とＳＲＡＭ１０２との２つのチップが必要であるので、機器の小型化に不利である。また、チップとチップとの間の配線によって遅延が発生するため、速度においても不利である。
このような不都合を解決するために、近年、フラッシュメモリ１０１のチップとＳＲＡＭ１０２のチップとを貼り合わせて１つのパッケージに収めた製品も開発されている。図２２は、そのような従来の開発された半導体パッケージの構成を示した斜視図である。この半導体パッケージでは、図２２に示すように、フラッシュメモリ１０１のチップとＳＲＡＭ１０２のチップとを縦方向に重ねることによって、ある程度の小型化には対応可能である。
しかしながら、図２２に示したフラッシュメモリ１０１のチップとＳＲＡＭ１０２とのチップとを縦方向に重ねて１つのパッケージに収めた製品では、２つのチップを重ねるため、高さ方向を薄くするのは困難であった。このため、より小型化（薄型化）を図るのは困難であるという問題点があった。
また、フラッシュメモリ１０１のチップとＳＲＡＭ１０２のチップとをワイヤ１０４と半田などによって配線するので、寄生容量が増加する。このため、消費電力が大きくなるとともに高速化の妨げになるという問題点もあった。
また、携帯機器の低電源電圧化の要求に対して、フラッシュメモリ１０１のメモリセルの書き込みには、高電圧を必要とする不都合があった。また、高電圧を発生させるための昇圧回路１０１ａの面積および消費電力が大きくなるという不都合もあった。このため、携帯機器の低電源電圧化および低消費電力化を図ることが困難であった。
ところで、近年注目されている不揮発性メモリの１つとして、強誘電体メモリが知られている。この強誘電体メモリは、強誘電体の分極方向による容量変化をメモリ素子として利用するメモリである。この強誘電体メモリは、原理的に、高速かつ低電圧でデータ書き込みが可能であるので、次世代の不揮発性メモリとして注目されている。
強誘電体メモリのメモリセル方式のうち、２トランジスタ２キャパシタ方式および１トランジスタ１キャパシタ方式では、フラッシュメモリに比べて集積度が低いので、フラッシュメモリに置き換わるものとしては不十分である。これに対して、単純マトリックス方式の強誘電体メモリは、ワード線とビット線との交点に強誘電体キャパシタを配置するだけの簡単な構成を有するため、高集積化が可能である。このため、単純マトリックス方式の強誘電体メモリは、フラッシュメモリの置き換え可能なメモリとして注目されている。
しかしながら、単純マトリックス方式の強誘電体メモリでは、非選択セルのデータが消えるディスターブという問題点がある。すなわち、選択ビット線および選択ワード線に接続される非選択のメモリセルには、書き込み時および読み出し時に、１／２Ｖｃｃの電圧が印加されることになる。したがって、強誘電体の持つヒステリシス特性によって、分極量が減少していき、その結果、データが消えてしまうという問題点がある。
この発明の１つの目的は、異なる種類のメモリを含む場合に、より小型化（薄型化）および高速化を図ることが可能な半導体メモリ装置を提供することである。
この発明のもう１つの目的は、上記の半導体メモリ装置において、ディスターブ現象を防止することである。
この発明のさらにもう１つの目的は、上記の半導体メモリ装置において、低電圧化および低消費電力化を図ることである。
課題を解決するための手段および発明の効果
この発明の第１の局面による半導体メモリ装置は、ビット線と、ビット線と交差するように配置されたワード線と、ビット線とワード線との間に配置された記憶手段とを有する単純マトリックス方式のメモリセルを含む第１メモリと、第１メモリとは種類の異なる第２メモリとを備え、第１メモリと第２メモリとは、同一の半導体基板上に積層して形成されており、第１メモリは、複数のメモリセルをそれぞれ含む複数のメモリセルアレイを含み、第２メモリの１つのメモリセルは、１つのメモリセルアレイ内において、１つのビット線に繋がる第１メモリの複数のメモリセルに対して共有化されている。
この第１の局面による半導体メモリ装置では、上記のように、第１メモリと第２メモリとを半導体基板上に形成することによって、たとえば、第１メモリと第２メモリとを同一の半導体基板上に積層して形成すれば、高さ方向の厚みを小さくすることができるので、より小型化（薄型化）を図ることができる。また、第１メモリと第２メモリとを、半導体基板上に積層して形成すれば、第１メモリと第２メモリとの接続に寄生容量の大きいワイヤや半田などを用いる必要がなく、密接に配置可能であるので、第１メモリと第２メモリとの間で高速なデータのやり取りが可能となる。
上記第１の局面による半導体メモリ装置において、好ましくは、第２メモリは、第１メモリへのデータの書き込み時に同じデータが書き込まれるように構成されている。
上記第１の局面による半導体メモリ装置において、好ましくは、ビット線は、主ビット線と、主ビット線に接続され、メモリセルアレイ毎に配置された補助ビット線とを含み、ワード線は、主ワード線と、主ワード線に接続され、メモリセルアレイ毎に配置された補助ワード線とを含み、第１メモリのメモリセルは、補助ワード線と補助ビット線とに接続されている。このように、ビット線およびワード線を階層構造にすることによって、メモリセルに接続される配線が短くなるので、配線容量が小さくなる。これにより、高速な読み出しを行うことができる。
この場合、好ましくは、第１メモリは、強誘電体メモリを含み、強誘電体メモリのメモリセルは、補助ビット線と、補助ワード線と、補助ビット線と補助ワード線との間に配置された記憶手段としての強誘電体層とを含む。このように構成すれば、容易に、単純マトリックス方式の強誘電体メモリからなる第１メモリを実現することができる。この場合、好ましくは、第２メモリは、スタティック型メモリを含み、第１メモリを構成する強誘電体メモリと、第２メモリを構成するスタティック型メモリとで、主ビット線が共有化されている。このように構成すれば、主ビット線をそれぞれ別個に設ける場合に比べて、構造を簡素化することができる。
上記の階層構造のビット線およびワード線を有する構成において、好ましくは、主ビット線と補助ビット線とは、同一の半導体基板上に積層して形成されており、主ワード線と補助ワード線とは、同一の半導体基板上に積層して形成されている。このように構成すれば、容易に、ビット線およびワード線の階層構造を形成することができる。この場合、主ビット線および主ワード線は、補助ビット線および補助ワード線の上方に形成されていてもよい。
上記の階層構造のビット線およびワード線を有する構成において、好ましくは、補助ビット線と主ビット線との間に接続された第１選択トランジスタと、補助ワード線と主ワード線との間に接続された第２選択トランジスタとをさらに備える。このように構成すれば、第１選択トランジスタおよび第２選択トランジスタを用いて、所定の補助ワード線と補助ビット線とを選択することができるので、容易に、第１メモリの所定のメモリセルを選択してデータの書き込みおよび読み出しを行うことができる。この場合、好ましくは、第１選択トランジスタのゲートに接続された第１選択線と、第２選択トランジスタのゲートに接続された第２選択線とをさらに備える。このように構成すれば、第１選択線および第２選択線を用いて、容易に、第１選択トランジスタおよび第２選択トランジスタをオンオフすることができる。
上記の階層構造のビット線およびワード線を有する構成において、好ましくは、第２メモリは、主ビット線に接続されているとともに、メモリセルアレイ毎に設けられている。このように構成すれば、そのメモリセルアレイ毎に配置された第２メモリを高速なキャッシュメモリとして機能させることが可能となる。
上記の階層構造のビット線およびワード線を有する構成において、好ましくは、第２メモリと主ビット線との間に接続されたトランジスタをさらに備える。このように構成すれば、このトランジスタを用いて、選択されたメモリセルアレイの第２メモリと主ビット線とを接続することができる。この場合、好ましくは、第２メモリと主ビット線との間に接続されたトランジスタのゲートに接続された第３選択線をさらに備える。このように構成すれば、第３選択線を用いて、容易に、第２メモリと主ビット線との間に接続されたトランジスタをオンオフすることができる。
上記第１の局面による半導体メモリ装置において、好ましくは、第１メモリは、強誘電体メモリを含み、第２メモリは、スタティック型メモリを含み、強誘電体メモリは、スタティック型メモリの上方に積層して形成されている。このように構成すれば、より小型化（薄型化）および高速化を図ることが可能な強誘電体メモリとスタティック型メモリとからなるメモリシステムを実現することができる。また、強誘電体メモリでは、フラッシュメモリと異なり、書き込み時に高電圧を必要としないので、低電圧化および低消費電力化を図ることができる。
上記第１の局面による半導体メモリ装置において、好ましくは、第１メモリは、磁気メモリを含み、第２メモリは、スタティック型メモリを含み、磁気メモリは、スタティック型メモリの上方に積層して形成されている。このように構成すれば、より小型化（薄型化）および高速化を図ることが可能な磁気メモリとスタティック型メモリとからなるメモリシステムを実現することができる。
上記第１の局面による半導体メモリ装置において、好ましくは、前記第１メモリは、相変化メモリを含み、第２メモリは、スタティック型メモリを含み、相変化メモリは、スタティック型メモリの上方に積層して形成されている。このように構成すれば、より小型化（薄型化）および高速化を図ることが可能な相変化メモリとスタティック型メモリとからなるメモリシステムを実現することができる。
上記第１の局面による半導体メモリ装置において、好ましくは、前記第１メモリは、アンチヒューズＲＯＭを含み、第２メモリは、スタティック型メモリを含み、アンチヒューズＲＯＭは、スタティック型メモリの上方に積層して形成されている。このように構成すれば、より小型化（薄型化）および高速化を図ることが可能なアンチヒューズＲＯＭとスタティック型メモリとからなるメモリシステムを実現することができる。
上記の階層構造のビット線およびワード線を有する構成において、好ましくは、各メモリセルアレイ毎に配置され、各メモリセルアレイに含まれる第１メモリのメモリセルの書き込み回数および読み出し回数を検出する回数検出手段と、回数検出手段によって検出された書き込み回数および読み出し回数の合計が所定の回数に達したことに基づいて、メモリセルアレイに含まれる第１メモリのメモリセルに対して再書き込みを行うリフレッシュ手段とをさらに備える。このように構成すれば、定期的にリフレッシュ動作を行うことができるので、第１メモリの非選択セルのデータが消えるディスターブ現象を防止することができる。また、メモリセルアレイ毎に回数検出手段を設けることによって、メモリセルアレイ毎にリフレッシュ動作を行うことができるので、全てのメモリセルに対してリフレッシュ（再書き込み）動作を行う場合に比べて、リフレッシュ時にメモリセルが受けるディスターブの回数を減少させることができる。これにより、リフレッシュ（再書き込み）動作によってデータが消えることもない。この場合、回数検出手段は、カウンタを含んでいてもよい。
また、上記の回数検出手段を有する構成において、好ましくは、回数検出手段と、第１メモリとは、半導体基板上に、積層して形成されている。このように構成すれば、より小型化（薄型化）を図ることができる。
以下、本発明を具体化した実施形態を図面に基づいて説明する。
（第１実施形態）
まず、図１および図２に示すように、この第１実施形態の半導体メモリ装置では、各メモリセルアレイ１ａ、１ｂ、１ｃおよび１ｄに、それぞれ、４×４＝１６個の不揮発性の強誘電体メモリ（ＦｅＲＡＭ）のメモリセル１０と、４ビットの揮発性のＳＲＡＭ１３とが配置されている。強誘電体メモリのメモリセル１０は、ローカルワード線ＬＷＬとローカルビット線ＬＢＬとに接続されている。ローカルビット線ＬＢＬは、第１選択トランジスタ１１を介して、グローバルビット線ＧＢＬに接続されている。また、ローカルワード線ＬＷＬは、第２選択トランジスタ１２を介して、グローバルワード線ＧＷＬに接続されている。
なお、強誘電体メモリは、本発明の「第１メモリ」の一例であり、ＳＲＡＭ１３は、本発明の「第２メモリ」および「スタティック型メモリ」の一例である。また、グローバルワード線ＧＷＬは、本発明の「主ワード線」の一例であり、ローカルワード線ＬＷＬは、本発明の「補助ワード線」の一例である。また、グローバルビット線ＧＢＬは、本発明の「主ビット線」の一例であり、ローカルビット線ＬＢＬは、本発明の「補助ビット線」の一例である。
第１選択トランジスタ１１は、ＲＡＡ線（ロウアレイ選択アドレス線）によってオンオフされる。また、第２選択トランジスタ１２は、ＣＡＡ線（カラムアレイ選択アドレス線）によってオンオフされる。なお、ＲＡＡ線は、本発明の「第１選択線」の一例であり、ＣＡＡ線は、本発明の「第２選択線」の一例である。
第１選択トランジスタ１１は、図３に示すように、ｎチャネルＭＯＳトランジスタによって構成されており、第２選択トランジスタ１２は、図４に示すように、ｎチャネルトランジスタによって構成されている。第１選択トランジスタ１１のゲートには、ＲＡＡ線が接続されており、第２選択トランジスタ１２のゲートには、ＣＡＡ線が接続されている。また、ＳＲＡＭ１３は、図５に示すように、２つのインバータ回路によって構成されている。また、ＳＲＡＭ１３は、トランジスタ１４を介してグローバルビット線ＧＢＬに接続されているとともに、トランジスタ１４のゲートには、ＲＡＡＳ線が接続されている。なお、ＲＡＡＳ線は、本発明の「第３選択線」の一例である。
この第１実施形態では、グローバルビット線ＧＢＬは、強誘電体メモリとＳＲＡＭ１３とで共用化されている。
また、図２に示した強誘電体メモリは、図６に示すように、複数のメモリセルアレイ１ａ、１ｂ、・・・１ｎと、ロウデコーダ２と、カラムデコーダ３と、ロウアドレスバッファ４と、カラムアドレスバッファ５と、リード／ライトアンプ６と、制御部（クロック発生部）７とを備えている。
次に、図７〜図１２を参照して、図２に示した第１実施形態の半導体メモリ装置の平面レイアウトおよびそれに対応する断面構造について説明する。
第１実施形態の半導体メモリ装置では、図７および図８に示すように、ｐ型半導体基板３１の表面上に、１対のｎ型ソース／ドレイン領域３２とゲート電極３３とからなる第２選択トランジスタ１２が形成されている。第２選択トランジスタ１２のゲート電極３３には、ＣＡＡ線４６が接続されている。また、ｐ型半導体基板３１の表面上には、ｎ型ソース／ドレイン領域３８とゲート電極３９とからなる２つのｎチャネルトランジスタが形成されている。この２つのｎチャネルトランジスタと、図８の断面には図示されていない２つのｐチャネルトランジスタとによって、ＳＲＡＭ１３が形成されている（図１０参照）。
また、ＳＲＡＭ１３を構成するｎチャネルトランジスタの両端のｎ型ソース／ドレイン領域３８には、配線層４０が接続されているとともに、中央のｎ型ソース／ドレイン領域３８には、ＧＮＤ線４１ｂが接続されている。
また、第２選択トランジスタ１２の一方のｎ型ソース／ドレイン領域３２には、ローカルワード線（ＬＷＬ）４４が接続されている。ローカルワード線（ＬＷＬ）４４の下面には、強誘電体層４３を介して、ローカルビット線（ＬＢＬ）４２が形成されている。このローカルビット線（ＬＢＬ）４２、強誘電体層４３と、ローカルワード線（ＬＷＬ）４４とによって、強誘電体キャパシタからなる単純マトリックス方式のメモリセル１０が構成されている。なお、強誘電体層は、本発明の「記憶手段」の一例である。
また、第２選択トランジスタ１２の他方のｎ型ソース／ドレイン領域３２に接続するとともに、ローカルワード線（ＬＷＬ）４４の上方に延びるように、グローバルワード線（ＧＷＬ）４５が形成されている。また、グローバルワード線（ＧＷＬ）４５の上方には、ローカルビット線（ＬＢＬ）４２に対応するように、グローバルビット線（ＧＢＬ）４７が形成されている。
なお、図７に示した平面レイアウトおよび図８に示した断面構造では、図２に示した模式図と異なり、ローカルワード線ＬＷＬおよびローカルビット線ＬＢＬの上方に、グローバルワード線ＧＷＬおよびグローバルビット線ＧＢＬが形成されている。このように、図２に示した模式図のローカルワード線ＬＷＬおよびローカルビット線ＬＢＬと、グローバルワード線ＧＷＬおよびグローバルビット線ＧＢＬとの階層構造を実際に実現しようとすると、図７および図８に示したような構造になる。
また、ＳＲＡＭ部の平面レイアウトとしては、図９に示すように、配線層４０が１層目配線層によって形成されているとともに、Ｖｃｃ線４１ａおよびＧＮＤ線４１ｂが２層目配線層によって形成されている。また、図１０に示すように、ＳＲＡＭ部は、２つのｐチャネルトランジスタと、２つのｎチャネルトランジスタとを含んでいる。
また、メモリセル部の平面レイアウトとしては、図１１に示すように、ローカルビット線（ＬＢＬ）４２が３層目配線層によって形成されているとともに、ローカルワード線（ＬＷＬ）４４が４目配線層によって形成されている。そして、ローカルビット線（ＬＢＬ）４２とローカルワード線（ＬＷＬ）４４との交点に強誘電体層４３が配置されている。
また、グローバルワード線（ＧＷＬ）およびグローバルビット線（ＧＢＬ）部分の平面レイアウトとしては、図１２に示すように、グローバルワード線（ＧＷＬ）４５が、５層目配線層によって形成されているとともに、グローバルビット線（ＧＢＬ）４７およびＣＡＡ線４６が、６層目配線層によって形成されている。
次に、上記のように構成された第１実施形態の半導体メモリ装置の動作の概略について説明する。ここでは、図２に示したアレイ（ｎ，ｍ）の中のローカルワード線ＬＷＬ２に接続している強誘電体メモリの４つのメモリセル１０にアクセスする場合を想定する。この場合、選択アレイがアレイ（ｎ，ｍ）であるので、ＣＡＡｍ線およびＲＡＡｎ線が活性化されることによって、まず、アレイが選択される。このＣＡＡｍ線およびＲＡＡｎ線の活性化によって、第１選択トランジスタ１１および第２選択トランジスタ１２が共にオン状態となるので、ローカルワード線ＬＷＬ１〜４が、それぞれ、グローバルワード線ＧＷＬｎ１〜ｎ４に接続されるとともに、ローカルビット線ＬＢＬ１〜４が、それぞれ、グローバルビット線ＧＢＬｍ１〜ｍ４に接続される。グローバルワード線ＧＷＬｎ１〜ｎ４のうち、グローバルワード線ＧＷＬｎ２のみが活性化されるので、ローカルワード線ＬＷＬ２のみが活性化される。
これにより、ローカルワード線ＬＷＬ２に繋がる４つのメモリセル１０のデータが、４つの第１選択トランジスタ１１を介して、４つのグローバルビット線ＧＢＬｍ１〜ｍ４にそれぞれ現れる。この４つのデータは、グローバルビット線ＧＢＬｍ１〜ＧＢＬｍ４を介して、リード／ライトアンプ６（図６参照）によって外部に読み出される。それと同時に、４つのデータは、グローバルビット線ＧＢＬｍ１〜ｍ４、第１選択トランジスタ１１およびローカルビット線ＬＢＬ１〜４を介して、ローカルワード線ＬＷＬ２に繋がる４つのメモリセル１０に再書き込み（リストア）される。
また、ＳＲＡＭ１３は、ＲＡＡＳｎ線の活性化によって、トランジスタ１４（図５参照）がオン状態となるので、グローバルビット線ＧＢＬｍ１〜ｍ４に接続される。したがって、４つのメモリセル１０に再書き込みされたデータ（リストアデータ）は、ＳＲＡＭ１３にも保持されることになる。
書き込みの場合も同様に、書き込みデータが、グローバルビット線ＧＢＬｍ１〜ｍ４に繋がる４つのＳＲＡＭ１３に保持される。したがって、各アレイにおいて、最後にアクセスされたデータが、ＳＲＡＭ１３に保持されることになるので、ＳＲＡＭ１３がキャッシュメモリとして機能することになる。
下記の表１には、各動作モードにおける電圧が示されている。

表１
Figure 0003920851
上記表１および図１〜図６を参照して、以下に、第１実施形態による半導体メモリ装置の各動作モードにおける動作の詳細について説明する。
（スタンバイモード）
このスタンバイ（待機）モードでは、全てのグローバルワード線ＧＷＬとグローバルビット線ＧＢＬとに１／２Ｖｃｃを印加するとともに、全てのＲＡＡ線およびＣＡＡ線にＶｃｃを印加する。これにより、全ての第１選択トランジスタ１１および第２選択トランジスタ１２がオン状態となるので、全てのグローバルワード線ＧＷＬと全てのローカルワード線ＬＷＬとが接続されるとともに、全てのグローバルビット線ＧＢＬと全てのローカルビット線ＬＢＬとが接続される。このため、全てのローカルワード線ＬＷＬとローカルビット線ＬＢＬとが１／２Ｖｃｃになる。また、この場合、全てのＲＡＡＳ線は０Ｖに設定されるので、全てのＳＲＡＭ１３は、グローバルビット線ＧＢＬから切り離された状態となる。これにより、全てのＳＲＡＭ１３は、データが保持された状態である。また、全ての強誘電体メモリのメモリセル１０の両端（ローカルワード線ＬＷＬとローカルビット線ＬＢＬ）には、１／２Ｖｃｃが印加されている状態である。これにより、メモリセル１０もデータが保持された状態である。
（強誘電体メモリの読み出しモード）
まず、選択アレイのアドレスが決まると、選択アレイ以外のＲＡＡ線およびＣＡＡ線は０Ｖとなる。なお、選択アレイのＲＡＡ線およびＣＡＡ線は、スタンバイモードのままであり、Ｖｃｃが印加されている。これにより、選択アレイとＲＡＡ線およびＣＡＡ線を共有していない全ての非選択アレイのローカルワード線ＬＷＬおよびローカルビット線ＬＢＬは、グローバルワード線ＧＷＬおよびグローバルビット線ＧＢＬから切り離されるため、１／２Ｖｃｃでフローティング状態になる。
選択アレイのグローバルビット線ＧＢＬは、０Ｖに下げられた後、フローティング状態となる。この場合、選択アレイのＲＡＡ線には、Ｖｃｃが印加されているので、選択アレイのＲＡＡ線に繋がる第１選択トランジスタ１１は、常にオン状態である。このため、選択アレイのグローバルビット線ＧＢＬとローカルビット線ＬＢＬとは、常に接続された状態であるので、選択アレイのローカルビット線ＬＢＬも、０Ｖに下げられた後、フローティング状態となる。
次に、選択アレイのＣＡＡ線は、しきい値電圧による電圧降下を防止するために、Ｖｃｃから、Ｖｃｃに第２選択トランジスタ１２のしきい値電圧を加えた電圧Ｖｃｃ＋に昇圧される。そして、グローバルワード線ＧＷＬｎ２が、Ｖｃｃに立ち上がることによって、第２選択トランジスタ１２を介して、ローカルワード線ＬＷＬ２がＶｃｃに立ち上がる。
したがって、グローバルビット線ＧＢＬｍ１〜ｍ４には、ローカルビット線ＬＢＬ１〜４および第１選択トランジスタ１１を介して、ローカルワード線ＬＷＬ２に繋がれているメモリセル１０のデータが現れる。このデータが、リード／ライトアンプ６（図６参照）によって読み出される。
（リストア（再書き込み）モード）
リード／ライトアンプ６によって確定された読み出しデータは、リード／ライトアンプ６により、グローバルビット線ＧＢＬｍ１〜ｍ４を介して、選択アレイのローカルビット線ＬＢＬ１〜４に戻される。すなわち、データ「１」が読み出された選択セルのローカルビット線ＬＢＬには、Ｖｃｃが印加され、データ「０」が読み出された選択セルのローカルビット線ＬＢＬには、０Ｖが印加される。このとき、選択ワード線ＬＷＬ２は、Ｖｃｃのままであるので、データ「０」が読み出された選択セルには、データ「０」がリストア（再書き込み）される。次に、選択ワード線が０Ｖに立ち下がることによって、データ「１」が読み出されたセルに対して、データ「１」がリストア（再書き込み）される。また、この間、ＲＡＡＳｎ線をＶｃｃ＋に立ち上げることによって、選択アレイのＳＲＡＭ１３に対しても、読み出しデータが書き込まれて保持される。
なお、書き込み動作についても、上記のリストアされるデータが、ＩＯパッドより入力された書き込みデータに置き換わるだけで、動作は同じである。
（ＳＲＡＭアクセスモード）
スタンバイ状態から、まず、全てのＲＡＡ線を０Ｖにすることによって、グローバルビット線ＧＢＬとローカルビット線ＬＢＬとを切り離す。そして、全てのグローバルビット線ＧＢＬをフローティング状態にする。この後、ＲＡＡＳｎ線を立ち上げることによって、グローバルビット線ＧＢＬとＳＲＡＭ１３とを接続することによってアクセスを行う。
第１実施形態の半導体メモリ装置では、上記のように、強誘電体メモリとＳＲＡＭ１３とを同一のｐ型半導体基板３１上に積層して形成することによって、高さ方向の厚みを小さくすることができるので、より小型化（薄型化）を図ることができる。
また、強誘電体メモリとＳＲＡＭ１３とを同一のｐ型半導体基板３１上に積層して形成することによって、強誘電体メモリとＳＲＡＭ１３との接続に寄生容量の大きいワイヤや半田などを用いる必要がなく、強誘電体メモリとＳＲＡＭ１３とを密接に配置可能であるので、強誘電体メモリとＳＲＡＭとの間で高速なデータのやり取りが可能となる。
また、第１実施形態の半導体メモリ装置では、強誘電体メモリとＳＲＡＭ１３とでグローバルビット線ＧＢＬを共有化することによって、グローバルビット線ＧＢＬをそれぞれ別個に設ける場合に比べて、構造を簡素化することができる。
また、第１実施形態による半導体メモリ装置では、グローバルワード線ＧＷＬおよびグローバルビット線ＧＢＬと、ローカルワード線ＬＷＬおよびローカルビット線ＬＢＬとを用いた階層構造にすることによって、メモリセル１０に接続される配線（ローカルワード線ＬＷＬおよびローカルビット線ＬＢＬ）が短くなるので、配線容量が小さくなる。これによっても、高速な読み出しを行うことができる。
また、第１実施形態による半導体メモリ装置では、ＳＲＡＭ１３をメモリセルアレイ毎に設けるとともに、グローバルビット線ＧＢＬに接続することによって、そのアレイ毎に配置されたＳＲＡＭ１３を容易に高速なキャッシュメモリとして機能させることが可能となる。
また、第１実施形態による半導体メモリ装置に含まれる強誘電体メモリでは、フラッシュメモリと異なり、書き込み時に高電圧を必要としないので、低電圧化および低消費電力化を図ることができる。
（第２実施形態）
この第２実施形態の半導体メモリ装置では、上記した第１実施形態の構成に加えて、メモリセルアレイ毎に、メモリセルへのアクセス回数をカウントするためのカウンタ部を内蔵した構成を有する。
具体的には、この第２実施形態では、図１３に示すように、ＮＡＮＤ回路２２と、そのＮＡＮＤ回路２２の出力に接続されるカウンタ部２３とが、メモリセルアレイ２１ａ、・・・毎に設けられている。このカウンタ部２３が、本発明の「回数検出手段」の一例である。ＮＡＮＤ回路２２の入力には、ＣＥ（チップイネーブル）信号と、ＣＡＡｍ線からの信号と、ＲＡＡｎ線からの信号とが入力される。カウンタ部２３の出力からはリフレッシュ（ＲＥＦＲＥＳＨ）信号が出力される。このリフレッシュ信号は、メモリセル１０（図２参照）の書き込みおよび読み出し回数の合計が所定のカウント値になったことに応答して、メモリセルに再書き込み動作を行うための信号である。
すなわち、この第２実施形態の半導体メモリ装置は、メモリセル１０の書き込み回数および読み出し回数を検出するためのカウンタ部２３と、カウンタ部２３によって検出された書き込み回数および読み出し回数の合計が所定の回数（２５６）に達したことに基づいて、メモリセルに対して再書き込みを行うリフレッシュ手段とを備えている。なお、このリフレッシュ手段としては、図６に示した第１実施形態の制御部７が用いられる。また、カウンタ部２３は、図１４に示すように、インバータ回路２３ａと、複数（８個）のＴＦＦ（トリガーフリップフロップ）２３ｂとを含んでいる。ＴＦＦ２３ｂは、図示しないが、２個のインバータと２個のトランスファゲートとからなる２組のラッチ部と、これらのラッチ部間を接続するトランスファゲートとによって構成されている。
次に、図１５〜図１７を参照して、第２実施形態の半導体メモリ装置における平面レイアウトおよびそれに対応する断面構造について説明する。この第２実施形態では、図１６に示すように、ｐ型半導体基板３１の表面上に、１対のｎ型ソース／ドレイン領域３２とゲート電極３３とからなる第２選択トランジスタ１２が形成されている。
また、ｐ型半導体基板３１の表面には、４つのｎ型ソース／ドレイン領域５１と３つのゲート電極５２とから構成される３つのｎチャネルトランジスタからなるＮＡＮＤ回路２２が形成されている。また、ｐ型半導体基板３１の表面上には、３つのｎ型ソース／ドレイン領域５３と２つのゲート電極５４とから構成される２つのｎチャネルトランジスタを含むカウンタ部２３が形成されている。ＮＡＮＤ回路２２を構成する左端のｎ型ソース／ドレイン領域５１は、カウンタ部２３のｎチャネルトランジスタを構成する１つのゲート電極５４に接続されている。また、カウンタ部２３の中間のｎ型ソース／ドレイン領域５３には、ＧＮＤ線４１ｂが接続されており、左側のｎ型ソース／ドレイン領域５３には、リフレッシュ信号線（ＲＥＦ）５５が接続されている。
また、第２選択トランジスタ１２を構成するゲート電極３３には、ＣＡＡ線４６が接続されている。そして、一方のｎ型ソース／ドレイン領域３２には、ローカルワード線（ＬＷＬ）４４が接続されており、他方のｎ型ソース／ドレイン領域３２には、グローバルワード線（ＧＷＬ）４５が接続されている。また、ローカルワード線（ＬＷＬ）４４下には強誘電体層４３を介してローカルビット線（ＬＢＬ）４２が形成されている。このローカルワード線（ＬＷＬ）４４と強誘電体層４３とローカルビット線（ＬＢＬ）４２とによって強誘電体キャパシタからなるメモリセル１０が構成されている。また、グローバルワード線（ＧＷＬ）４５の上方には、ローカルビット線（ＬＢＬ）４２に対応するように、グローバルビット線（ＧＢＬ）４７が形成されている。
また、カウンタ部２３の平面レイアウト図は、図１５および図１７に示されるようなレイアウトになっている。ＮＡＮＤ回路２２は、ＣＥ（チップイネーブル）線５６に接続されている。
上記のように、カウンタ部２３は、強誘電体メモリのメモリセル１０の下方に位置している。すなわち、カウンタ部２３およびＮＡＮＤ回路２２と、強誘電体メモリのメモリセル１０とは、同一のｐ型半導体基板３１上に積層して形成されている。
上記のような構成を有する第２実施形態の半導体メモリ装置の各動作モードにおける動作は、基本的には、上記した第１実施形態と同様である。次に、この第２実施形態特有のカウントアップ動作およびリフレッシュ（再書き込み）動作について説明する。
まず、カウントアップ動作としては、たとえば所定のメモリセルアレイ２１ａ（図１３参照）の強誘電体メモリのメモリセル１０に、書き込み動作および読み出し動作のいずれかが行われるたびに、カウンタ部２３を１つずつカウントアップする。この場合、書き込み回数には、読み出し後の再書き込みも含まれる。そして、この読み出し回数および書き込み回数の合計が所定の回数に達した時点で、そのメモリセルアレイ２１ａのリフレッシュ（再書き込み）を行う。具体的には、各アレイ毎にＮＡＮＤ回路２２の入力として、ＣＡＡ線とＲＡＡ線とＣＥ（チップイネーブル）線とのアンドをとることによって、カウントアップ用のトリガー信号をＮＡＮＤ回路２２から出力する。
たとえば、カウンタが、２５６ビットであれば、このメモリセルアレイ２１ａに２５６回アクセスが行われた時点で、リフレッシュ信号（ＲＥＦＲＥＳＨ信号）が活性化される。これにより、このメモリセルアレイ２１ａに対して、再書き込み（リフレッシュ動作）が行われる。このリフレッシュ動作は、そのメモリセルアレイ２１ａ内のメモリセル１０を１つずつ読み出して再書き込みする動作である。
第２実施形態では、上記のように、メモリセルアレイ２１ａに含まれるメモリセル１０の書き込み回数および読み出し回数の合計が所定の値（２５６回）に達した場合にリフレッシュ動作を行うことによって、定期的にリフレッシュ動作を行うことができるので、強誘電体メモリの非選択セルのデータが消える現象であるディスターブを有効に防止することができる。これにより、高集積化に優れ、かつ、書き込みに高電圧を必要とせずに高速に書き込みが可能な単純マトリックス方式の強誘電体メモリを容易に実用化することができる。
また、第２実施形態では、上記のように、メモリセルアレイ毎にカウンタ部２３を設けることによって、メモリセルアレイ毎にリフレッシュ動作を行うことができるので、全てのメモリセルに対してリフレッシュ（再書き込み）動作を行う場合に比べて、リフレッシュ時にメモリセル１０が受けるディスターブの回数を減少させることができる。これにより、リフレッシュ（再書き込み）動作によってデータが消えることもない。
また、第２実施形態では、カウンタ部２３と強誘電体メモリとをｐ型半導体基板３１上に積層して形成することによって、高さ方向の厚みを小さくすることができるので、より小型化（薄型化）を図ることができる。
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
たとえば、上記実施形態では、不揮発性の単純マトリックス方式の強誘電体メモリと、揮発性のＳＲＡＭ（スタティック型メモリ）とを同一の半導体基板上に積層して形成する例を示したが、本発明はこれに限らず、強誘電体メモリの代わりに、ビット線と、ビット線と交差するように配置されたワード線と、ビット線とワード線との間に配置された記憶手段とを含む単純マトリックス方式の他のメモリやマトリクス状に配置されたメモリセルを含む不揮発性の他のメモリを用いてもよい。たとえば、強誘電体メモリの代わりに、磁気メモリ（ＭＲＡＭ：Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、相変化メモリ（ＯＵＭ：Ｏｖｏｎｉｃ Ｕｎｉｆｉｅｄ Ｍｅｍｏｒｙ)またはアンチヒューズ（ａｎｔｉ−ｆｕｓｅ）ＲＯＭなどを用いてもよい。また、ＳＲＡＭの代わりに、ＳＲＡＭ以外のＤＲＡＭなどの揮発性のメモリを用いてもよい。
また、強誘電体メモリおよびＳＲＡＭのいずれか一方に代えて、制御回路などを配置してもよい。たとえば、強誘電体メモリの下方に、ＳＲＡＭに代えて、強誘電体メモリの制御回路を配置するようにしてもよい。
また、上記実施形態では、ＳＲＡＭと強誘電体メモリとでグローバルビット線を共有化するように構成したが、本発明はこれに限らず、他のメモリ同士の組み合わせを用いる場合には、ビット線およびワード線の少なくともいずれかを共有化するようにすればよい。
また、上記第２実施形態では、強誘電体メモリのメモリセルの書き込み回数および読み出し回数を検出する回数検出手段として、カウンタを用いたが、本発明はこれに限らず、カウンタ以外の回数検出手段を用いてもよい。
また、上記第１および第２実施形態では、不揮発性の単純マトリックス方式の強誘電体メモリと、揮発性のＳＲＡＭ（スタティック型メモリ）とを同一の半導体基板上に積層して形成する例を示したが、本発明はこれに限らず、図１８の変形例に示すように、強誘電体メモリなどと、ＳＲＡＭなどとをそれぞれ別々の半導体基板６１および７１上に形成した後、各半導体基板６１および７１を貼り合わせるようにしてもよい。
具体的には、図１９に示すように、半導体基板６１の表面６１ａ上に、強誘電体メモリなどのメモリセル１０ａ、ローカルワード線ＬＷＬおよびローカルビット線ＬＢＬなどを形成する。また、図２０に示すように、半導体基板７１の表面７１ａ上に、ＳＲＡＭなどのメモリセル１３ａ、ＲＡＡ線（ロウアレイ選択アドレス線、ＣＡＡ線（カラムアレイ選択アドレス線）、ＲＡＡＳ線や、制御回路（図示せず）などを形成する。そして、図１９に示した半導体基板６１の裏面６１ｂが上になるようにした状態で、図２０に示した半導体基板７１の表面７１ａ上に図１９に示した半導体基板６１を貼り合わせる。これにより、図１８に示した構造が得られる。なお、半導体基板６１の側の配線と、半導体基板７１側の配線との接続は、たとえば、両者間に配置された層間絶縁膜に設けられたコンタクトホール（ビアホール）内に埋め込まれたプラグ電極などを用いて行う。
図１は、本発明の第１実施形態による半導体メモリ装置の全体構成を示した平面図である。
図２は、図１に示した第１実施形態の半導体メモリ装置におけるメモリセルアレイ部分の構成を概念的に示した模式図である。
図３は、図２に示した第１実施形態の半導体メモリ装置における第１選択トランジスタを示した等価回路図である。
図４は、図２に示した第１実施形態の半導体メモリ装置における第２選択トランジスタを示した等価回路図である。
図５は、図２に示した第１実施形態の半導体メモリ装置におけるＳＲＡＭ部の構成を示した等価回路図である。
図６は、図２に示した第１実施形態の半導体メモリ装置における強誘電体メモリの全体構成を示したブロック図である。
図７は、本発明の第１実施形態による半導体メモリ装置の全体構成を示した平面レイアウト図である。
図８は、図７に示した第１実施形態の半導体メモリ装置の２００−２００線に沿った断面図である。
図９は、本発明の第１実施形態による半導体メモリ装置のＳＲＡＭ部の平面レイアウト図である。
図１０は、図９に示した平面レイアウト図に対応する回路図である。
図１１は、本発明の第１実施形態による半導体メモリ装置のメモリセル部の平面レイアウト図である。
図１２は、本発明の第１実施形態による半導体メモリ装置のグローバルワード線およびグローバルビット線部分の平面レイアウト図である。
図１３は、本発明の第２実施形態による半導体メモリ装置のカウンタ部の構成を説明するための斜視図である。
図１４は、図１３に示した第２実施形態のカウンタ部の内部構成を示した等価回路図である。
図１５は、本発明の第２実施形態による半導体メモリ装置の平面レイアウト図である。
図１６は、図１５に示した第２実施形態の半導体メモリ装置の３００−３００線に沿った断面図である。
図１７は、本発明の第２実施形態による半導体メモリ装置のカウンタ部の平面レイアウト図である。
図１８は、本発明の第１および第２実施形態の変形例による半導体メモリ装置を示した斜視図である。
図１９は、図１８に示した変形例による半導体メモリ装置の製造プロセスを説明するための斜視図である。
図２０は、図１８に示した変形例による半導体メモリ装置の製造プロセスを説明するための斜視図である。
図２１は、従来のＳＲＡＭとフラッシュメモリとを含むメモリシステムの構成を示したブロック図である。
図２２は、従来のＳＲＡＭチップとフラッシュメモリチップとを含む半導体パッケージの構成を示した斜視図である。

Claims (19)

  1. ビット線と、前記ビット線と交差するように配置されたワード線と、前記ビット線と前記ワード線との間に配置された記憶手段とを有する単純マトリックス方式のメモリセルを含む第１メモリと、
    前記第１メモリとは種類の異なる第２メモリとを備え、
    前記第１メモリと前記第２メモリとは、同一の半導体基板上に積層して形成されており、
    前記第１メモリは、複数のメモリセルをそれぞれ含む複数のメモリセルアレイを含み、
    前記第２メモリの１つのメモリセルは、１つの前記メモリセルアレイ内において、１つの前記ビット線に繋がる前記第１メモリの複数のメモリセルに対して共有化されている、半導体メモリ装置。
  2. 前記第２メモリは、前記第１メモリへのデータの書き込み時に同じデータが書き込まれるように構成されている、請求項１に記載の半導体メモリ装置。
  3. 前記ビット線は、主ビット線と、前記主ビット線に接続され、前記メモリセルアレイ毎に配置された補助ビット線とを含み、
    前記ワード線は、主ワード線と、前記主ワード線に接続され、前記メモリセルアレイ毎に配置された補助ワード線とを含み、
    前記第１メモリのメモリセルは、前記補助ワード線と前記補助ビット線とに接続されている、請求項２に記載の半導体メモリ装置。
  4. 前記第１メモリは、強誘電体メモリを含み、
    前記強誘電体メモリのメモリセルは、前記補助ビット線と、前記補助ワード線と、前記補助ビット線と前記補助ワード線との間に配置された前記記憶手段としての強誘電体層とを含む、請求項３に記載の半導体メモリ装置。
  5. 前記第２メモリは、スタティック型メモリを含み、
    前記第１メモリを構成する強誘電体メモリと、前記第２メモリを構成するスタティック型メモリとで、前記主ビット線が共有化されている、請求項４に記載の半導体メモリ装置。
  6. 前記主ビット線と前記補助ビット線とは、前記同一の半導体基板上に積層して形成されており、
    前記主ワード線と前記補助ワード線とは、前記同一の半導体基板上に積層して形成されている、請求項３〜５のいずれか１項に記載の半導体メモリ装置。
  7. 前記主ビット線および前記主ワード線は、前記補助ビット線および前記補助ワード線の上方に形成されている、請求項６に記載の半導体メモリ装置。
  8. 前記補助ビット線と前記主ビット線との間に接続された第１選択トランジスタと、
    前記補助ワード線と前記主ワード線との間に接続された第２選択トランジスタとをさらに備える、請求項３〜７のいずれか１項に記載の半導体メモリ装置。
  9. 前記第１選択トランジスタのゲートに接続された第１選択線と、
    前記第２選択トランジスタのゲートに接続された第２選択線とをさらに備える、請求項８に記載の半導体メモリ装置。
  10. 前記第２メモリは、前記主ビット線に接続されているとともに、前記メモリセルアレイ毎に設けられている、請求項３〜９のいずれか１項に記載の半導体メモリ装置。
  11. 前記第２メモリと前記主ビット線との間に接続されたトランジスタをさらに備える、請求項３〜１０のいずれか１項に記載の半導体メモリ装置。
  12. 前記第２メモリと前記主ビット線との間に接続されたトランジスタのゲートに接続された第３選択線をさらに備える、請求項１１に記載の半導体メモリ装置。
  13. 前記第１メモリは、強誘電体メモリを含み、
    前記第２メモリは、スタティック型メモリを含み、
    前記強誘電体メモリは、前記スタティック型メモリの上方に積層して形成されている、請求項１〜１２のいずれか１項に記載の半導体メモリ装置。
  14. 前記第１メモリは、磁気メモリを含み、
    前記第２メモリは、スタティック型メモリを含み、
    前記磁気メモリは、前記スタティック型メモリの上方に積層して形成されている、請求項１〜１２のいずれか１項に記載の半導体メモリ装置。
  15. 前記第１メモリは、相変化メモリを含み、
    前記第２メモリは、スタティック型メモリを含み、
    前記相変化メモリは、前記スタティック型メモリの上方に積層して形成されている、請求項１〜１２のいずれか１項に記載の半導体メモリ装置。
  16. 前記第１メモリは、アンチヒューズＲＯＭを含み、
    前記第２メモリは、スタティック型メモリを含み、
    前記アンチヒューズＲＯＭは、前記スタティック型メモリの上方に積層して形成されている、請求項１〜１２のいずれか１項に記載の半導体メモリ装置。
  17. 前記各メモリセルアレイ毎に配置され、前記各メモリセルアレイに含まれる前記第１メモリのメモリセルの書き込み回数および読み出し回数を検出する回数検出手段と、
    前記回数検出手段によって検出された書き込み回数および読み出し回数の合計が所定の回数に達したことに基づいて、前記メモリセルアレイに含まれる前記第１メモリのメモリセルに対して再書き込みを行うリフレッシュ手段とをさらに備える、請求項１〜１６のいずれか１項に記載の半導体メモリ装置。
  18. 前記回数検出手段は、カウンタを含む、請求項１７に記載の半導体メモリ装置。
  19. 前記回数検出手段と、前記第１メモリとは、前記半導体基板上に、積層して形成されている、請求項１７に記載の半導体メモリ装置。
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