TWI462097B - 使用電阻式元件的非揮發記憶體裝置和相關聯的驅動方法 - Google Patents

使用電阻式元件的非揮發記憶體裝置和相關聯的驅動方法 Download PDF

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Description

使用電阻式元件的非揮發記憶體裝置和相關聯的驅動方法
本發明大體係關於使用電阻式元件之非揮發記憶體裝置及相關聯之驅動方法。
正開發下一代非揮發記憶體裝置用於攜帶型消費型產品中以提供高容量及低功率消耗。動態RAM(DRAM)及快閃記憶體裝置藉由使用電荷儲存資料，而非揮發記憶體裝置利用電阻材料來藉由改變相變材料之狀態儲存資料。舉例而言，此等記憶體裝置包括利用相變材料(諸如可在兩個狀態之間切換之硫族化物合金)之相變隨機存取記憶體(PRAM)，使用具有複合金屬氧化物之可變電阻特性的材料之電阻隨機存取記憶體(RRAM)，及利用根據鐵磁性物質之磁化狀態的MTJ(磁穿隧接面)薄膜之電阻改變之磁性隨機存取記憶體(MRAM)。即使當不提供電流或電壓時電阻值亦維持於該等裝置中，從而展示非揮發記憶體特性。
在相變記憶體單元中，當材料經加熱且隨後冷卻時，相變材料變換為結晶狀態或非晶狀態。材料在結晶狀態中具有低電阻且在非晶狀態中具有高電阻。結晶狀態可被界定為資料"設定"或資料"0"，且非晶狀態可被界定為資料"重設"或資料"1"。為了將資料寫入於相變記憶體單元上，相變材料之狀態必須由足夠高之寫入電流改變。為自相變記憶體單元讀取資料，必須提供小於寫入電流之讀取電流(或感測電流)來維持相變材料之狀態。
本發明之例示性實施例係針對非揮發記憶體裝置，其經組態以藉由提供足夠高之寫入電流而提高寫入操作之可靠性且同時減小讀取操作中之電流消耗。在例示性實施例中，非揮發記憶體裝置包括具有複數個非揮發記憶體單元之記憶體單元陣列。由全域位元線及區域位元線界定之位元線經耦接至複數個非揮發記憶體單元，該區域位元線具有第一及第二節點。另外，包括第一及第二位元線選擇電路，其中第一位元線選擇電路經耦接至區域位元線之第一節點且第二位元線選擇電路經耦接至區域位元線之第二節點。第一及第二位元線選擇電路在第一週期期間進行操作以將區域位元線電連接至全域位元線，且第一及第二位元線選擇電路之僅一者在第二週期期間進行操作以將區域位元線電連接至全域位元線。
現將參看附圖(本發明之較佳實施例展示於其中)更充分地在下文描述本發明。然而，本發明可體現為許多不同形式且不應認為限於本文闡述之實施例。實情為，提供該等實施例以使得本揭示案將為徹底全面的且將向彼等熟習此項技術者完全傳達本發明之範疇。在圖式中，全文中相同數字指示相同元件。應理解，當一元件或層被稱為位於另一元件或層"上"、"連接至"或"耦接至"另一元件或層時，該元件可直接位於該另一元件或層上、連接或耦接至該另一元件或層，或可能存在介入之元件或層。相較而言，當 提到一元件"直接在另一元件或層之上"、"直接與其連接"或"直接與其耦接"時，則不存在介入元件或介入層。可為易於描述而在本文中使用空間相對術語(諸如"在……之下"、"下方"、"下"、"上方"、"上"，等等)來描述一元件或與如圖中所說明之另一(些)元件或特徵的關係。應理解，該等空間相關術語意欲涵蓋裝置在使用中或操作中除圖中描繪之方位以外的不同方位。
圖1為說明非揮發記憶體裝置之方塊圖，且圖2為圖1之記憶體裝置之例示性電路圖。非揮發記憶體裝置包括記憶體單元陣列10、字線WL0－WLm、區域位元線LBL0－LBL3、全域位元線GBL、第一位元線選擇區塊20及第二位元線選擇區塊30。記憶體單元陣列10包括耦接於字線WL0－WLm與位元線LBL0至LBL3之間的非揮發記憶體單元(MC)之矩陣。每一非揮發記憶體單元(MC)包含可變電阻式元件"RC"(其包括視其為結晶狀態還是非晶狀態而定具有不同電阻值之相變材料)及用於控制流動經過可變電阻式元件"RC"的電流之存取元件"AC"。存取元件"AC"可包括與可變電阻元件RC串聯地耦接之二極體、電晶體等。儘管圖2說明二極體為可變電阻元件RC之實例，亦可使用替代電阻式元件。各種類型之相變材料可包括二元(兩個元素)化合物(諸如，GaSb、InSb、InSe、Sb2Te3及GeTe)、三元(三個元素)化合物(諸如，GeSbTe、GaSeTe、InSbTe、SnSb2Te4及InSbGe)及四元(四個元素)化合物(諸如，AgInSbTe、(GeSn)SbTe、GeSb(SeTe)及Te81Ge15Sb2S2)。 最通常使用之相變材料為GeSbTe，其為鍺(Ge)、銻(Sb)及碲(Te)之化合物。
第一位元線選擇區塊20安置於記憶體單元陣列10之上側處。第二位元線選擇區塊30安置於記憶體單元陣列10之下側處。第一位元線選擇區塊20包括分別耦接於區域位元線LBL0至LBL3與全域位元線GBL之間之第一位元線選擇電路Y_PASS0_T至Y_PASS3_T。舉例而言，第一位元線選擇電路Y_PASS0_T至Y_PASS3_T可分別由回應第一行選擇信號Y0_T至Y3_T而被接通之NMOS電晶體實施。類似地，第二位元線選擇區塊30包括分別耦接於區域位元線LBL0至LBL3與全域位元線GBL之間之第二位元線選擇電路Y_PASS0_B至Y_PASS3_B。舉例而言，第二位元線選擇電路Y_PASS0_B至Y_PASS3_B可分別由回應第二行選擇信號Y0_B至Y3_B而被接通之NMOS電晶體實施。第一位元線選擇電路Y_PASS0_T至Y_PASS3_T及第二位元線選擇電路Y_PASS0_B至Y_PASS3_B之驅動方法視操作模式而定而改變。舉例而言，在寫入操作中之第一位元線選擇電路Y_PASS0_T至Y_PASS3_T及第二位元線選擇電路Y_PASS0_B至Y_PASS3_B之驅動方法可不同於在讀取操作中之第一位元線選擇電路Y_PASS0_T至Y_PASS3_T及第二位元線選擇電路Y_PASS0_B至Y_PASS3_B之驅動方法。
圖3為說明作為向非揮發記憶體單元MC寫入資料及讀取資料之實例的驅動方法之流程圖。首先在步驟100處，判定將執行讀取操作還是寫入操作。若將執行寫入操作，則 在步驟110處選擇字線WL0。在步驟120處，與區域位元線LBL0耦接之第一及第二位元線選擇電路Y_PASS0_T及Y_PASS0_B進行操作以在區域位元線LBL0與全域位元線GBL之間形成電連接。在步驟130處提供寫入電流以向與字線WL0及區域位元線LBL0耦接之非揮發記憶體單元MC寫入資料。在此實例中，存在用於寫入電流之兩個路徑。一個電流路徑經界定而自寫入電路(未展示)至全域位元線GBL至第一位元線選擇電路Y_PASS0_T至區域位元線LBL0至字線WL0。另一電流路徑經界定而自寫入電路(未展示)至全域位元線GBL至第二位元線選擇電路Y_PASS0_B至區域位元線LBL0至字線WL0。當第一位元線選擇電路Y_PASS0_T及第二位元線選擇電路Y_PASS0_B兩者進行操作時，到達非揮發記憶體單元MC之電流量增大，藉此向非揮發記憶體單元MC提供足夠之寫入電流。以此方式，提高寫入操作之可靠性。或者，可能存在"N"(其中N為自然數)個用於寫入電流向由寫入電路選擇之非揮發記憶體單元MC流動之電流路徑，及M(其中M為小於N之自然數)個用於讀取電流向由讀取電路選擇之非揮發記憶體單元"MC"流動之電流路徑。
若將執行讀取操作，則在步驟140處選擇字線WL0。在步驟150處，與區域位元線LBL0耦接之第一及第二位元線選擇電路Y_PASS0_T及Y_PASS0_B之僅一者(例如，Y_PASS0_T)進行操作以使得電連接在區域位元線LBL0與全域位元線GBL之間形成。在步驟160處，提供讀取電流 以自與字線WL0及區域位元線LBL0耦接之特定非揮發記憶體單元MC讀取資料。僅產生一個用於讀取電流之電流路徑，其經界定而自讀取電路(未展示)至全域位元線GBL至第一位元線選擇電路Y_PASS0_T至區域位元線LBL0至字線WL0。由於讀取電流不改變相變材料之狀態，故讀取電流具有比寫入電流小之量值。儘管第一及第二位元線選擇電路Y_PASS0_T及Y_PASS0_B之任一者進行操作，但可向非揮發記憶體單元"MC"充分地提供用於讀取操作所需要之電流。另外，由於僅一個位元線選擇電路進行操作，故操作位元線選擇電路所消耗之電流在讀取操作期間減小。
參看圖4及圖5A－7B，描述用於寫入及讀取操作之第一位元線選擇電路Y_PASS0_T至Y_PASS3_T及第二位元線選擇電路Y_PASS0_B至Y_PASS3_B之操作。如圖4中所展示，選擇與區域位元線LBL0至LBL3耦接之第一及第二位元線選擇電路Y_PASS0_T至Y_PASS3_T及Y_PASS0_B至Y_PASS3_B用於寫入操作。舉例而言，當選擇區域位元線LBL0時第一及第二位元線選擇電路Y_PASS0_T及Y_PASS0_B均進行操作。當選擇區域位元線LBL1時第一及第二位元線選擇電路Y_PASS1_T及Y_PASS1_B均進行操作。當選擇區域位元線LBL2時第一及第二位元線選擇電路Y_PASS2_T及Y_PASS2_B均進行操作。當選擇區域位元線LBL3時第一及第二位元線選擇電路Y_PASS3_T及Y_PASS3_B均進行操作。
在讀取操作期間，選擇與區域位元線LBL0至LBL3耦接之第一及第二位元線選擇電路Y_PASS0_T至Y_PASS3_T及Y_PASS0_B至Y_PASS3_B之任一者。詳言之，如圖5A－圖6B中所展示，位元線選擇區塊20及30中之僅某些位元線選擇電路進行操作而其他位元線選擇電路不進行操作。舉例而言，當選擇區域位元線LBL0時第二位元線選擇電路Y_PASS0_B進行操作。當選擇區域位元線LBL1時第一位元線選擇電路Y_PASS1_T進行操作。當選擇區域位元線LBL2時第二位元線選擇電路Y_PASS2_B進行操作。當選擇區域位元線LBL3時第一位元線選擇電路Y_PASS3_T進行操作。
第一位元線選擇電路Y_PASS1_T及Y_PASS3_T及第二位元線選擇電路Y_PASS0_B及Y_PASS2_B在寫入及讀取操作時均進行操作，而第一位元線選擇電路Y_PASS0_T及Y_PASS2_T及第二位元線選擇電路Y_PASS1_B及Y_PASS3_B僅在寫入操作時進行操作。位元線選擇電路Y_PASS0_T、Y_PASS2_T、Y_PASS1_B及Y_PASS3_B僅在寫入操作時進行操作且可被安置於位元線選擇電路Y_PASS1_T、Y_PASS3_T、Y_PASS0_B及Y_PASS2_B(其在寫入及讀取操作時均進行操作)之至少一個側上。
如圖5B中所展示，在讀取操作期間，第一位元線選擇電路Y_PASS0_T及Y_PASS2_T及第二位元線選擇電路Y_PASS1_B及Y_PASS3_B進行操作。參看圖6A，在讀取操作期間，第一位元線選擇電路Y_PASS2_T及Y_PASS3_T 及第二位元線選擇電路Y_PASS0_B及Y_PASS1_B進行操作。參看圖6B，在讀取操作期間，第一位元線選擇電路Y_PASS0_T及Y_PASS1_T及第二位元線選擇電路Y_PASS2_B及Y_PASS3_B進行操作。在圖5B至6B中展示之電路之操作類似於圖5A中展示之電路之操作且本文省略相關聯之描述。
在如圖7A至圖7B中所展示之讀取操作期間，第一及第二位元線選擇區塊20及30之任一者內之位元線選擇電路進行操作而其他位元線選擇區塊內之位元線選擇電路不進行操作。參看圖7A，第二位元線選擇區塊30內之第二位元線選擇電路Y_PASS0_B至Y_PASS3_B進行操作而第一位元線選擇區塊20內之第一位元線選擇電路Y_PASS0_T至Y_PASS3_T不進行操作。參看圖7B，第一位元線選擇區塊20內之第一位元線選擇電路Y_PASS0_T至Y_PASS3_T進行操作而第二位元線選擇區塊30內之第二位元線選擇電路Y_PASS0_B至Y_PASS3_B不進行操作。在叢發讀取操作期間，可使用來自參看圖5A及7B描述之驅動方法之中的複數個驅動方法。舉例而言，在叢發讀取操作時，位元線選擇電路可如圖5A中所展示進行操作用於每一奇數讀取操作，而位元線選擇電路可如圖5B中所展示進行操作用於每一偶數讀取操作。使用第一及第二位元線選擇電路Y_PASS0_T至Y_PASS3_T及Y_PASS0_B至Y_PASS3_B之驅動方法視將執行寫入操作還是讀取操作而定而改變的實例來描述本發明之上述實施例。然而，可使用第一及第二位 元線選擇電路Y_PASS0_T至Y_PASS3_T及Y_PASS0_B至Y_PASS3_B之驅動方法可視時間週期或間隔而定而改變之替代組態。
圖8為說明圖4中展示之在寫入操作期間且如圖5B中所展示在讀取操作期間的位元線選擇電路之電路圖。非揮發記憶體裝置包括記憶體單元陣列10，字線WL0至WLm，區域位元線LBL0至LBL3，全域位元線GBL，第一位元線選擇區塊20，第二位元線選擇區塊30，第一位元線放電區塊25，第二位元線放電區塊35，字線驅動器區塊40及50，第一操作電路60A、60B，第二操作電路70A、70B，全域位元線選擇區塊80及寫入/讀取電路區塊90。
第一位元線放電區塊25被安置於記憶體單元陣列10與第一位元線選擇區塊20之間。第二位元線放電區塊35被安置於記憶體單元陣列10與第二位元線選擇區塊30之間。全域位元線選擇區塊80及寫入/讀取電路區塊90被安置於第二位元線選擇區塊30之下側處。第一操作電路60A、60B向第一位元線選擇區塊20提供用於操作第一位元線選擇電路Y_PASS0_T至Y_PASS3_T之第一行選擇信號Y0_T至Y3_T。第一操作電路60A、60B可被分為兩個電路60A及60B。舉例而言，如圖8中所展示，第一操作電路60A提供第一行選擇信號Y0_T及Y2_T且被安置於字線驅動器區塊40上方。第一操作電路60B提供第一行選擇信號Y1_T及Y3_T且可被安置於字線驅動器區塊50上方。
第二操作電路70A、70B提供第二行選擇信號Y0_B至 Y3_B以操作第二位元線選擇區塊30中之第二位元線選擇電路Y_PASS0_B至Y_PASS3_B。第二操作電路70A、70B可被分為兩個電路70A及70B。舉例而言，第二操作電路70A提供第二行選擇信號Y0_B及Y2_B且被安置於第二位元線選擇區塊30之下側處。第二操作電路70B提供第二行選擇信號Y1_B及Y3_B且被安置於第二位元線選擇區塊30之下側處。
第一操作電路60A包括用於接收行位址資訊G0B及G2B及電壓信號VSS之"反或"閘(NOR閘)。第一操作電路60A提供第一行選擇信號Y0_T及Y2_T。第一操作電路60B包括用於接收行位址資訊G1B及G3B及操作選擇信號RDSEL之NOR閘。第一操作電路60B提供第一行選擇信號Y1_T及Y3_T。第二操作電路70A包括用於接收行位址資訊G0B及G2B及操作選擇信號RDSEL之NOR閘。第二操作電路70A提供第二行選擇信號Y0_B及Y2_B。第二操作電路70B包括用於接收行位址資訊G1B及G3B及電壓信號VSS之NOR閘。第二操作電路70B提供第二行選擇信號Y1_B及Y3_B。可藉由對外部提供之行位址進行解碼而提供行位址資訊G0B至G3B。操作選擇信號RDSEL經啟動至用於讀取操作之高位準且撤銷至用於寫入操作之低位準。
將參看圖9A及9B將在與字線WL0及區域位元線LBL0耦接之非揮發記憶體單元"MC"上寫入資料之操作描述為實例。在時間t1處，放電信號PBLDIS被移至高位準且第一位元線放電區塊25將位元線LBL0放電至接地電壓位準 "VSS"。在時間t2處，字線WL0藉由移至低位準而被選擇。由於全域位元線選擇信號GY被移至高位準，故全域位元線選擇區塊80選擇全域位元線GBL。另外，由於行位址資訊G0B被移至低位準，且操作選擇信號RDSEL處於低位準，故第一操作電路60A輸出處於高位準之第一行選擇信號Y0_T且第二操作電路70A輸出處於高位準之第二行選擇信號Y0_B。因此，第一位元線選擇電路Y_PASS0_T及第二位元線選擇電路Y_PASS0_B兩者在第二位元線選擇區塊30中進行操作。
以此方式，向與字線WL0及區域位元線LBL0耦接之非揮發記憶體單元"MC"提供寫入電流"A"。兩個電流路徑可供寫入電流流動至由寫入電路選擇之記憶體單元"MC"(見參考字母"A")。亦即，寫入電路之一電流路徑為自資料線DL至全域位元線GBL至第一位元線選擇電路Y_PASS0_T至區域位元線LBL0至字線WL0。寫入電路之另一電流路徑為自資料線DL至全域位元線GBL至第二位元線選擇電路Y_PASS0_B至區域位元線LBL0至字線WL0。在時間t3處，字線WL0藉由移至高位準而未被選擇，全域位元線選擇信號GY被移至低位準，且行位址資訊G0B被移至高位準。
將參看圖10A及10B將自與字線WL0及區域位元線LBL0耦接之非揮發記憶體單元"MC"讀取資料之操作描述為實例。在時間t4處，放電信號PBLDIS被移至高位準且第一位元線放電區塊25將位元線LBL0放電至接地電壓位準"VSS"。在時間t5處，字線WL0藉由移至低位準而被選 擇。由於全域位元線選擇信號GY被移至高位準，故全域位元線選擇區塊80選擇全域位元線GBL。另外，由於行位址資訊G0B被移至低位準且操作選擇信號RDSEL處於高位準，故第一操作電路60A輸出處於高位準之第一行選擇信號Y0_T且第二操作電路70A輸出處於低位準之第二行選擇信號Y0_B。因此，第一位元線選擇電路Y_PASS0_T進行操作且第二位元線選擇電路Y_PASS0_B不進行操作。向所選擇之與字線WL0及區域位元線LBL0耦接之記憶體單元"MC"提供讀取電流"B"。在此情形下，由讀取電路選擇至記憶體單元"MC"之讀取電流路徑(見參考字母"B")，該路徑係自資料線DL至全域位元線GBL至第一位元線選擇電路Y_PASS0_T至區域位元線LBL0至字線WL0。在時間t6處，字線WL0藉由移至高位準而未被選擇，全域位元線選擇信號GY被移至低位準，且行位址資訊G0B亦被移至高位準。
儘管已結合在附圖中說明之本發明之實施例描述了本發明，本發明並不限於該實施例。對於彼等熟習此項技術者將顯而易見，在不偏離本發明之範疇及精神的情形下可作出各種替代、修改及改變。
10‧‧‧記憶體單元陣列
20‧‧‧第一位元線選擇區塊
25‧‧‧第一位元線放電區塊
30‧‧‧第二位元線選擇區塊
35‧‧‧第二位元線放電區塊
40‧‧‧字線驅動器區塊
50‧‧‧字線驅動器區塊
60a‧‧‧第一操作電路
60b‧‧‧第一操作電路
70a‧‧‧第二操作電路
70b‧‧‧第二操作電路
80‧‧‧全域位元線選擇區塊
90‧‧‧寫入/讀取電路區塊
AC‧‧‧存取元件
DL‧‧‧資料線
G0B‧‧‧行位址資訊
G1B‧‧‧行位址資訊
G2B‧‧‧行位址資訊
G3B‧‧‧行位址資訊
GBL‧‧‧全域位元線
GY‧‧‧全域位元線選擇信號
LBL0‧‧‧區域位元線
LBL1‧‧‧區域位元線
LBL2‧‧‧區域位元線
LBL3‧‧‧區域位元線
MC‧‧‧記憶體單元
PBLDIS‧‧‧放電信號
RC‧‧‧可變電阻式元件
RDSEL‧‧‧操作選擇信號
t1‧‧‧時間
t2‧‧‧時間
t3‧‧‧時間
t4‧‧‧時間
t5‧‧‧時間
t6‧‧‧時間
VSS‧‧‧接地電壓位準
WL0‧‧‧字線
WL1‧‧‧字線
WLm‧‧‧字線
Y_PASS0_B‧‧‧第二位元線選擇電路
Y_PASS0_T‧‧‧第一位元線選擇電路
Y_PASS1_B‧‧‧第二位元線選擇電路
Y_PASS1_T‧‧‧第一位元線選擇電路
Y_PASS2_B‧‧‧第二位元線選擇電路
Y_PASS2_T‧‧‧第一位元線選擇電路
Y_PASS3_B‧‧‧第二位元線選擇電路
Y_PASS3_T‧‧‧第一位元線選擇電路
Y0_B‧‧‧第二行選擇信號
Y0_T‧‧‧第一行選擇信號
Y1_B‧‧‧第二行選擇信號
Y1_T‧‧‧第一行選擇信號
Y2_B‧‧‧第二行選擇信號
Y2_T‧‧‧第一行選擇信號
Y3_B‧‧‧第二行選擇信號
Y3_T‧‧‧第一行選擇信號
圖1為說明根據本發明之例示性實施例的非揮發記憶體裝置之組態之方塊圖。
圖2為圖1之例示性電路圖。
圖3為說明根據本發明之例示性實施例的非揮發記憶體裝置之驅動方法之流程圖。
圖4為說明根據本發明之例示性實施例之非揮發記憶體裝置之寫入方法之圖。
圖5A至圖7B為說明根據本發明之例示性實施例之非揮發記憶體裝置之讀取方法之圖。
圖8為說明根據本發明之例示性實施例的非揮發記憶體裝置之組態之電路圖。
圖9A至圖9B為說明根據本發明之例示性實施例的非揮發記憶體裝置之寫入方法之圖。
圖10A至圖10B為說明根據本發明之例示性實施例的非揮發記憶體裝置之讀取方法之圖。
(無元件符號說明)

Claims (20)

  1. 一種非揮發記憶體裝置，其包含：一記憶體單元陣列，其具有複數個非揮發記憶體單元；一位元線，其由耦接至複數個該等非揮發記憶體單元的一全域位元線及一區域位元線界定，該區域位元線具有第一及第二節點；及第一及第二位元線選擇電路，該第一位元線選擇電路耦接至該區域位元線之該第一節點且該第二位元線選擇電路耦接至該區域位元線之該第二節點，其中該第一及該第二位元線選擇電路在一第一週期期間操作以將該區域位元線電連接至該全域位元線，且該第一及該第二位元線選擇電路之僅一者在一第二週期期間操作以將該區域位元線電連接至該全域位元線。
  2. 如請求項1之非揮發記憶體裝置，其中資料係在該第一週期期間被寫入於一自耦接至該區域位元線的該複數個非揮發記憶體單元之中選擇之非揮發記憶體單元上。
  3. 如請求項1之非揮發記憶體裝置，其中資料係在該第二週期期間讀取自一自耦接至該區域位元線的該複數個非揮發記憶體單元之中選擇之非揮發記憶體單元。
  4. 如請求項1之非揮發記憶體裝置，其進一步包含：一第一操作電路，其耦接至該第一位元線選擇電路，該第一操作電路經組態以提供一第一行選擇信號以操作該第一位元線選擇電路；及 一第二操作電路，其耦接至該第二位元線選擇電路，該第二操作電路經組態以提供一第二行選擇信號以操作該第二位元線選擇電路。
  5. 如請求項1之非揮發記憶體裝置，其中該等非揮發記憶體單元之每一者包含一相變記憶體單元。
  6. 一種非揮發記憶體裝置，其包含：一記憶體單元陣列，其包含一具有非揮發記憶體單元之列及行之矩陣，該陣列由複數個字線及區域位元線界定，其中每一字線耦接至非揮發記憶體單元之該等行之一者，其中每一區域位元線耦接至非揮發記憶體單元之每一列；一第一字線驅動器區塊，其安置於該記憶體單元陣列之一第一側處；一第二字線驅動器區塊，其安置於該記憶體單元陣列之一第二側處；及第一及第二位元線選擇區塊，其分別安置於該記憶體單元陣列之第三及第四側處，該第一位元線選擇區塊具有耦接至該等區域位元線之每一者之第一位元線選擇電路，且該第二位元線選擇區塊包含耦接至該等區域位元線之每一者之第二位元線選擇電路，其中該第一及該第二位元線選擇電路與一自該等區域位元線之中選擇之第一區域位元線耦接以在一第一週期期間進行操作以將該所選擇之第一區域位元線電連接至一全域位元線，且該第一及該第二位元線選擇電路之僅一者與一自該等區域 位元線之中選擇之第二區域位元線耦接以在一第二週期期間進行操作以將該所選擇之第二區域位元線電連接至該全域位元線。
  7. 如請求項6之非揮發記憶體裝置，其中資料係在該第一週期期間被寫入於一自耦接至該所選擇之第一區域位元線的該等非揮發記憶體單元之中選擇之非揮發記憶體單元上。
  8. 如請求項6之非揮發記憶體裝置，其中資料係在該第二週期期間讀取自一自耦接至該所選擇之第二區域位元線的該等非揮發記憶體單元之中選擇之非揮發記憶體單元。
  9. 如請求項6之非揮發記憶體裝置，其中該等位元線選擇區塊之每一者中之某些位元線選擇電路在該第一及該第二週期期間進行操作，且該等位元線選擇區塊之每一者中之其他位元線選擇電路僅在該第一週期期間進行操作。
  10. 如請求項9之非揮發記憶體裝置，其中至少一位元線選擇電路在該第一及該第二週期期間進行操作且被提供於僅在該第一週期期間操作之一位元線選擇電路之至少一側上。
  11. 如請求項6之非揮發記憶體裝置，其中該等位元線選擇區塊之一者內之該等位元線選擇電路在該第一及該第二週期期間進行操作，且該等位元線選擇區塊之另一者內之該等位元線選擇電路僅在該第一週期期間進行操作。
  12. 如請求項6之非揮發記憶體裝置，其進一步包含：一第一操作電路，其耦接至該第一位元線選擇電路，該第一操作電路經組態以提供第一行選擇信號以操作該等第一位元線選擇電路；及一第二操作電路，其耦接至該第二位元線選擇電路，該第二操作電路經組態以提供第二行選擇信號以操作該等第二位元線選擇電路。
  13. 如請求項6之非揮發記憶體裝置，其進一步包含：一第一位元線放電區塊，其安置於該記憶體單元陣列與該第一位元線選擇區塊之間以使該區域位元線放電；及一第二位元線放電區塊，其安置於該記憶體單元陣列與該第二位元線選擇區塊之間以使該區域位元線放電。
  14. 如請求項6之非揮發記憶體裝置，其中該非揮發記憶體單元包含一相變記憶體單元。
  15. 一種非揮發記憶體裝置，其包含：一位元線，其耦接至複數個非揮發記憶體單元；一寫入電路，其耦接至該位元線，該寫入電路經組態以在一寫入週期期間向一自該複數個非揮發記憶體單元之中選擇之非揮發記憶體單元提供一寫入電流；及一讀取電路，其耦接至該位元線，該讀取電路經組態以在一讀取週期期間向該複數個非揮發記憶體單元中之所選擇之一者提供一讀取電流，其中用於該寫入電流自該寫入電路向該所選擇之非揮發記憶體單元流動的電流路徑之一數目為N，其中N為一自然數，且用於該讀取電 流自該讀取電路向該所選擇之非揮發記憶體單元流動之電流路徑之一數目為M，其中M為一小於N之自然數。
  16. 如請求項15之非揮發記憶體裝置，其中N＝2且M＝1。
  17. 如請求項15之非揮發記憶體裝置，其中該位元線包含一區域位元線及一全域位元線，該區域位元線耦接至該等非揮發記憶體單元，且該全域位元線耦接至該寫入電路及該讀取電路，該非揮發記憶體裝置進一步包含：一第一位元線選擇電路及一第二位元線選擇電路，該第一位元線選擇電路耦接於該區域位元線之一第一節點與該全域位元線之間，該第二位元線選擇電路耦接於該區域位元線之一第二節點與該全域位元線之間，其中該第一及該第二位元線選擇電路在該寫入週期期間進行操作以電連接該區域位元線與該全域位元線，且該第一及該第二位元線選擇電路之僅一者在該讀取週期期間操作以電連接該區域位元線與該全域位元線。
  18. 一種驅動一非揮發記憶體裝置之方法，其包含：提供一非揮發記憶體裝置，該非揮發記憶體裝置具有：一耦接至複數個非揮發記憶體單元之區域位元線，一與該區域位元線之一第一節點耦接之第一位元線選擇電路，及一與該區域位元線之一第二節點耦接之第二位元線選擇電路；在一第一週期期間操作該第一及該第二位元線選擇電路以電連接該區域位元線與一全域位元線；及在一第二週期期間操作該第一及該第二位元線選擇電 路之僅一者以電連接該區域位元線與該全域位元線。
  19. 如請求項18之方法，其中資料係在該第一週期期間被寫入於一自耦接至該區域位元線的該等非揮發記憶體單元之中選擇之非揮發記憶體單元上。
  20. 如請求項18之方法，其中資料係在該第二週期期間讀取自一自耦接至該區域位元線的該等非揮發記憶體單元之中選擇之非揮發記憶體單元。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100041470A (ko) * 2008-10-14 2010-04-22 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치
US8377741B2 (en) * 2008-12-30 2013-02-19 Stmicroelectronics S.R.L. Self-heating phase change memory cell architecture
CN104051009B (zh) * 2014-06-20 2017-02-15 中国科学院微电子研究所 一种电阻转变随机存储器rram的选通电路及选通方法
IT201900025411A1 (it) * 2019-12-23 2021-06-23 St Microelectronics Srl Dispositivo di memoria includente un decodificatore di colonna che riduce la caduta di tensione lungo le linee di bit locali selezionate

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060203541A1 (en) * 2003-03-18 2006-09-14 Haruki Toda Phase change memory device
US20060209585A1 (en) * 2005-03-16 2006-09-21 Renesas Technology Corp. Nonvolatile semiconductor memory device
US20060215440A1 (en) * 2005-03-24 2006-09-28 Beak-Hyung Cho Nonvolatile memory devices having enhanced bit line and/or word line driving capability
US20060291277A1 (en) * 2005-06-22 2006-12-28 Beak-Hyung Cho Phase change random access memory (PRAM) device
US7227776B2 (en) * 2005-06-21 2007-06-05 Samsung Electronics Co., Ltd. Phase change random access memory (PRAM) device
US20070133268A1 (en) * 2005-12-09 2007-06-14 Byung-Gil Choi Phase change memory device and memory cell array thereof

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005191542A (ja) * 2003-12-01 2005-07-14 Renesas Technology Corp 半導体記憶装置
JP4422584B2 (ja) 2004-09-10 2010-02-24 シャープ株式会社 半導体記憶装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060203541A1 (en) * 2003-03-18 2006-09-14 Haruki Toda Phase change memory device
US20060209585A1 (en) * 2005-03-16 2006-09-21 Renesas Technology Corp. Nonvolatile semiconductor memory device
US20060215440A1 (en) * 2005-03-24 2006-09-28 Beak-Hyung Cho Nonvolatile memory devices having enhanced bit line and/or word line driving capability
US7227776B2 (en) * 2005-06-21 2007-06-05 Samsung Electronics Co., Ltd. Phase change random access memory (PRAM) device
US20060291277A1 (en) * 2005-06-22 2006-12-28 Beak-Hyung Cho Phase change random access memory (PRAM) device
US20070133268A1 (en) * 2005-12-09 2007-06-14 Byung-Gil Choi Phase change memory device and memory cell array thereof

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