CN1773859A - 半导体集成电路器件、以及制造该器件的方法 - Google Patents

半导体集成电路器件、以及制造该器件的方法 Download PDF

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Abstract

本发明提供了一种CMOS集成电路，其能够在相当高的电源电压上进行操作，该器件包括：第一MOS型晶体管，其具有通过在漏极端处的低浓度区域而与栅极接触的漏极剖面，其中，所述低浓度区域具有等于或低于与电源电压相对应的预定浓度的杂质浓度；以及具有相同极性的第二MOS型晶体管和传输门，其连接到第一MOS型晶体管的栅极，其中，通过被施加了预定电位(防护电压)的第二MOS型晶体管和传输门，而将栅极电压施加到第一MOS型晶体管的栅极。

Description

半导体集成电路器件、以及制造该器件的方法
技术领域
本发明涉及半导体集成电路器件、以及该器件的制造方法，并且，更具体地，涉及用于构成CMOS逻辑电路的半导体集成电路器件，其中所述CMOS逻辑电路能够通过使用低电压型晶体管，而在CMOS单元制造过程中无附加的厚氧化膜步骤的情况下驱动高电压。
背景技术
使用CMOS晶体管的半导体集成电路器件的微组装(microfabrication)已进步，并且，集成度已越来越高。通过微组装，半导体集成电路器件的电源电压根据比例法则(scaling rule)而下降。例如，在0.18μm工艺中，标准MOS晶体管的标准工作电压是标准的1.8V，并使用具有约4nm厚度的栅极氧化膜(gate oxide film)的MOS晶体管。要在0.18μm工艺中的半导体集成电路器件中使用的多数单元是这样的半导体器件，其使用利用具有1.8V规范的MOS晶体管的电路，并使集成度增大。在整个系统中，混合有具有在较早的工艺中创建的3.3V规范的半导体集成电路，或者，在一些组件中，马达或LCD的驱动电压不能下降。与所述组件有关地，在具有1.8V规范的晶体管中不能得到击穿电压。由于此原因，作为独立的过程，有必要进一步预备具有高电压规范的MOS晶体管，以便驱动高电压。
需要注意以下内容。在要引入新类型的电压系统晶体管的情况中，有必要引入具有与电压系统相对应的膜厚度的晶体管。例如，在0.18μm工艺中，提供了具有约8nm的栅极氧化膜的厚度的3.3V规范的晶体管，其驱动在上述较早的工艺中创建的半导体集成电路器件(0.35μm工艺)的3.3V。通常，通过被称为双氧化的方法而形成8nm栅极氧化膜，并且，在栅极氧化膜形成步骤中，使形成晶体管的部分的整个硅表面一次氧化，以形成具有特定厚度的氧化膜，并且，仅蚀刻形成具有1.8V规范的晶体管的部分中的氧化膜，并且，之后，进一步使整个表面氧化，这将不会被详细描述。因此，通过进行了两次的氧化(其间插有蚀刻步骤)，而形成具有3.3V规范的晶体管的氧化膜。在进一步需要另一种类型的高电压晶体管的情况中，形成三重栅极氧化膜。
存在以下问题。更具体地，双重和三重栅极氧化膜具有增大的厚度变化。另外，在具有一种最薄的氧化膜的晶体管中，进行蚀刻步骤会使得：由沟道浓度(channel concentration)的变化、以及由于形成氧化膜的加热步骤而造成的杂质扩散(impurity diffusion)，而引起扩散长度的增大，并且，很难形成并控制具有非常小的尺度(dimension)的晶体管。
换句话说，难以放心地增加具有与要使用的电压相对应的工作电压的晶体管的类型。由于此约束，可在半导体集成电路器件中使用的电压受到限制。对于这样的问题，已提出了使用CMOS晶体管的半导体集成电路器件，其中所述CMOS晶体管通过利用低电压类型的晶体管，而处理具有较高电源电压的信号(例如，参见美国专利US5465054和日本专利第3190915号)
图8示出了使用CMOS晶体管的半导体集成电路器件，其中所述CMOS晶体管通过利用低电压类型的晶体管而处理具有较高电源电压的信号。通过具有被施加了防护电压VSHLD的栅极的N型晶体管和传输门(transfergate)M101，而将输入信号IN提供到连接到GND的N型晶体管M102的栅极，同时，通过具有被施加了防护电压VSHLD的栅极的P型晶体管和传输门M103，而将输入信号IN提供到连接到电源VDD的P型晶体管M104的栅极，并且，N和P型晶体管M102和M104的漏极分别通过具有被施加了防护电压VSHLD的栅极的传输门M105和M106，而连接到输出终端OUT。
复合单元在逻辑上用作CMOS反相器，并具有约为每个单元的可允许电压的两倍的可允许电压。
(1)参照栅极氧化膜的击穿电压
在N型晶体管M102成为CMOS反相器的主要组件的情况下，不施加等于或高于防护电压VSHLD-阈值电压Vtn的电压，其中所述阈值电压Vtn为连接到其栅极的N型晶体管和传输门M101的栅极电压，并且，即使施加了具有带有VDD系统电源的电路中的逻辑电平的电源电压VDD，也不施加等于或高于先前的电压(防护电压VSHLD-阈值电压Vtn)的电压。此外，当将防护电压VSHLD设为约VDD/2时，即使施加击穿电压的两倍作为电源电压VDD，也仅将等于或低于N型晶体管的击穿电压的电压施加到N型晶体管M102的栅极。此外，对于N型晶体管和传输门M101，将电压VDD/2施加到它自身的栅极。因此，即使将具有电源电压VDD和GND电平上的幅度的信号输入到输入终端IN，也仅施加电源电压的一半作为对栅极氧化膜的应力(stress)。对于P型晶体管M104和M103，类似地，仅施加电源电压的一半作为应力。并且，因此，在具有两倍于击穿电压的电源电压的一般系统中，具有这样的结构的复合单元可满足栅极氧化膜的击穿电压，并可避免栅极氧化膜的可靠性的恶化。
另外，有关栅极氧化膜的击穿电压的论述适用于包括漏极电压限制晶体管M105和M106的所有晶体管。
(2)漏极-源极击穿电压(沟道击穿电压)
要成为CMOS反相器的主组件的N型晶体管M102具有连接到GND的源极、以及连接到输出终端OUT的漏极，其中输出终端OUT用于通过具有被施加了防护电压VSHLD的栅极的N型传输门M105而输出电源电压VDD-GND的电压。N型晶体管M102的漏极电压具有被N型传输门M105限制、并低于防护电压VSHLD-阈值电压Vtn的上限电压，并且，防护电压VSHLD为电源电压VDD的一半。由于此原因，可防止要施加到N型晶体管M102的漏极的电压超过电源电压VDD的一半。因此，即使以与论述中相同的方式施加了N型晶体管的击穿电压的两倍作为电源电压VDD，也仅施加等于或低于该击穿电压的电压作为到N型晶体管M102的漏极-源极电压。由此，对于其它N型晶体管(两个N型传输门M101和M105)，有可能通过适当地保持输入信号IN的转换速度以及器件尺寸，而将漏极-源极电压维持为等于或低于该击穿电压。此外，这适用于P型晶体管M104、M103和M106。
尽管在上述技术中有可能通过使用低电压型晶体管来驱动高电压，但存在以下问题。
(1)用于电压增大的传输门晶体管被添加到电流路径，以便驱动输出，并且，它们被串联连接。由于此原因，需要额外的晶体管配置。由此，由于双重原因而增加了驱动器的尺寸。
(2)当将电源电压VDD设为等于或高于每个单元的击穿电压的两倍时，要施加到每个单元的电压等于或高于该击穿电压。因此，根据传统结构，不能将电源电压VDD增大为该单元的击穿电压的两倍或更高。
发明内容
考虑到实际情形，本发明的目的在于：提供一种半导体集成电路，其维持工作电压范围，并可通过使用低电压型晶体管，而防止在能够驱动高电压的电路结构中的布局面积的增大。
更具体地，本发明的目的在于：提供一种半导体集成电路，其包括晶体管电路，该晶体管电路能够在不改变氧化膜的厚度的情况下实现在晶体管单元的漏极端处的击穿电压的增大。
本发明提供了一种CMOS集成电路，其能够在相当高的电源电压上进行操作，该电路包括：第一MOS型晶体管，其具有通过在漏极端处的低浓度区域而与栅极接触的漏极剖面，其中，所述低浓度区域具有等于或低于与电源电压相对应的预定浓度的杂质浓度；以及具有相同极性的第二MOS型晶体管和传输门，其连接到第一MOS型晶体管的栅极，其中，通过被施加了预定电位(防护电压)的第二MOS型晶体管和传输门而将栅极电压施加到第一MOS型晶体管的栅极。
此外，在本发明中，第二MOS型晶体管具有通过在漏极端处的低浓度区域而与栅极接触的漏极剖面，其中，所述低浓度区域具有等于或低于与电源电压相对应的预定浓度的杂质浓度。
此外，在本发明中，第二MOS型晶体管具有通过在漏极端(信号输入端)和源极端两者处的低浓度区域而与栅极接触的杂质剖面，其中，所述低浓度区域具有等于或低于与电源电压相对应的预定浓度的杂质浓度。
此外，在本发明中，第一MOS型晶体管具有通过在漏极端和源极端两者处的低浓度区域而与栅极接触的漏极剖面，其中，所述低浓度区域具有等于或低于与电源电压相对应的预定浓度的杂质浓度。
此外，在本发明中，所述预定浓度等于或低于5E18cm-3。
此外，在本发明中，所述低浓度区域具有0.05μm或更长的长度。
此外，在本发明中，形成所述低浓度区域，以通过使用光掩模(photomask)而维持预定的尺度，其中，形成所述光掩模而使用作漏极的高浓度区域具有相对于栅极的偏移，并且，通过相对于栅极的偏移来形成所述高浓度区域。
此外，在本发明中，形成所述低浓度区域，以通过使用侧壁间隔(spacer)而维持预定的尺度，并通过相对于栅极的偏移来进行更大的注入。
此外，在本发明中，所述低浓度区域为具有逆电导(reverse conductivity)类型的第二壁，其中，与构成沟道的具有特定电导类型的第一壁相邻地提供所述第二壁。
此外，在本发明中，在深阱(deep well)中形成所述第一壁和所述第二壁。
此外，在本发明中，提供了：具有通过在第一MOS型晶体管的漏极端处的低浓度区域而与栅极接触的漏极剖面的复合型MOS半导体单元，其中，所述低浓度区域具有预定长度或更长的长度、以及预定浓度或更低的浓度，并且，其中，将栅极电压通过被施加了第一预定电位(第一防护电压)的、具有相同极性的第二MOS型晶体管和传输门，而施加到第一MOS型晶体管的栅极，其中，第一和第二MOS型晶体管具有N型，并且，第一MOS型晶体管的源极连接到第一电源；以及具有通过在第三MOS型晶体管的漏极端处的低浓度区域而与栅极接触的漏极剖面的复合型MOS半导体单元，其中，所述低浓度区域具有预定长度或更长的长度、以及预定浓度或更低的浓度，将与第一MOS型晶体管共有的栅极电压通过被施加了第二预定电位(第二防护电压)的、具有相同极性的第四MOS型晶体管和传输门，而施加到第三MOS型晶体管的栅极，其中，第三和第四MOS型晶体管具有P型，并且，第三MOS型晶体管的源极连接到第二电源。
此外，在本发明中，提供了：具有通过在第一MOS型晶体管的漏极端处的低浓度区域而与栅极接触的漏极剖面的复合型MOS半导体单元，其中，所述低浓度区域具有预定长度或更长的长度、以及预定浓度或更低的浓度，并且，其中，将栅极电压通过被施加了第一预定电位(第一防护电压)的、具有相同极性的第二MOS型晶体管和传输门，而施加到第一MOS型晶体管的栅极，并且，该复合型MOS半导体单元具有通过在第二MOS型晶体管和传输门的漏极端(信号输入端)处的低浓度区域而与栅极接触的漏极剖面，其中，所述低浓度区域具有预定长度或更长的长度、以及预定浓度或更低的浓度，其中，第一和第二MOS型晶体管具有N型，并且，第一MOS型晶体管的源极连接到第一电源；以及，此外，具有通过在第三MOS型晶体管的漏极端上处的低浓度区域而与栅极接触的漏极剖面的复合型MOS半导体单元，其中，所述低浓度区域具有预定长度或更长的长度、以及预定浓度或更低的浓度，并且，其中，将与第一MOS型晶体管共有的栅极电压通过被施加了第二预定电位(第二防护电压)的、具有相同极性的第四MOS型晶体管和传输门，而施加到第三MOS型晶体管的栅极，并且，该复合型MOS半导体单元具有通过在第四MOS型晶体管和传输门的漏极端(信号输入端)处的低浓度区域而与栅极接触的漏极剖面，其中，所述低浓度区域具有预定长度或更长的长度、以及预定浓度或更低的浓度，其中，第三和第四MOS型晶体管具有P型，并且，第三MOS型晶体管的源极连接到第二电源。
此外，在本发明中，多个Nch的复合型MOS半导体单元从第一电源一侧起串联连接，输出终端被连接，并且，公共地输入第一防护电压，并且，Pch的复合型MOS半导体单元从输出终端起与第二电源并联连接，公共地输入第二防护电压，并且，Pch和Nch中的每个的复合型MOS半导体单元的输入在组成一对的Pch和Nch中的每个中具有输入终端。
此外，在本发明中，多个Pch的复合型MOS半导体单元从第二电源一侧起串联连接，输出终端被连接，并且，公共地输入第二防护电压，并且，Nch的复合型MOS半导体单元从输出终端起与第一电源并联连接，公共地输入第一防护电压，并且，Pch和Nch中的每个的复合型MOS半导体单元的输入在组成一对的Pch和Nch中的每个中具有输入终端。
此外，在本发明中，Nch的复合型MOS半导体单元的第一晶体管的漏极和源极中的每个连接到Pch的复合型MOS半导体单元的第一晶体管的漏极和源极中的每个，并且，Nch的复合型MOS半导体单元的防护电压为第一防护电压，而Pch的复合型MOS半导体单元的防护电压为第二防护电压。
此外，在本发明中，第一预定电位(第一防护电压)等于第二预定电位(第二防护电压)。
此外，在本发明中，CMOS集成电路晶体管结构包括属于复合型MOS半导体单元的晶体管结构和不属于复合型MOS半导体单元的晶体管结构两者。
根据本发明，有可能在不改变氧化膜的厚度的情况下实现在晶体管单元的漏极端处的击穿电压的增大，并且，没有必要在用于取出(fetch)输出信号的信号路径上提供额外的传输门，并且，有可能在输出电流路径中消除传输门晶体管(漏极电压限制晶体管)。因此，可减小器件的尺寸，并可减小布局区域。此外，击穿电压的增加减轻了用于栅极的漏极电压(氧化膜的击穿电压)的约束。由此，可将击穿电压等于或低于电源电压VDD的单元击穿电压的两倍的常用约束改变为击穿电压等于或低于漏极击穿电压的改善的约束。由此，有可能进一步扩大工作电压的范围。
附图说明
图1为示出根据本发明的第一实施例的、由复合晶体管的组合而得到的反相器的等价电路图；
图2为示出根据本发明的第一实施例的复合晶体管的等价电路图，其中，(a)为示出Nch复合晶体管的等价电路图，而(b)为示出Pch复合晶体管的等价电路图；
图3为示出根据本发明的第一实施例的Nch复合晶体管的视图，其中，(a)为示出漏极的高击穿电压结构的说明图，而(b)为示出Nch复合晶体管漏极的部分说明图；
图4(a)为示出在根据本发明的第一实施例的复合晶体管中、低浓度区域的浓度和栅极氧化膜的电场之间的关系的图表，而图4(b)为示出低浓度区域的浓度和耗尽层的宽度之间的关系的图表；
图5为示出根据实施例的复合晶体管中的漏极的高击穿电压结构的说明图，其中，(a)示出了Nch，而(b)示出了Pch；
图6(a)和图6(b)为示出通过根据实施例的复合晶体管的组合而得到的3与非(3NAND)的说明图；
图7(a)和图7(b)为示出通过根据实施例的复合型晶体管的组合而得到的互补传输门的图；以及
图8为示出根据传统示例的MOS电容型半导体器件的结构的说明图。
具体实施方式
接下来，将通过参照附图来详细地描述本发明的实施例。
图1示出了根据本发明的第一实施例的反相器电路。该反相器电路包括：Nch开关晶体管M2，其要成为具有漏极剖面(profile)、以通过在漏极端上的具有等于或低于与电源电压相对应的预定浓度的杂质浓度的低浓度区域而与栅极接触的第一MOS型晶体管；以及栅极电压限制Nch晶体管M1，其要成为在第一MOS型晶体管M2的栅极上的具有相同极性的第二MOS型晶体管，并且，该电路被构成为：通过被施加了防护电压的第二MOS型晶体管和传输门，而将栅极电压施加到第一MOS型晶体管和传输门的栅极。在该图中，○表示具有源极和漏极终端的高击穿电压结构的终端。
该反相器电路具有这样的结构，使得通过Nch晶体管复合单元而构成的高电压复合晶体管1和通过Pch晶体管复合单元而构成的高电压复合晶体管2被并联连接。
该反相器电路的高电压复合晶体管1包含：包括Nch开关晶体管的栅极电压限制Nch晶体管M1、以及包括Nch开关晶体管的高击穿电压晶体管M2，其中，所述晶体管M1和M2分别包括具有高击穿电压结构的漏极。要成为在漏极上具有高击穿电压结构的开关晶体管的高击穿电压Nch晶体管M2具有连接到OUT输出终端的漏极、以及连接到GND的源极。另一方面，输入IN通过被施加了第一防护电压VSHID1的栅极电压限制晶体管M1(该晶体管在漏极上具有高击穿电压结构)，而连接到高击穿电压晶体管M2的栅极。
此外，对于电源Vpp一侧，以相同的方式而连接多个Pch晶体管。
组成在漏极上具有高击穿电压结构的Pch开关晶体管的高击穿电压Pch晶体管M4具有连接到OUT输出终端的漏极、以及连接到电源电压Vpp的源极。输入IN通过利用第二防护电压VSHLD2而被选通的栅极电压限制Pch晶体管M3(在漏极上具有高击穿电压结构的晶体管)，而连接到栅极。
图2(a)示出了被提取出的、包括晶体管M1和M2的Nch晶体管复合单元，而图2(b)示出了被提取出的、包括晶体管M3和M4的Pch晶体管复合单元，并且，将通过参照这些附图来给出详细描述。
图2(a)示出了由根据本发明的Nch晶体管复合单元构成的高电压复合晶体管1。晶体管M2的栅极通过利用防护电压VSHLD而被选通的栅极电压限制Nch晶体管M1(该晶体管在漏极上具有高击穿电压结构)，而连接到复合晶体管栅极终端G。在将通常可被施加到该器件的较高的电压施加到复合晶体管栅极终端G的情况中，考虑到要被施加到晶体管M2的栅极的电压，而进行对防护电压VSHLD-阈值电压Vth的限制。由此，调节了防护电压VSHLD。由此，有可能将晶体管M2的栅极电压控制在该器件的正常施加电压内，以便得到不具有可靠性问题的操作范围(此时，将复合晶体管1的最低电压设为地电平GND)。
另一方面，栅极电压限制晶体管M1的漏极端具有高击穿电压结构。
通常，已引入了高击穿电压结构的漏极剖面，以便：
1)减少漏极端上的S-D方向的电场，并减小载流子(carrier)的热度(hotdegree)，以减小到栅极氧化膜中的载流子注入，以及
2)减少漏极的扩散区域中的末端(具有栅极的末端，即，在传统的LOCOS工艺中与LOCOS边缘部分的沟道截断环(channel stopper)接触的部分)上的电场，以提高击穿电压。在下面的论述中，形成低浓度区域，以便以除了上述原因之外的其它有效机制来增强击穿电压。
在将通常可被施加到该器件的较高的电压施加到复合晶体管栅极终端G的情况中，存在对与电压限制晶体管M1有关的漏极-栅极击穿电压和漏极-源极击穿电压的担忧。由于此原因，电压限制晶体管M1的漏极端具有高击穿电压结构。类似地，晶体管M2的漏极端也具有高击穿电压结构。原因在于：在将通常可被施加到该器件的较高的电压施加到复合晶体管漏极终端D的情况中，以与在电压限制晶体管M1中相同的方式，也存在对漏极-栅极击穿电压和漏极-源极击穿电压的担忧。
将对在漏极端上具有高击穿电压结构的晶体管给出描述。图3示出了在LDD结构晶体管的源极和漏极的漏极端上具有高击穿电压结构的晶体管的局部结构，其中，通过在杂质注入中使用用于漏极端的掩模(mask)来添加偏移(offset)，而形成LDD结构晶体管。对应于偏移长度而提供要成为在漏极一侧上的低浓度区域的低浓度扩散和注入区域N-，并且，超越其而提供高浓度扩散和注入区域N+。
将考虑用于定义漏极击穿电压的电压的施加。例如，假定将0V施加到源极S，将0V施加到栅极G，而将10V施加到漏极D。在根据0.18μm工艺规则而对晶体管设置约1.8V作为标准电压的情况下，例如，使用具有约4nm的厚度的薄栅极氧化膜。考虑到晶体管漏极端上的电场，将栅极G设为0V，并通过栅极氧化膜，而将扩散区域从在栅极下提供的漏极端上的低浓度扩散和注入区域耗尽(deplete)到高浓度注入区域，使得漏极节点被设为具有10V的高电压。
确切地说，利用用于说明氧化膜的电场、以及漏极端上的注入区域的耗尽的二维器件仿真器，来仿真耗尽的方式。如图3(b)所示，简单并示意性地计算了氧化膜的电场和耗尽距离。为了简化起见，使用栅极材料，并且，沿垂直方向提供氧化膜、具有偏移长度的低浓度注入区域、以及高浓度注入区域。
图4(a)通过在进行简化的情况下取漏极电压作为参数，而示出了低浓度注入区域的浓度和氧化膜(将氧化膜设为具有4nm的厚度)的电场之间的关系。
此外，图4(b)通过取漏极电压作为参数，而示出了低浓度注入区域的浓度和耗尽层的宽度之间的关系(假定低浓度注入区域距离的偏移长度充分的大)。
在0.18μm工艺规则中，具有LDD结构的晶体管的低浓度扩散和注入区域具有这样的杂质浓度，使得尽可能地不恶化晶体管的驱动能力，并且，将漏极的维持电压充分地保持在正常的电压工作范围内，并将可靠性寿命设为完全超过10年。通常，进行设置，以得到约为1E19cm-3的浓度。
另一方面，对于氧化膜的寿命，将氧化膜的电场设为约5E6V/cm或更小，并进行设计，以具有10年或更长的寿命。
考虑到前述内容，例如，在低浓度注入区域的浓度约为1E19cm-3时，可在图中施加约3V，并且，在浓度减小为约1E18cm-3时，漏极端的耗尽进行。即使对漏极施加10V，也会通过所述耗尽而减小栅极下的电位，并且，栅极氧化膜的电场为5E6V/cm或更小。
此时，耗尽层具有约为0.1μm的宽度。
0.18μm工艺生成中的侧壁(sidewall)长度约为0.1μm，并且，对于约10V的漏极电压的施加，低浓度注入区域的浓度约为1E18cm-3，并且，可仅通过侧壁的偏移，而维持耗尽层的宽度。然而，产生了无余量(margin)的状态。为了维持余量，低浓度注入区域的浓度进一步减小。此外，为了将耗尽层的宽度维持为相应地增加，要以这样的方式设置偏移长度，使得要使在很大程度上通过掩模注入的端避开栅极和漏极端(掩模偏移)。
将总结描述。通常，当电压不是非常高时，还有可能取决于LDD注入浓度而替换低电压注入区域，以用于增强可靠性。为了进一步提高电压，首先，有必要设置等于或低于通常使用的LDD注入浓度的浓度。由于此原因，添加另一个掩模，并在相同部分中的侧壁下进行低浓度注入。
此外，对于用于正常LDD注入的掩模，以不进行LDD注入这样的方式来防护该部分。因此，在LDD注入浓度不同于低浓度区域的浓度的情况下，除了用于偏移的掩模之外，还有必要使用用于分别设置不同浓度的掩模。然而，同样在此情况下，不进行影响所有晶体管的栅极氧化膜形成步骤的改变，而是简单地改变注入步骤，并且，在非常大的程度上限制了工艺的改变。
对于形成低浓度注入区域的方法，通过使用侧壁和掩模偏移中的任一个，而将低浓度注入区域的注入浓度设为具有特定值或更小，并且，将与要施加到漏极的电压相对应的耗尽层的长度维持在：从栅极和漏极端到高浓度扩散和注入区域的末端的距离。由此，在漏极击穿电压状态下的栅极氧化膜的电场减小，且等于或小于正常操作状态下的电场(5E6V/cm)。
由此，即使将等于或高于正常施加电压的电压施加到具有高击穿电压结构的漏极，也有可能在不改变栅极氧化膜的厚度的情况下维持栅极氧化膜的击穿电压。
此外，对于偏移，已对使高浓度注入区域避开栅极和漏极端的方法给出了描述。从有关耗尽的论述中显然看出，例如，在要对于注入区域而进行自对准多晶硅化物(salicide)或硅化物的金属化的情况下，金属化的区域将会偏移。当扩散区域的表面被金属化时，不引起用来减小栅极氧化膜的电场的扩散区域的耗尽，而是产生栅极击穿。
已对在电流未在源极和漏极之间流动的状态(即，静态)下得到可靠性的情况给出了描述。在电流在源极和漏极之间流动的情况下，形成漏极的高击穿电压结构的低浓度区域减小了由漏极端的耗尽而引起的电场，并成为漏极一侧上的电阻，并且，由此用作源极和漏极之间的限流电阻。因此，可在Nch晶体管中抑制在漏极端上的热电子的生成，并可抑制可靠性的恶化。通过杂质浓度的减小，有可能进一步增强所述抑制的程度。
以相同的方式，以上论述适用于复合晶体管1的两个晶体管、栅极电压限制晶体管M1、以及主晶体管M2的漏极、漏极-栅极和漏极-源极。击穿电压仍留在漏极和衬底之间。
对于漏极和衬底之间的击穿电压，优选地，考虑扩散击穿电压。如将在下面描述的，优选对每个区域作出研究。对于与栅极端接触的位置，首先，提供了用于高击穿电压结构的低浓度区域。因此，提高了击穿电压。在高浓度注入和扩散区域的底面上进行阱(well)注入或沟道注入，并且，所述阱注入或沟道注入在约17次幂或更小的量级下较薄。因此，维持了约为10V的击穿电压。此外，对于绝缘一侧，特别地，可防止击穿电压落入到STI绝缘中的那部分。因而，可实现击穿电压的增大。
上面已描述了由Nch晶体管构成的复合晶体管1。对于由Pch晶体管构成的复合晶体管2，类似地，有可能使由普通晶体管构成的Nch和Pch复合晶体管在维持可靠性的情况下使用高电压。
在上述半导体集成电路器件中，已通过使用示出以低加速和低剂量而进行离子注入的情况的附图，而描述了低浓度区域的形成。用于减小栅极氧化膜的电场的低浓度区域的杂质浓度应被设为等于或低于约1E18cm-3，以便在如图4(a)所示的传统示例中将工作电压提高为约10V，其在要在普通LDD中使用的N杂质注入中是过高的。由于此原因，需要与LDD注入不同的注入步骤。
在CMOS工艺中，进行阱注入，并且，阱注入的杂质浓度为第17次幂的量级。图5(a)示出了使用阱结构来用于Nch复合晶体管的高击穿电压结构的情况。从左侧起，通过高浓度杂质注入而在P阱PW中形成源极S，并且，通过与普通晶体管相同的结构来连续地形成低浓度区域，并且，将栅极延伸到漏极一侧。
通过此结构，P阱PW在栅极G的中间结束，这给出了栅极长度。在右侧的漏极一侧上进一步形成N阱NW作为低浓度区域，并与栅极端分开偏移距离而形成高浓度注入和扩散区域N++。用于定义栅极长度的距离(即，用于定义上述偏移长度的距离)不同于具有上述结构的晶体管的该距离。然而，同样在此情况中，相同的论述有可能针对于漏极-栅极击穿电压(氧化膜的击穿电压)和漏极-源极击穿电压。即使将具有带有高击穿电压结构的漏极的晶体管应用于根据实施例的复合晶体管，也可得到相同的优点。
此外，在此情况中，不需要引入另一个注入步骤，并且，可更便宜地进行制造。图5(b)示出了一种晶体管，其中，以与图5(a)中相同的方式，在P衬底上，Pch晶体管的漏极部分具有高击穿电压结构。与Nch晶体管的情况相反，采用了这样的结构，其中，Pch和Nch的注入种类彼此替换，并提供深N阱注入DeepNW，以包围着P阱PW和N阱NW。原因在于，以可将电压独立地施加到Pch晶体管的漏极D的方式而需要用于与衬底PSUB绝缘的深N阱注入DeepNW。尽管已通过采用P衬底作为例子而给出了描述，但对于N衬底来说，不需要Pch晶体管中的深N阱注入DeepNW。相反，在Nch晶体管中，有可能仅通过改变为P阱注入DeepPW，而以相同的方式制造高击穿电压结构。
回到图1，首先，将给出对由Nch和Pch复合晶体管1和2构成的最小单元上的反相器逻辑的描述。
在地电位GND一侧上提供Nch复合晶体管1，并将第一防护电压VSHLD1输入到栅极电压限制晶体管栅极，并且，在高电压电源Vpp一侧上提供Pch复合晶体管2，并将第二防护电压VSHLD2输入到栅极电压限制晶体管栅极，并且，复合晶体管1和2中的每个具有连接到输入终端IN的栅极、以及连接到输出终端OUT的漏极。
将高电压电源Vpp的电压设为10V，将输入终端IN的幅度设为0V至10V，将输出终端OUT的幅度设为0V至10V，将第一防护电压VSHLD1设为3.6V，并将第二防护电压VSHLD2设为6.4V。此外，Nch和Pch晶体管中的每个具有被设为3.6V或更小的正常工作电压、以及Vtn＝0.6V和Vtp＝-0.6V的阈值电压。此外，在每个漏极端的高击穿电压结构中，假定低浓度注入和扩散区域、以及偏移长度被设为与要施加的最大电压相对应。
假定将10V施加到输入终端IN，将10V施加到栅极电压限制晶体管M1的漏极。对漏极提供高击穿电压结构。由于此原因，产生了一种状态，其中，将高电压施加到漏极，以设置10V的漏极、3.6V的栅极、以及3V的源极(3.6V的防护电压VSHLD1-Nch晶体管阈值Vth＝0.6V)。由于漏极的高击穿电压结构，晶体管M1在没有以上论述中的问题的情况下操作，并且，此外，施加等于或低于正常工作电压的3V，作为Nch复合晶体管1中的主晶体管M2的栅极电压，以产生“通(ON)”状态，使得输出终端OUT被驱动为0V。
另一方面，对于Pch复合晶体管2，将施加到复合晶体管2的栅极终端的10V的电压作为确切电压通过被施加了6.4V的第二防护电压VSHLD2的第二复合晶体管2的栅极电压限制晶体管，而传送到第二复合晶体管2中的主晶体管M4的栅极。由于第二复合晶体管2中的主晶体管M4的源极电压为10V，所以，产生“断(OFF)”状态，并且，漏极电压为0V。由于晶体管M4具有为高击穿电压结构的漏极，所以，其可对于0V的施加而正常操作。
相反，假定将0V施加到输入终端IN，将复合晶体管1的栅极的0V作为确切电压而施加到主晶体管M2的栅极，并将10V施加到漏极。然而，漏极具有高击穿电压结构，从而维持漏极和源极之间、以及漏极和栅极之间的击穿电压。另一方面，将6.4V的防护电压VSHLD2施加到Pch复合晶体管2中的栅极电压限制晶体管M3的栅极，使得漏极被设为0V，栅极被设为6.4V，而源极被设为7V(6.4V的防护电压VSHLD2-Nch晶体管阈值Vtp＝-0.6V)。产生了基于Pch源极而将高电压施加到漏极的状态。然而，由于漏极的高击穿电压结构，晶体管M3在没有以上论述中的问题的情况下操作。此外，基于源极而施加等于或低于正常工作电压的-3V，作为Pch复合晶体管2中的主晶体管M4的栅极电压，以便产生“通”状态，并将输出终端OUT驱动为10V。
由此，提供了将适当的防护电压施加到栅极的栅极电压限制晶体管，并且，组合使用将高击穿电压结构应用于要构成的晶体管的漏极的晶体管的复合晶体管。由此，不需要在漏极一侧上的传统的电压限制晶体管，并可减小布局(layout)的尺寸，并且，此外，限制电压可高于正常工作电压的两倍，并可随着击穿电压的增大而升高到某个电压。
尽管在实施例中将第一防护电压VSHLD1和第二防护电压VSHLD2设为彼此不同，但是，例如，如果要使用的电压范围为通常使用的电压范围的两倍或更小，则第一和第二防护电压中的每个可被设为其最大工作电压的一半。由此，可简化防护电压设置电路。
此外，在此情况中，栅极电压限制晶体管的栅极电压(防护电压)被设为工作电压的一半。由于此原因，漏极一侧不需要采用高击穿电压结构，并可使用正常的晶体管。在以上描述中使用的数值为近似值，并非严格地定义本发明。将以相同的方式给出下面对实施例的描述。
(第二实施例)
接下来，将描述本发明的第二实施例。
图6(a)示出了通过组合Pch和Nch复合晶体管而构成的3与非(3NAND)。对其输入了第一防护电压VSHLD1的Nch复合晶体管11、21和31从地电位GND一侧起被串联连接，并分别连接到输出终端OUT，而对其输入了第二防护电压VSHLD2的Pch复合晶体管12、22和32从高电压电源Vpp一侧起被并联连接，并分别连接到输出终端OUT。此外，将3个输入终端IN10、IN20、以及IN30输入到通过复合晶体管的栅极电压限制晶体管而连接与非(NAND)的主晶体管。在不顾及栅极电压限制晶体管M11、M21、M31、M12、M22、以及M32的情况下，提供普通的3与非，并且，在逻辑上进行3与非的操作是很显然的。在复合晶体管11、以及复合晶体管21和31中的高击穿电压结构的部分之间有轻微的差别。将通过参照写入电压的图6(b)来对此描述。
在图6(b)中，复合晶体管21和31取决于在上面已经描述的复合晶体管1、以及栅极电压限制晶体管M21和M31和主晶体管M22和M32的源极侧上是否提供了高击穿电压结构，而具有差异。假定将10V施加到输入终端IN10、IN20、以及IN30，并且，随后，输入IN20从10V下降到0V。此时，晶体管M22的栅极电压首先为3V，并随后下降到0V，使得串联连接的Nch晶体管中的一个截止。由此，输出终端OUT产生从0V到10V的转换。
此时，已截止的上面的晶体管M32(输出端一侧)的沟道电位从0V开始上升。此外，栅极电压限制晶体管M31连接到晶体管M32的栅极，并将3.6V施加到栅极，而将10V施加到漏极。因此，施加了自启动(self-boot)。
存在这样的可能性，即：取决于施加了自启动的部分的布局，首先被施加了3V的晶体管M32的栅极电压可能与最大沟道电位的上升相对应而升高，并且，可能施加13V。当该节点的电压上升到13V时，不能通过普通结构而保持栅极电压限制晶体管M31中的源极和栅极之间的击穿电压。由于此原因，在栅极电压限制晶体管M31的源极一侧上也需要高击穿电压结构。
此外，当晶体管M32的栅极电压接收到自启动、并由此升高时，晶体管M32还可使输出终端OUT一侧上的10V的电压通过。由于此原因，在一些情况中施加晶体管M22的10V的漏极电压。因此，与高电压一侧上的一级中的Nch晶体管M32无关地，该电压不受限制。由此，对于下面低一级的晶体管M22(GND一侧)的漏极，也需要高电压结构。
还可将相同的论述应用于栅极电压限制晶体管M21。对于与地GND一侧最接近的栅极电压限制晶体管M11，将源极一侧上的电位固定为地电位GND，使得源极电位不升高，并且沟道电位很少升高。因而，很少施加自启动。由于此原因，很少有必要使栅极电压限制晶体管M11的源极一侧具有高击穿电压结构。
在晶体管M32和M22的栅极的自启动基于布局和浮动电容(floatingcapacity)的关系而很少产生优点的情况下，没有必要在栅极电压限制晶体管M31和M21的源极侧上采用高击穿电压结构、以及没有必要在晶体管M22和M12的漏极侧上采用高击穿电压结构。
在输入终端IN20从10V改变为0V、而输入终端IN30随后从10V改变为0V的情况下，如果将自启动施加到晶体管M32，则栅极电压下降到0V，同时源极侧维持为10V。在此情况下，不能维持晶体管M32中的源极和栅极之间的击穿电压。由于此原因，还将高击穿电压结构应用于此部分，即，晶体管M32的源极一侧。对于晶体管M22，进行相同的应用。自不必说，在采用了未在很大程度上施加自启动的布局的情况下，并非以在上面的论述中相同的方式而需要源极部分的高击穿电压结构。
(第三实施例)
接下来，将描述本发明的第三实施例。
在该实施例中，将给出对通过如图7(a)所示来组合Pch和Nch复合晶体管所构成的互补型传输门的描述。将第一防护电压VSHLD1和第二防护电压VSHLD2施加到互补型晶体管41和42，其中栅极电压限制晶体管和主晶体管两者在源极和漏极上具有高击穿电压结构，并且主晶体管M42和M44的栅极电压是受限的。此外，假定要连接到输入终端IN和输出终端OUT的源极和漏极具有高击穿电压结构，这是因为可能对其施加高电压。此外，还使在要连接到主晶体管的栅极的一侧上的栅极电压限制晶体管的源极具有高击穿电压结构。图7(b)示出了在“通”状态下设置互补型传输门的电压的关系。
显然，栅极电压受到栅极电压限制晶体管的限制，并且，将高击穿电压结构应用于被施加高电压的节点。在传输门中，不将终端确定为输入和输出。由于此原因，存在可能将高电压施加到主晶体管中的源极和漏极两者的可能性。因此，采用了高击穿电压结构。此外，在一些情况中，将相当大的电容负载施加到互补型传输门的输出终端OUT。如在3与非的实施例中所述，在一些情况中，将自启动在很大程度上施加到主晶体管M42和M44的栅极。由于此原因，在栅极电压限制晶体管M41和M43的源极侧上也采用高击穿电压结构。
如上所述，主晶体管的栅极通过利用防护电压而选通的栅极电压限制晶体管而被连接，并且，通过组合将高击穿电压结构应用于被施加了高电压的源极和漏极的复合晶体管而得到的反相器、3与非、以及互补型传输门在将可靠性维持在超过至少通常使用的电压范围的两倍的同时操作。通过对该逻辑电路的操作的描述，有可能容易地推出：也可将逻辑电路“或非(NOR)”、时钟反相器、以及未示出但一般使用的其它一般逻辑电路构造为在将可靠性维持在超过至少通常使用的电压范围的两倍的同时操作。
在根据本发明的逻辑电路和驱动器中，有可能在工艺中无显著改变(例如，具有不同的氧化膜厚度的晶体管的引入)的情况下增加工作电源范围。因此，例如，在器件约束或接口约束下部分地处理高电压的情况下，它们对于从芯片内部到其内部、或从芯片内部到其外部的接口特别有用。例如，还可将本发明应用于多种用途，即，在纯工艺中制造的非易失性存储器(CMOS快闪存储器)的驱动器电路、或在低电压专用工艺中的5V-IO座(pad)。

Claims (21)

1、一种半导体集成电路器件，其具有能够在相当高的电源电压上进行操作的CMOS集成电路，该器件包括：
第一MOS型晶体管，其具有通过在漏极端处的低浓度区域而与栅极接触的漏极剖面，其中，所述低浓度区域具有等于或低于与电源电压相对应的预定浓度的杂质浓度；以及
具有相同极性的第二MOS型晶体管和传输门，其连接到第一MOS型晶体管的栅极，
其中，通过被施加了预定电位(防护电压)的第二MOS型晶体管和传输门，而将栅极电压施加到第一MOS型晶体管的栅极。
2、如权利要求1所述的半导体集成电路器件，其中，第二MOS型晶体管具有通过在漏极端处的低浓度区域而与栅极接触的漏极剖面，其中，所述低浓度区域具有等于或低于与电源电压相对应的预定浓度的杂质浓度。
3、如权利要求1所述的半导体集成电路器件，其中，第二MOS型晶体管具有通过在漏极端(信号输入端)和源极端两处的低浓度区域而与栅极接触的杂质剖面，其中，所述低浓度区域具有等于或低于与电源电压相对应的预定浓度的杂质浓度。
4、如权利要求1所述的半导体集成电路器件，其中，第一MOS型晶体管具有通过在漏极端和源极端两处的低浓度区域而与栅极接触的漏极剖面，其中，所述低浓度区域具有等于或低于与电源电压相对应的预定浓度的杂质浓度。
5、如权利要求1所述的半导体集成电路器件，其中，所述预定浓度等于或低于5E18cm-3。
6、如权利要求5所述的半导体集成电路器件，其中，所述低浓度区域具有0.05μm或更长的长度。
7、如权利要求1所述的半导体集成电路器件，其中，形成所述低浓度区域，以通过使用光掩模而维持预定的尺度，其中，形成所述光掩模而使用作漏极的高浓度区域具有相对于栅极的偏移，并且，通过相对于栅极的偏移来形成所述高浓度区域。
8、如权利要求1所述的半导体集成电路器件，其中，形成所述低浓度区域，以通过使用侧壁间隔而维持预定的尺度，并通过相对于栅极的偏移来进行更大的注入。
9、如权利要求1所述的半导体集成电路器件，其中，所述低浓度区域为具有逆电导类型的第二壁，其中，与构成沟道的具有特定电导类型的第一壁相邻地提供所述第二壁。
10、如权利要求9所述的半导体集成电路器件，其中，在深阱中形成所述第一壁和所述第二壁。
11、如权利要求1所述的半导体集成电路器件，还包括：具有通过在第一MOS型晶体管的漏极端处的低浓度区域而与栅极接触的漏极剖面的复合型MOS半导体单元，其中，所述低浓度区域具有预定长度或更长的长度、以及预定浓度或更低的浓度，并且，其中，将栅极电压通过被施加了第一预定电位(第一防护电压)的、具有相同极性的第二MOS型晶体管和传输门，而施加到第一MOS型晶体管的栅极，其中，第一和第二MOS型晶体管具有N型，并且，第一MOS型晶体管的源极连接到第一电源；以及
具有通过在第三MOS型晶体管的漏极端处的低浓度区域而与栅极接触的漏极剖面的复合型MOS半导体单元，其中，所述低浓度区域具有预定长度或更长的长度、以及预定浓度或更低的浓度，并且，其中，将与第一MOS型晶体管共有的栅极电压通过被施加了第二预定电位(第二防护电压)的、具有相同极性的第四MOS型晶体管和传输门，而施加到第三MOS型晶体管的栅极，其中，第三和第四MOS型晶体管具有P型，并且，第三MOS型晶体管的源极连接到第二电源。
12、如权利要求1所述的半导体集成电路器件，还包括：具有通过在第一MOS型晶体管的漏极端处的低浓度区域而与栅极接触的漏极剖面的复合型MOS半导体单元，其中，所述低浓度区域具有预定长度或更长的长度、以及预定浓度或更低的浓度，并且，其中，将栅极电压通过被施加了第一预定电位(第一防护电压)的、具有相同极性的第二MOS型晶体管和传输门，而施加到第一MOS型晶体管的栅极，并且
该复合型MOS半导体单元具有通过在第二MOS型晶体管和传输门的漏极端(信号输入端)处的低浓度区域而与栅极接触的漏极剖面，其中，所述低浓度区域具有预定长度或更长的长度、以及预定浓度或更低的浓度，
第一和第二MOS型晶体管具有N型，并且，第一MOS型晶体管的源极连接到第一电源；以及
具有通过在第三MOS型晶体管的漏极端处的低浓度区域而与栅极接触的漏极剖面的复合型MOS半导体单元，其中，所述低浓度区域具有预定长度或更长的长度、以及预定浓度或更低的浓度，并且，其中，将与第一MOS型晶体管共有的栅极电压通过被施加了第二预定电位(第二防护电压)的、具有相同极性的第四MOS型晶体管和传输门，而施加到第三MOS型晶体管的栅极，并且
该复合型MOS半导体单元具有通过在第四MOS型晶体管和传输门的漏极端(信号输入端)处的低浓度区域而与栅极接触的漏极剖面，其中，所述低浓度区域具有预定长度或更长的长度、以及预定浓度或更低的浓度，
第三和第四MOS型晶体管具有P型，并且，第三MOS型晶体管的源极连接到第二电源。
13、如权利要求1所述的半导体集成电路器件，其中，多个Nch的复合型MOS半导体单元从第一电源一侧起串联连接，输出终端被连接，并且，公共地输入第一防护电压，并且，Pch的复合型MOS半导体单元从输出终端起与第二电源并联连接，公共地输入第二防护电压，并且，Pch和Nch中的每个的复合型MOS半导体单元的输入在组成一对的Pch和Nch中的每个中具有输入终端。
14、如权利要求1所述的半导体集成电路器件，其中，多个Pch的复合型MOS半导体单元从第二电源一侧起串联连接，输出终端被连接，并且，公共地输入第二防护电压，并且，Nch的复合型MOS半导体单元从输出终端起与第一电源并联连接，公共地输入第一防护电压，并且，Pch和Nch中的每个的复合型MOS半导体单元的输入在组成一对的Pch和Nch中的每个中具有输入终端。
15、如权利要求1所述的半导体集成电路器件，其中，Nch的复合型MOS半导体单元的第一晶体管的漏极和源极中的每个连接到Pch的复合型MOS半导体单元的第一晶体管的漏极和源极中的每个，并且，Nch的复合型MOS半导体单元的防护电压为第一防护电压，而Pch的复合型MOS半导体单元的防护电压为第二防护电压。
16、如权利要求11所述的半导体集成电路器件，其中，第一预定电位(第一防护电压)等于第二预定电位(第二防护电压)。
17、如权利要求12所述的半导体集成电路器件，其中，第一预定电位(第一防护电压)等于第二预定电位(第二防护电压)。
18、如权利要求13所述的半导体集成电路器件，其中，第一预定电位(第一防护电压)等于第二预定电位(第二防护电压)。
19、如权利要求14所述的半导体集成电路器件，其中，第一预定电位(第一防护电压)等于第二预定电位(第二防护电压)。
20、如权利要求15所述的半导体集成电路器件，其中，第一预定电位(第一防护电压)等于第二预定电位(第二防护电压)。
21、如权利要求1所述的半导体集成电路器件，其中，CMOS集成电路晶体管结构包括属于复合型MOS半导体单元的晶体管结构和不属于复合型MOS半导体单元的晶体管结构两者。
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