CN1905201A - 半导体成像器件及其制造方法 - Google Patents

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Abstract

一种半导体成像器件，包括：光检测区，其由第一导电类型的扩散区形成且形成在位于栅电极的第一侧的硅衬底的有源区中，从而使其顶部与硅衬底的表面分离，并且内缘部分侵入位于栅电极正下方的沟道区下方；屏蔽层，其由第二导电类型的扩散区形成且位于栅电极的第一侧的硅衬底的表面上，从而其内缘部分与位于第一侧的栅电极的侧壁表面对准；浮置扩散区，其形成在位于栅电极的第二侧的有源区中；以及沟道区，其形成在所述栅电极的正下方，其中沟道区包括：第一沟道区部分，其形成为与屏蔽层相邻；以及第二沟道区部分，其形成为与浮置扩散区相邻，其中第二沟道区部分含有杂质元素且浓度水平低于第一沟道区部分的杂质浓度水平。

Description

半导体成像器件及其制造方法
相关申请的交叉引用
本申请基于2005年7月29日申请的日本在先申请No.2005-220131，在此通过参考援引其全部内容。
技术领域
本发明一般涉及半导体器件，尤其涉及一种构成CMOS成像装置的半导体光检测器件(photodetection device)。
背景技术
现今，CMOS成像装置广泛用于具有摄影机、数字照相机等的便携式电话中。相比CCD成像装置，CMOS成像装置的优势特征在于其结构简单，并且能够以低成本进行生产。
图1示出了这种CMOS成像装置100的结构。
参考图1，CMOS成像装置100包括光检测区101A，在光检测区101A中大量的CMOS像素元件10排成行和列，其中行选择电路101B和信号读取电路101C设置为与光检测区101A中的CMOS像素元件10相配合。在此，行选择电路101B选择所需CMOS像素元件10的转移控制线TG、复位控制线RST及选择控制线SEL，而信号读取电路101C供应复位电压至复位电压线VR，并从该像素读出信号电压，该信号电压被输出到信号读取线SIG。
图2示出了图1的CMOS成像装置100中采用的用于一个像素的CMOS器件10的结构。
参考图2，光电二极管10D与电源端10A连接，该电源端10A与复位电压线VR连接并被供应复位电压，其中光电二极管10D经由受复位控制线RST上的复位信号控制的复位晶体管10B和受转移控制线TG上的转移控制信号控制的转移栅晶体管10C，以反向偏置状态与电源端10A连接。因此，通过光照而在光电二极管10D中形成的光电子聚集在浮置扩散区(floatingdiffusion region)FD中，其中该浮置扩散区FD构成复位晶体管10B与转移栅晶体管10C之间的中间节点。由此将光电子转换成浮置扩散区FD中的电压。
在图2的结构中，响应于来自光电二极管10D的光电子而在浮置扩散区FD中如此形成的电压信号被读取晶体管10F接收，读取晶体管10F由来自电源端10A的电源电压驱动，其中读取晶体管10F构成源极跟随电路，并经由与读取晶体管10F串联连接的选择晶体管10S将输出信号供应至信号线SIG。选择晶体管10S受选择控制线SEL上的选择控制信号控制，并且响应于通过选择控制线SEL上的选择控制信号对选择晶体管10S的激活，在信号线SIG上获得读取晶体管10F的输出。
图3为说明图2的CMOS像素元件10的操作的示意图。
参考图3，选择控制线SEL上的选择控制信号首先升高，并且由于选择晶体管10S的导通使得包括所需CMOS像素元件的一行CMOS像素元件被选取。
接下来，复位控制线RST上的复位信号变高，导致复位晶体管10B导通。由此，浮置扩散区FD被充电至初始状态(复位)。在此阶段，请注意，转移栅晶体管10C是截止的。响应于复位信号的升高，浮置扩散区FD的电势同时升高，并且浮置扩散区FD的这种升高电势的影响经由处于导通状态的读取晶体管10F和选择晶体管10S也被转移到信号线SIG，然而请注意，信号线SIG的这种升高并不用于读取信号。
然后，复位信号变低，并且浮置扩散区FD的电势被读取晶体管10F读出到信号线SIG，同时保持转移栅晶体管10C处于截止状态。由此，实现噪声电平(noise level)的读取。
此外，在前述噪声电平读取之后，转移控制线TG上的转移控制信号变高，并且聚集在光电二极管10D中的电荷经由转移栅晶体管10C转移至浮置扩散区FD。由此，转移的电荷量Q使浮置扩散区FD的电势变为ΔV＝Q/C，其中C为浮置扩散区FD的电容。因此，在转移控制信号变低之后，浮置扩散区FD的电势被读取晶体管10F读出，并经由选择晶体管10S输出到信号线SIG。
参考文献
专利文献1日本特开平11-274450公报
专利文献2日本特开平2001-15727公报
专利文献3日本特开平11-284166公报
发明内容
图4A和4B为分别以剖视图和俯视图示出图2的电路中晶体管10C和光电二极管10D的示意图。
图4A和4B相应于专利文献1的结构，其中晶体管10C形成在由浅槽隔离(STI)器件隔离区21I在硅衬底21上限定的p型有源区21上，并且经由栅极绝缘膜22形成与p型沟道区21P相对应的多晶硅栅电极23，其中该栅极绝缘膜22为高质量的绝缘膜，通常为热氧化膜。
此外，在位于栅电极23一侧的硅衬底21中形成构成光电二极管10D的n型扩散区21D，并且在栅电极23的另一侧形成构成浮置扩散区FD的n+型扩散区21N。
在操作中，扩散区21D耗尽，并响应于入射光的照射而形成光电子。然后促使如此形成的光电子在电荷转移操作模式时经由在栅电极23正下方形成的转移栅晶体管10C的沟道区21P流至扩散区21N，如图4A中的箭头所示，并引起扩散区21N中的电势变化。
在图4A和4B的结构中，在n型扩散区21D的表面上形成p+型高掺杂扩散区的屏蔽层21P+，以避免由于硅衬底表面处的界面状态而在扩散区21D中产生漏电流。由此，n型扩散区21D形成埋置扩散区。通过在n型扩散区21D的表面上形成这种P+型屏蔽层21P+，通过由P+型屏蔽层21P+形成的势垒将图中以“×”表示的界面状态与n型扩散区21D隔离开。
另一方面，当在n型扩散区21D的表面上形成这种P+型屏蔽层21P+时，会引起在图4A中由箭头示出的光电子路径中图中被圈出的部分电势的升高，并且光电子至浮置扩散区21N的有效转移受到抑制(prevent)。
鉴于此，专利文献1公开了在与栅电极23相邻的p+型屏蔽层21P+的部分形成p型扩散区21P-的技术，以降低这部分的势垒，如图5所示。在图5中，与前述部分相应的那些部分以相同的附图标记表示。
然而，在与CVD氧化膜24相邻的硅衬底21的表面上形成这种p-型低势垒高度区21P-的情况下，该CVD氧化膜24很可能含有杂质，从而不可能符合要求地消除在硅衬底21的表面与CVD氧化膜24之间的界面处存在的界面状态的影响，并且因此引起n型扩散区21D中的漏电流可能增加的问题。
鉴于此，专利文献2和3提出一种将n型扩散区21D延伸至栅电极23正下方的部分的结构，如图6所示，从而使光电子能够有效流入栅电极23正下方的沟道区21P中，如图中箭头所示。由此，试图提高光电子至浮置扩散区21N的转移效率，同时有效屏蔽硅衬底21表面的界面状态对光电子的影响。
然而，对于这种结构而言，低电势的n型扩散区21D和形成势垒的P+型扩散区21P+与前述p型沟道区21P相邻，因此，沿光电子路径获取的电势分布轮廓图由于受到这些扩散区的影响而改变。因此，呈现出复杂的电势分布轮廓图，其中在中心部分处存在一个下降区，如图7所示。
请注意，在沟道区21P中形成的、且在顶部存在下降区的势垒用于收集电子，特别是在硅衬底21与栅极氧化膜22之间的界面处热激发的热电子，其中在下降区中如此聚集的电子可能向下移出(run down)势垒并到达光电二极管的n型扩散区21D或者浮置扩散区21N。
在此，已经到达浮置扩散区21N的电子由于被图3的复位操作消除了，所以不会引起问题。此外，其剩余效果通过噪声读取步骤补偿。然而，已经到达光电二极管的扩散区21D的电子在图3的电荷转移步骤中与光电子一起被转移至浮置扩散区21N，并形成暗电流。
在第一方案中，本发明提供一种半导体成像器件，包括：
硅衬底，其限定有有源区；
栅电极，其相应于所述有源区中的沟道区经由栅极绝缘膜形成在所述硅衬底上；
光检测区，其由第一导电类型的扩散区形成，所述光检测区形成在位于所述栅电极的第一侧的所述有源区中，从而使其顶部与所述硅衬底的表面分离，并且内缘部分侵入位于所述栅电极正下方的沟道区下方；
屏蔽层，其由第二导电类型的扩散区形成，所述屏蔽层形成在位于所述栅电极的所述第一侧的所述硅衬底表面的所述有源区中，从而其内缘部分与位于所述第一侧的所述栅电极的侧壁表面对准，所述屏蔽层形成为覆盖位于所述栅电极的所述第一侧的部分所述光检测区；
浮置扩散区，其由所述第一导电类型的扩散区形成，所述浮置扩散区形成在位于所述栅电极的第二侧的所述有源区中；以及
沟道区，其由所述第二导电类型的扩散区形成，所述沟道区形成在位于所述栅电极正下方的所述有源区中，
所述沟道区包括：
第一沟道区部分，其具有所述第二导电类型，所述沟道区的第一端形成为与所述屏蔽层相邻，所述沟道区的另一端侵入位于所述栅电极正下方的区域并覆盖侵入所述沟道区下方的部分所述光检测区；以及
第二沟道区部分，具有所述第二导电类型，并形成为与所述浮置扩散区相邻，
所述第一沟道区部分含有所述第二导电类型的杂质元素，且其杂质浓度水平低于所述屏蔽层中的杂质浓度水平，
所述第二沟道区部分含有所述杂质元素，且其浓度水平低于所述第一沟道区部分的所述杂质浓度水平。
在另一方案中，本发明提供一种半导体成像器件，包括：硅衬底，其限定有有源区；
栅电极，其相应于所述有源区中的沟道区经由栅极绝缘膜形成在所述硅衬底上；
光检测区，其由第一导电类型的扩散区形成，所述光检测区形成在位于所述栅电极的第一侧的所述有源区中，从而其顶部与所述硅衬底的表面分离，并且内缘部分侵入位于所述栅电极正下方的沟道区下方；
屏蔽层，其由第二导电类型的扩散区形成，所述屏蔽层形成在位于所述栅电极的所述第一侧的所述硅衬底表面的所述有源区中，从而其内缘部分与位于所述第一侧的所述栅电极的侧壁表面对准，所述屏蔽层形成为覆盖位于所述栅电极的所述第一侧的部分所述光检测区；
浮置扩散区，其由所述第一导电类型的扩散区形成，所述浮置扩散区形成在位于所述栅电极的第二侧的所述有源区中；以及
沟道区，其由所述第二导电类型的扩散区形成，所述沟道区形成在位于所述栅电极正下方的所述有源区中，
所述沟道区包括：
第一沟道区部分，其具有所述第二导电类型，所述沟道区的第一端形成为与所述屏蔽层相邻，所述沟道区的另一端侵入位于所述栅电极正下方的区域并覆盖侵入所述沟道区下方的部分所述光检测区；以及
第二沟道区部分，具有所述第二导电类型，并形成为与所述浮置扩散区相邻，
所述第一沟道区部分含有所述第二导电类型的杂质元素，且其杂质浓度水平低于所述屏蔽层中的杂质浓度水平，
所述第一沟道区部分和所述第二沟道区部分含有所述第一导电类型的杂质元素和所述第二导电类型的杂质元素，从而所述第二导电类型的载流子浓度水平在所述第一沟道区中大于所述第二沟道区中。
此外，根据本发明的另一方案，提供一种制造半导体成像器件的方法，包括如下步骤：
通过将第一导电类型的杂质元素引入在硅衬底上限定的有源区中，在所述硅衬底的表面形成所述第一导电类型的第一扩散区，从而在所述有源区的整个表面上形成具有第一深度及第一杂质浓度水平的所述第一扩散区；
通过以第一掩模图案覆盖所述第一扩散区的第一部分并在使用所述第一掩模图案作为掩模的同时以与所述第一扩散区交叠的关系将第二导电类型的杂质元素引入所述有源区中，在所述第一扩散区的下方形成所述第二导电类型的光检测区，从而将所述第二导电类型的所述杂质元素引入至比所述第一深度更深的第二深度处；
在使用所述第一掩模图案作为掩模的同时，通过以与所述光检测区交叠的关系将所述第一导电类型的杂质元素引入所述有源区中直至所述第一深度或更浅的深度处，在所述光检测区上形成所述第一导电类型的第二扩散区，从而所述第二扩散区含有所述第一导电类型的所述杂质元素且具有高于所述第一扩散区的第二杂质浓度水平；
经由栅极绝缘膜在所述硅衬底上形成栅电极，从而所述栅电极覆盖所述第一扩散区与所述第二扩散区的边界；
在使用所述栅电极和第二掩模图案作为掩模的同时，其中所述第二掩模图案覆盖相对于所述栅电极而位于与所述光检测区相对的一侧处的部分所述有源区，通过将所述第一导电类型的杂质元素引入所述有源区中，在所述第二扩散区的表面上形成由所述第一导电类型的扩散区构成的屏蔽层，从而所述屏蔽层含有所述第一导电类型的所述杂质元素且具有比所述第二杂质浓度水平高的第三杂质浓度水平；以及
在使用所述栅电极和第三掩模图案作为掩模时，其中所述第三掩模图案覆盖相对于所述栅电极而位于与所述光检测区相对的一侧处的部分所述有源区，通过将所述第二导电类型的杂质元素引入所述有源区中，形成所述第二导电类型的浮置扩散区。
在又一方案中，本发明提供一种制造半导体成像器件的方法，包括如下步骤：
通过将第一导电类型的杂质元素引入由器件隔离区在硅衬底上限定的有源区至比所述器件隔离区的底缘更深的第一深度，而在所述有源区中形成第一导电类型的第一扩散区；
通过引入第二导电类型的杂质元素至较浅的第二深度，在所述第一扩散区的表面上形成第二导电类型的第二扩散区；
通过在相应于所述光检测区的所述有源区上形成第一掩模图案来覆盖将要形成所述光检测区的第一区，并在使用所述第一掩模图案作为掩模的同时，通过将所述第二导电类型的杂质元素引入所述有源区至比所述器件隔离区的底缘更深但不超过所述第一扩散区的底缘的深度，在所述第一扩散区中形成具有所述第二导电类型、并限定所述成像器件的光检测区的阱；
在使用所述第一掩模图案作为掩模的同时，通过将所述第一导电类型的杂质元素引入所述有源区至所述第二深度，形成具有所述第二导电类型但载流子浓度水平低于所述第一区的载流子浓度水平的第二区，从而在未被所述第一掩模图案覆盖的部分所述有源区中形成所述第二区；
经由栅极绝缘膜在所述硅衬底上形成栅电极，以覆盖所述第一与第二部分之间的边界部分；
通过以第三掩模图案覆盖相对于所述栅电极与所述光检测区相对的部分所述有源区，并在使用所述栅电极和所述第三掩模图案作为掩模的同时，以与所述第二扩散区交叠的关系将第二杂质元素引入所述有源区，在所述有源区中形成具有所述第二导电类型以及高于所述第一部分的载流子浓度水平的屏蔽层；以及
通过将所述第一导电类型的杂质元素引入位于与所述光检测区相对的一侧处的所述有源区中，在所述有源区中形成所述第一导电类型的浮置扩散区。
根据本发明，在将光电二极管和转移栅晶体管集成在一硅衬底上并构成CMOS成像装置的一部分的半导体成像器件中，通过形成构成光电二极管的扩散区而使其顶端部分侵入转移栅晶体管的栅电极正下方的沟道区下方，并通过形成沟道区而使靠近光电二极管的部分沟道区与靠近浮置扩散区的部分沟道区相比具有增加的杂质浓度水平或增加的载流子浓度水平并用作转移传输栅晶体管的漏极区，可以在传输栅晶体管的沟道区中形成向浮置扩散区倾斜的势垒。
通过这种结构，为了收集引入的光子在光电二极管的光接收操作模式中促使在位于硅衬底与栅极绝缘膜之间的界面处的沟道区中热激发的大多数电子流至浮置扩散区，并且使光电二极管的扩散区的热电子流入最小化。
由此，在读取操作模式中由热电子产生的噪声受到了抑制，其中该读取操作模式跟在上述光接收操作模式之后，并通过导通转移栅晶体管来进行，以便在光电二极管的扩散区中聚集的光电子被转移到浮置扩散区。因此，提高了半导体成像器件的S/N之比。在此，请注意在读取操作模式之前进行的复位操作模式中，如此流入浮置扩散区中的热电子被去除，因此光信号的检测不受这些热电子的影响。
此外，对于这种半导体成像器件而言，其中构成光电二极管的扩散区的顶端侵入位于转移栅晶体管的沟道区正下方的区域，当转移栅晶体管导通时，通过光电二极管形成的光电子不受硅衬底表面的表面状态的影响，并且引起光电子流至浮置扩散区。因此，抑制了在读取操作模式时出现的漏电流。
此外，对于在沟道区中具有这种倾斜的电势轮廓图的转移栅晶体管而言，通过将微小的正电压施加至晶体管的栅电极，在转移栅晶体管截止的光电二极管的光接收操作模式中，能够促进热电子排放至浮置扩散区。
此外，对于在沟道区中具有倾斜的电势轮廓图的这种转移栅晶体管而言，通过在光接收模式的操作中将微小的负电压施加至栅电极，能够抑制沟道区中热电子的激发。因此，抑制了暗电流，并可以实现具有较大S/N之比的半导体器件。
当接合附图阅读以下的详细说明时，本发明的其他目的和进一步特征会变得更清楚。
附图说明
图1为示出半导体成像器件的整体结构示意图；
图2为示出采用图1的半导体成像器件的CMOS成像装置的结构示意图；
图3为说明图2的CMOS成像器件的操作示意图；
图4A和4B为示出传统的CMOS成像装置的结构示意图；
图5为示出另一传统的CMOS成像装置的结构示意图；
图6为示出另一传统的CMOS成像装置的结构示意图；
图7为说明图5和6的CMOS成像装置的问题的示意图；
图8为示出根据本发明第一实施例的半导体成像器件的结构示意图；
图9为示出在图8的半导体成像器件的转移栅晶体管的沟道区中形成的电势分布轮廓图的示意图；
图10A-10E为示出图8的半导体成像器件的制造工艺的示意图；
图11A和11B为示出图8的半导体成像器件的结构的俯视图；
图12为示出在图8的半导体成像器件的检测操作时驱动转移栅晶体管的实例的示意图；
图13A和13B为示出根据本发明第二实施例的半导体成像器件的制造工艺的示意图；
图14为根据本发明第二实施例的半导体成像器件的结构示意图；
图15A和15B为示出根据本发明第三实施例的半导体成像器件的制造工艺的示意图；
图16A-16D为示出根据本发明第四实施例的半导体成像器件的制造工艺的示意图；
图17A和17B为示出在根据本发明第五实施例的半导体成像器件的检测操作时驱动转移栅晶体管的实例的示意图。
具体实施方式
[第一实施例]
图8为示出根据本发明第一实施例的半导体成像器件40的横截面结构的示意图，其中半导体成像器件40对应于图2的CMOS成像装置的晶体管10C和光电二极管10D。
参考图8，半导体成像器件40形成在由STI器件隔离结构41I在硅衬底41上限定的p型器件区41A中，其中相应于在器件区41A中形成的沟道区，在硅衬底41上经由通常为热氧化膜的栅极绝缘膜42形成多晶硅栅电极43。
在有源区41A中，在栅电极43的第一侧形成n型扩散区41D，作为光电二极管10D的光检测区，并且在扩散区41D的表面部分上形成p+型扩散区41P+，作为屏蔽层。此外，相对于栅电极43在扩散区41D相对侧的有源区41A中形成n+型扩散区41N，作为浮置扩散区FD。
此外，在硅衬底41上形成CVD氧化膜44，以覆盖包括栅电极43在内的器件区41A。
在本实施例中，n型扩散区41D形成为其构成内缘部分的顶端部分侵入沟道区下方的区域，该沟道区形成在栅电极43的正下方，因此在扩散区41D中形成的光电子能够在晶体管导通时穿过沟道区流至浮置扩散区41N，而不通过形成高势垒的屏蔽层41P+。
因此，请注意本实施例通过与浮置扩散区41N相邻的第一p型区41P1以及与屏蔽层相邻的第二p型区41P2形成沟道区，并且p型区41P2中的p型杂质元素的浓度水平(P2)设置为大于p型区41P1中的p型杂质元素的浓度水平(P1)(P2＞P1)，但小于屏蔽层41P+中p型杂质元素的浓度水平(P3)(P3＞P2＞P1)。在此，请注意p型区41P2形成为覆盖侵入沟道区下方的部分n型扩散区41D。
对于这种在沟道区中形成有倾斜的杂质浓度水平的结构，鉴于p型区形成有阻挡电子的垒，在光电子的路径中，特别是在栅电极43正下方的沟道区中，形成电势梯度，如图9所示，从而该电势梯度朝向浮置扩散区41N倾斜。
因此，即使在成像装置的光接收操作模式期间，引起在形成沟道区的Si晶体的导带中激发出热电子并在硅衬底41与栅极绝缘膜42之间的界面处形成热电子时，这些热电子沿着电势梯度被立即排放至浮置扩散区41N，而不会在沟道区中出现热电子的聚集。在这种光接收操作模式期间，请注意转移栅晶体管10C截止，以使得光电子在扩散区41D中聚集。此外，因为由p型区41P2在沟道区与扩散区41D之间形成势垒，所以在沟道区中形成的热电子不会流至扩散区41D，并且在检测操作时不会发生通过除了光电子之外的电子在扩散区41D中聚集的机理而产生噪声的问题。特别是通过如图9所示在p型区41P2中形成的电势尖峰部分A与同样如图9所示在p型区41P1中形成的电势平坦部分B之间形成0.15V或更大的电势差，能够将沟道区中形成的99％或更多的热电子排放至浮置扩散区41N，并且在光接收操作模式时能够有效抑制噪声的聚集(collection)。通过将此电势差增加0.1V，由热电子产生且流入扩散区41D的电荷量以1/40-1/50的系数下降。
此外，对于这种结构而言，通过以与栅电极43的边缘部对准的方式形成的p+型屏蔽层41P+，从硅衬底表面将扩散区41D有效屏蔽。由此，有效地屏蔽了在硅衬底41与CVD氧化膜44之间的界面处存在的界面状态对扩散区41D的影响。
因为p型区41P2在光电子的传输路径上形成势垒，所以在某种程度上抑制了在这部分中的光电子转移，其中通过将p型区41P2和41P1的杂质浓度水平设置为相比屏蔽层41P+中的杂质浓度水平充分地小，而使本发明可以将此势垒对转移效率的影响最小化。此外，因为如前所述在p型区41P2后面的p型区41P1中形成有朝向浮置扩散区41N倾斜的电势梯度，所以光电子作为一个整体有效地经过沟道区，并且本发明的成像装置能够获得可与前述专利文献2和3的成像装置相比的转移效率。
下面，将描述半导体成像器件40的制造工艺。
参考图10A，通过器件隔离结构41I在硅衬底41上形成p型器件区41A，其中在图10A的步骤中，经由形成在硅衬底41上的抗蚀图案R1进行离子注入工艺，以露出器件区41A。此外，在使用抗蚀图案R1作为掩模的同时，在加速电压为10-30keV、剂量为0.5-2.0×1012cm-2及角度为7度的条件下注入B+。由此，在整个器件区41A上形成构成p型区41P1的p型扩散区。
接下来，在图10B的步骤中，在硅衬底41上形成抗蚀图案R2，以露出将要形成光电二极管10D的扩散区41D的区域，并且在使用抗蚀图案R2作为掩模的同时，首先在加速电压为110-150keV、剂量为1-3×1012cm-2及角度为7度的条件下，接下来在加速电压为180-220keV、剂量为1-3×1012cm-2及角度为7度的条件下，在硅衬底41中进行P+的离子注入工艺。由此，形成n型扩散区41D。
此外，在图10B的步骤中，使用相同的抗蚀图案R2作为掩模，通过在加速电压为10-30keV、剂量为1-3×1012cm-2及角度为7度的条件下进行离子注入工艺将B+引入硅衬底41中。由此，在扩散区41D的表面部分上形成构成p型区41P2的p型扩散区，并且该扩散区中的杂质浓度水平超过扩散区41P1中的杂质浓度水平。
接下来，在图10C的步骤中，通过在800℃下进行热氧化处理在硅衬底41上形成4-10nm厚的热氧化膜作为栅极绝缘膜42，并通过CVD工艺在栅极绝缘膜42上形成约180nm厚的多晶硅膜。此外，通过将多晶硅膜图案化，形成多晶硅栅电极43和栅极绝缘膜42，以使其跨越扩散区41D和扩散区41P1，且栅长为0.4-0.8μm。因此，请注意栅电极43与n型扩散区41D的交叠长度L设置为例如0.15-0.40μm。
此外，在图10D的步骤中，在图10C的结构上形成抗蚀图案R3，以使其露出部分栅电极43和形成屏蔽层41P+的区域，并在使用抗蚀图案R3作为掩模的同时，在加速电压为5-15keV、剂量为1-5×1013cm-2及角度为7度的条件下进行B+的离子注入工艺，从而将B+引入硅衬底中。由此，以与栅电极43的侧壁表面对准的方式形成屏蔽层41P+。如此形成的屏蔽层41P+从栅电极43的侧壁表面延伸至位于相反侧的器件隔离结构41I，其中请注意屏蔽层41P+以基本上均匀的浓度水平而含有如此引入的B。
此外，在图10E的步骤中，形成抗蚀图案R4，其露出相对于栅电极43而位于屏蔽层41P+相对侧的部分器件区41A，并且在使用抗蚀图案R4作为掩模的同时，在加速电压为10-30keV、剂量为2-50×1012cm-2及角度为0度的条件下，在硅衬底41中进行P+的离子注入工艺。由此，以与栅电极43对准的方式形成n+型扩散区41N作为浮置扩散区FD。
此外，通过在图10E的结构上形成CVD膜44，获得图8的半导体成像器件40。
图11A以俯视图示出了图10B状态的硅衬底41。
参考图11A，能够看出在STI器件隔离结构41I内部形成有器件区41A，并且在器件区41A中形成有n型扩散区41D，且其与器件隔离结构41I的偏移量至少为0.2μm。此外，能够看出以与n型扩散区41D对准的方式形成有p型扩散区41P2。
图11B以俯视图示出了图10E状态的硅衬底41。
参考图11B，能够看出有源区41A相对于栅电极43在n型扩散区41D这一侧以与栅电极43对准的方式形成有屏蔽层41P+，并且n型扩散区41D的内缘部分侵入栅电极43正下方的区域。
此外，相对于栅电极43在与屏蔽层41P+相对的一侧处的有源区41A中以与栅电极43对准的方式形成n型扩散区41N。
图12示出了图8的半导体成像器件在光接收操作模式时在沟道区中形成的电势。
通常，在CMOS成像装置中，在光电二极管10D的光接收操作模式期间转移栅晶体管10C的栅压设置为0V。如参考图9所说明的一样，本实施例在晶体管10C的沟道区中产生电势梯度，并且阻止沟道区中激发的热电子流至光电二极管10D，而促进所述热电子流至浮置扩散区41N。这种状态在图12中由虚线示出。
另一方面，图12的实线示出了在光接收操作模式期间施加至栅电极43的栅压设置为+0.3-0.7V的情况。
因此，通过在CMOS成像装置的光接收操作模式期间将较小的正电压施加至转移栅晶体管10C的栅电极43，流经图8中由箭头示出的路径的电子的电势，尤其是处于较浅深度处因而沿着栅电极43附近的路径输送电子的部分中，受到前述较小栅压的显著影响。因此，电子的电势高度显著降低，如图12中由箭头A所示。相反，在沟道区41P2中通过处于较大深度处的硅衬底41传输电子，栅电极的影响较小，并且电子的电势仅改变较小的量，如图12中由箭头B所示。
因此，通过将较小的正电压施加至转移栅晶体管10C的栅电极43，可以进一步增加沟道区中形成的电势梯度。由此，能够进一步抑制噪声的产生。
[第二实施例]
图13A和13B为示出根据本发明第二实施例图10B的离子注入工艺的修改的示意图，而图14为示出根据图13A和13B的工艺制造的半导体成像器件40A的示意图。
参考图13A和13B，本实施例将在图10B的步骤中形成p型扩散区41P2的同时在硅衬底41上形成的抗蚀图案R2的厚度设置为约1μm，并且以7度角至少在两个方向上对n型扩散区41D的表面进行B+的离子注入。
在这种情况下，如图13B所示，在抗蚀图案R2的掩蔽(shadow)部分中减少离子注入的剂量，并且在p型区41P2与p型扩散区41P1之间形成具有中间杂质浓度水平的区域41pm。
因此，在图10C的工艺及之后的工艺应用于这种结构的情况下，在p型扩散区41P1(具有B浓度水平P1)与p型扩散区41P2(具有B浓度水平P2)之间形成具有B浓度水平Pm的p型扩散区41pm，从而B浓度水平Pm介于P1与P2之间(P2＞Pm＞P1)。
例如，当形成宽度为0.15μm的中间区41Pm，并且栅电极43下面的n型扩散区41D的交叠为0.3μm时，与中间区41Pm相邻的区域41P2的宽度也约为0.15μm。
因此，通过在区域41P2与41P1之间形成中间区41Pm，在如图所示的沟道区中形成的电势改变了，从而平坦部分减少了。因此，可进一步促进将热电子排放至浮置扩散区。
在图14的实例中，请注意仅在扩散区41P1和41P2的表面部分上形成屏蔽层41P+，同时也通过这种结构，屏蔽层41P+能够有效屏蔽硅衬底表面上的表面状态对扩散区41D中激发的光电子的影响。
[第三实施例]
图15A和15B示出根据本发明第三实施例的半导体成像器件40B的制造工艺，其中与前述部分相应的那些部分以相同的附图标记表示，并省略对他们的描述。
图15A示出了除了p型扩散区41P2形成在比p型扩散区41P1更浅的水平高度处之外与图10B的工艺相应的工艺。例如，在图15A的步骤中，在使用抗蚀图案R2作为掩模的同时，在加速电压为8-15keV、剂量为0.5-3.0×1012cm-2及角度为7度的条件下，以与n型扩散区41D交叠的关系进行B+的离子注入工艺。
由于这种离子注入工艺，如图15B所示，在图10C的步骤之后获得的结构中，仅在沟道区的表面部分形成p型区41P2，该P型区41P2在位于栅电极43正下方的沟道区中形成势垒，因此，可以通过施加至栅电极43的栅电压容易地控制势垒。由此，可以提高在转移操作模式中光电子的转移效率，以经由转移栅晶体管10C将光电子从扩散区转移至浮置扩散区41N。
此外，对于图15B的结构而言，相比p型扩散区41P2，能够以增加的深度形成p型扩散区41P1，并且能够抑制n型扩散区41D与n型扩散区41N之间的击穿。
[第四实施例]
图16A-16D示出根据本发明第四实施例的半导体成像器件40C的制造工艺，其中与前述部分相应的那些部分以相同的附图标记表示，并省略对他们的描述。
参考图16A，在使用抗蚀图案RA作为掩模的同时，首先在加速电压为110-150keV、剂量为1-3×1022cm-2及角度为7度的条件下，接下来在加速电压为180-220keV、剂量为0.5-1.5×1012cm-2及角度为7度的条件下，并进一步在加速电压为300-600keV、剂量为0.5-1.5×1012cm-2的条件下，将P+引入硅衬底41中的部分有源区41A中。由此，在比器件隔离结构41I的底缘更低的深度处形成n型扩散区41D，其中器件隔离结构41I底缘的深度为350-400nm。
此外，在图16A的步骤中，在使用相同的抗蚀图案RA作为掩模的同时，在加速电压为10-30keV、剂量为2-5×1012cm-2及角度为7度的条件下，通过离子注入工艺引入B+。由此，在n型扩散区41D的表面上形成p型扩散区41P2。
接下来，在图16B的步骤中，抗蚀图案RB形成为露出器件隔离结构41I附近的部分有源区41A、将要形成的晶体管10C的部分沟道区、以及将要形成浮置扩散区FN的区域，并且抗蚀图案RB还覆盖n型扩散区41D的主要部分，而且在使用抗蚀图案RB作为掩模的同时，首先在加速电压为65keV、剂量为2-10×1012cm-2及角度为7度的条件下，接下来在加速电压为100keV、剂量为1.5-5×1012cm-2及角度为7度的条件下，并进一步在加速电压为140keV、剂量为1.5-5×1012cm-2以及加速电压为180keV、剂量为1-5×1012cm-2及角度为7度的条件下，进行B+的离子注入。
由此，在图16A的步骤中已经形成的用于扩散区41D的n型导电类型在沿着器件隔离结构41I的区域中被抵消，并且在这部分中形成p型阱41PW，其深度从器件隔离结构41I的底缘起测量为大约0.1μm，从而使n型扩散区41D的底缘不会暴露在器件隔离结构41I的底缘。
此外，在图16B的步骤中，在使用相同的抗蚀图案RB作为掩模的同时，在加速电压为50-80keV、剂量为1-2×1012cm-2的条件下进行As+的离子注入。因此，由于为了形成阱41PW和扩散区41P2而在硅衬底表面进行B的离子注入所形成的p导电类型被部分抵消，并且形成具有较低的空穴浓度水平的p型扩散区41P1和41P1’。
此外，在图16C的步骤中，相应于将在器件区41A中形成的转移栅晶体管的沟道区，经由栅极绝缘膜42在硅衬底41上形成多晶硅栅电极43，以使其跨越扩散区42P2与41P1之间的边界。
此外，在图16C的步骤中，形成抗蚀图案RC以使其覆盖部分多晶硅栅电极43和将要形成浮置扩散区FN的硅衬底41的表面，并且在使用抗蚀图案RC作为掩模的同时，在加速电压为5-15keV、剂量为1-5×1013cm-2的条件下将B+引入硅衬底41。由此，在n型扩散区41D的表面上形成屏蔽层41P+。
此外，在图16D的步骤中，形成抗蚀图案RD以使其覆盖器件区41A中的部分多晶硅栅电极和形成有屏蔽层41P+的硅衬底41的表面，并且在使用抗蚀图案RD作为掩模的同时，在加速电压为10-30keV、剂量为2-5×1013cm-2及角度为0度的条件下，在硅衬底中进行P+的离子注入。由此，形成n型扩散区41N作为浮置扩散区FN。
对于这种结构的半导体成像器件40C，在图16A的步骤中采用的抗蚀图案RA向外(forth)具有较大的开口区，因此，可以使用较厚的抗蚀图案作为离子注入掩模RA。因此，通过使用较大的离子注入能量，能够形成构成光电二极管10D的n型扩散区41D且其深度超过器件隔离结构41I的底缘。因此，在光接收操作模式中耗尽层较深地延伸，并且能够以较大的检测容量收集引入的光子。由此，进一步提高成像器件的S/N之比。
对于本实施例而言，通过p型扩散区41P2和41P1在栅电极43正下方的沟道区中形成电势梯度，并且在光接收操作模式期间在沟道区中形成的热电子被完全排放至浮置扩散区FN，并且能够消除所述热电子对信号检测的影响。
在本实施例中，请注意p型扩散区41P1和41P2同时含有B和As，并且通过每个区域中B和As的浓度水平差引起产生电势梯度的载流子浓度水平差。
[第五实施例]
图17A示出了本发明的第五实施例。
参考图17A，本实施例除了如图所示在光接收操作模式中将-0.5-2V的负电压施加至栅电极43之外，使用前述图8所示的半导体成像器件40。
在半导体成像器件中，转移栅晶体管10C为n沟道MOS晶体管，并且沟道区掺杂为p型。
当如上所述将负电压施加至栅电极43时，在沟道区中产生空穴的聚集状态，而沟道区中空穴的这种聚集状态抑制了产生电子的热激发，从而抑制暗电流的产生。
因此，根据本发明，通过在CMOS成像装置的光接收操作模式中将较小的负电压施加至CMOS成像装置中的转移栅晶体管10C，能够抑制暗电流。
还请注意基于相同的原理抑制暗电流在图17B中所示的传统半导体成像器件中也是有效的。
参考图17B，该半导体成像器件与参考图6说明的半导体成像器件相同，其中在该半导体成像器件的光接收操作模式的同时，类似地通过将-0.5--2V的栅电压施加至栅电极23以抑制电子的热激发，能够抑制由沟道区中激发出的热电子而导致的暗电流的出现。
此外，尽管参考优选实施例说明了本发明，但请注意本发明不限于这些特定的实施例，而且在不脱离本发明范围的情况下可进行各种改变与修改。

Claims (13)

1.半导体成像器件，包括：
硅衬底，其限定有有源区；
栅电极，其相应于所述有源区中的沟道区经由栅极绝缘膜形成在所述硅衬底上；
光检测区，其由第一导电类型的扩散区形成，所述光检测区形成在位于所述栅电极的第一侧的所述有源区中，从而使其顶部与所述硅衬底的表面分离，并且内缘部分侵入位于所述栅电极正下方的沟道区下方；
屏蔽层，其由第二导电类型的扩散区形成，所述屏蔽层形成在位于所述栅电极的第一侧的所述硅衬底表面的所述有源区中，从而其内缘部分与位于所述第一侧的所述栅电极的侧壁表面对准，所述屏蔽层形成为覆盖位于所述栅电极的第一侧的部分所述光检测区；
浮置扩散区，其由所述第一导电类型的扩散区形成，所述浮置扩散区形成在位于所述栅电极的第二侧的所述有源区中；以及
沟道区，其由所述第二导电类型的扩散区形成，所述沟道区形成在位于所述栅电极正下方的所述有源区中，
所述沟道区包括：
第一沟道区部分，其具有所述第二导电类型，所述第一沟道区部分的第一端形成为与所述屏蔽层相邻，所述第一沟道区部分的另一端侵入位于所述栅电极正下方的区域并覆盖侵入所述沟道区下方的部分所述光检测区；以及
第二沟道区部分，其具有所述第二导电类型，并形成为与所述浮置扩散区相邻，
所述第一沟道区部分含有所述第二导电类型的杂质元素，且其杂质浓度水平低于所述屏蔽层中的杂质浓度水平，
所述第二沟道区部分含有所述杂质元素，且其浓度水平低于所述第一沟道区部分的所述杂质浓度水平。
2.如权利要求1所述的半导体成像器件，其中所述屏蔽层至少在覆盖位于所述栅电极的所述第一侧处的部分所述光检测区中包含具有基本上均匀的杂质浓度水平的所述杂质元素。
3.如权利要求1所述的半导体成像器件，其中在所述第一沟道区部分与所述光检测区之间的所述第一沟道区部分的下方形成中间区，从而使所述中间区的杂质浓度水平基本上等于所述第二沟道区部分的所述杂质浓度水平。
4.如权利要求1所述的半导体成像器件，其中在所述第一沟道区部分与所述第二沟道区部分之间形成第三沟道区部分，从而使所述第三沟道区部分具有处于所述第一与第二沟道区部分之间的杂质浓度水平。
5.如权利要求1所述的半导体成像器件，其中所述第一与第二沟道区部分在所述沟道区中共同形成电势梯度，从而使所述电势梯度作为一个整体向所述浮置扩散区倾斜。
6.一种半导体成像器件，包括：
硅衬底，其限定有有源区；
栅电极，其相应于所述有源区中的沟道区经由栅极绝缘膜形成在所述硅衬底上；
光检测区，其由第一导电类型的扩散区形成，所述光检测区形成在位于所述栅电极的第一侧的所述有源区中，从而其顶部与所述硅衬底的表面分离，并且内缘部分侵入位于所述栅电极正下方的沟道区下方；
屏蔽层，其由第二导电类型的扩散区形成，所述屏蔽层形成在位于所述栅电极的第一侧的所述硅衬底表面的所述有源区中，从而其内缘部分与位于第一侧的所述栅电极的侧壁表面对准，所述屏蔽层形成为覆盖位于所述栅电极的所述第一侧的部分所述光检测区；
浮置扩散区，其由所述第一导电类型的扩散区形成，所述浮置扩散区形成在位于所述栅电极的第二侧的所述有源区中；以及
沟道区，其由所述第二导电类型的扩散区形成，所述沟道区形成在位于所述栅电极正下方的所述有源区中，
所述沟道区包括：
第一沟道区部分，其具有所述第二导电类型，所述第一沟道区部分的第一端形成为与所述屏蔽层相邻，所述第一沟道区部分的另一端侵入位于所述栅电极正下方的区域并覆盖侵入所述沟道区下方的部分所述光检测区；以及
第二沟道区部分，具有所述第二导电类型，并形成为与所述浮置扩散区相邻，
所述第一沟道区部分含有所述第二导电类型的杂质元素，且其杂质浓度水平低于所述屏蔽层中的杂质浓度水平，
所述第二沟道区部分含有所述第一导电类型的杂质元素和所述第二导电类型的杂质元素，从而所述第二导电类型的载流子浓度水平在所述第一沟道区部分中大于在所述第二沟道区部分中。
7.如权利要求6所述的半导体成像器件，其中所述光检测区的底缘形成在比限定所述有源区的器件隔离结构的底缘更深的深度处。
8.如权利要求7所述的半导体成像器件，其中在所述光检测区周围形成所述第二导电类型的阱，以将所述光检测区的深度限定为超过所述器件隔离结构的底缘，但不超过所述光检测区的底缘。
9.一种光检测方法，其使用半导体成像器件，所述半导体光检测装置包括：硅衬底，其限定有有源区；栅电极，其相应于所述有源区中的沟道区经由栅极绝缘膜形成在所述硅衬底上；光检测区，其由第一导电类型的扩散区形成，所述光检测区形成在位于所述栅电极的第一侧的所述有源区中，从而使其顶部与所述硅衬底的表面分离，并且内缘部分侵入位于所述栅电极正下方的沟道区下方；屏蔽层，其由第二导电类型的扩散区形成，所述屏蔽层形成在位于所述栅电极的第一侧的所述硅衬底表面的所述有源区中，从而其内缘部分与位于所述第一侧的所述栅电极的侧壁表面对准，所述屏蔽层形成为覆盖位于所述栅电极的第一侧的部分所述光检测区；浮置扩散区，其由所述第一导电类型的扩散区形成，所述浮置扩散区形成在位于所述栅电极的第二侧的所述有源区中；以及沟道区，其由所述第二导电类型的扩散区形成，所述沟道区形成在位于所述栅电极正下方的所述有源区中，所述沟道区包括：第一沟道区部分，其具有所述第二导电类型，所述第一沟道区部分的第一端形成为与所述屏蔽层相邻，所述第一沟道区部分的另一端侵入位于所述栅电极正下方的区域并覆盖侵入所述沟道区下方的部分所述光检测区；以及第二沟道区部分，其具有所述第二导电类型，并形成为与所述浮置扩散区相邻，所述第一沟道区部分含有所述第二导电类型的杂质元素，且其杂质浓度水平低于所述屏蔽层中的杂质浓度水平，所述第二沟道区部分含有所述杂质元素，且其浓度水平低于所述第一沟道区部分的所述杂质浓度水平，
所述光检测方法包括在其光接收模式中将+0.3-0.7V的电压施加至所述栅电极的步骤。
10.一种光检测方法，其使用半导体成像器件，所述半导体成像器件包括：硅衬底，其通过器件隔离结构限定有有源区；栅电极，其相应于所述有源区中的沟道区经由栅极绝缘膜形成在所述硅衬底上；光检测区，其由n型扩散区形成，所述光检测区形成在位于所述栅电极的第一侧的所述有源区中，从而使其顶部与所述硅衬底的表面分离，并且内缘部分侵入位于所述栅电极正下方的沟道区下方的区域；屏蔽层，其由p型扩散区形成，所述屏蔽层形成在位于所述硅衬底的表面处的所述栅电极的第一侧的所述有源区中，从而其内缘部分与位于所述第一侧的所述栅电极的侧壁表面对准，所述屏蔽层形成为覆盖位于所述栅电极的第一侧的部分所述光检测区；浮置扩散区，其由n型扩散区形成，所述浮置扩散区形成在位于所述栅电极的第二侧的所述有源区中；以及沟道区，其由p型扩散区形成，所述沟道区形成在位于所述栅电极正下方的所述有源区中，
所述光检测方法包括在其光接收模式中将-0.5--2V的电压施加至所述栅电极的步骤。
11.一种制造半导体成像器件的方法，包括如下步骤：
通过将第一导电类型的杂质元素引入在硅衬底上限定的有源区中，在所述硅衬底的表面形成所述第一导电类型的第一扩散区，从而在所述有源区的整个表面上形成具有第一深度及第一杂质浓度水平的所述第一扩散区；
通过以第一掩模图案覆盖所述第一扩散区的第一部分并在使用所述第一掩模图案作为掩模的同时以与所述第一扩散区交叠的关系将第二导电类型的杂质元素引入所述有源区中，在所述第一扩散区的下方形成所述第二导电类型的光检测区，从而将所述第二导电类型的所述杂质元素引入至比所述第一深度更深的第二深度处；
在使用所述第一掩模图案作为掩模的同时，通过以与所述光检测区交叠的关系将所述第一导电类型的杂质元素引入所述有源区中直至所述第一深度或更浅的深度处，在所述光检测区上形成所述第一导电类型的第二扩散区，从而所述第二扩散区含有所述第一导电类型的所述杂质元素且具有高于所述第一扩散区的第二杂质浓度水平；
经由栅极绝缘膜在所述硅衬底上形成栅电极，从而所述栅电极覆盖所述第一扩散区与所述第二扩散区的边界；
在使用所述栅电极和第二掩模图案作为掩模的同时，其中所述第二掩模图案覆盖相对于所述栅电极而位于与所述光检测区相对的一侧处的部分所述有源区，通过将所述第一导电类型的杂质元素引入所述有源区中，在所述第二扩散区的表面上形成由所述第一导电类型的扩散区构成的屏蔽层，从而所述屏蔽层含有所述第一导电类型的所述杂质元素且具有比所述第二杂质浓度水平高的第三杂质浓度水平；以及
在使用所述栅电极和第三掩模图案作为掩模时，其中所述第三掩模图案覆盖相对于所述栅电极而位于与所述光检测区相对的一侧处的部分所述有源区，通过将所述第二导电类型的杂质元素引入所述有源区中，形成所述第二导电类型的浮置扩散区。
12.如权利要求11所述的方法，其中形成所述第二扩散区的步骤包括多个离子注入工艺步骤，以将所述第一导电类型的杂质元素以一倾角引入所述硅衬底的衬底，在改变所述杂质元素的注入方向的同时进行所述多个离子注入工艺步骤。
13.一种制造半导体成像器件的方法，包括如下步骤：
通过将第一导电类型的杂质元素引入由器件隔离区在硅衬底上限定的有源区至比所述器件隔离区的底缘更深的第一深度，而在所述有源区中形成所述第一导电类型的第一扩散区；
通过引入第二导电类型的杂质元素至较浅的第二深度，在所述第一扩散区的表面上形成第二导电类型的第二扩散区；
通过在相应于所述光检测区的所述有源区上形成第一掩模图案来覆盖将要形成所述光检测区的第一区，并在使用所述第一掩模图案作为掩模的同时，通过将所述第二导电类型的杂质元素引入所述有源区至比所述器件隔离区的所述底缘更深但不超过所述第一扩散区的底缘的深度，在所述第一扩散区中形成具有第二导电类型、并限定所述成像器件的光检测区的阱；
在使用所述第一掩模图案作为掩模的同时，通过将所述第一导电类型的杂质元素引入所述有源区至所述第二深度，形成具有所述第二导电类型但载流子浓度水平低于所述第一区的载流子浓度水平的第二区，从而在未被所述第一掩模图案覆盖的部分所述有源区中形成所述第二区；
经由栅极绝缘膜在所述硅衬底上形成栅电极，以覆盖所述第一与第二部分之间的边界部分；
通过以第三掩模图案覆盖相对于所述栅电极与所述光检测区相对的部分所述有源区，并在使用所述栅电极和所述第三掩模图案作为掩模的同时，以与所述第二扩散区交叠的关系将第二杂质元素引入所述有源区，在所述有源区中形成具有所述第二导电类型以及高于所述第一部分的载流子浓度水平的屏蔽层；以及
通过将所述第一导电类型的杂质元素引入位于与所述光检测区相对的一侧处的所述有源区中，在所述有源区中形成所述第一导电类型的浮置扩散区。
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