CN110544701A - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，所述半导体结构包括：基底，所述基底包括第一区以及位于所述第一区两侧的第二区和第三区，所述第一区包括相邻的第一子区和第二子区，所述第一子区与所述第二区邻接，所述第二子区与所述第三区邻接，所述第二区的基底内具有光电掺杂区，所述第三区的基底内具有浮置扩散区；位于所述第一区表面的栅极结构，所述第一子区内的沟道具有第一阈值电压，所述第二子区内的沟道具有第二阈值电压，且所述第一阈值电压大于所述第二阈值电压。所述半导体结构能够改善图像传感器性能。
Description
技术领域
本发明涉及半导体制造领域，特别涉及一种半导体结构及其形成方法。
背景技术
图像传感器是把图像信号转化成电信号的半导体装置，图像传感器被分为电荷耦合传感器(CCD)和CMOS图像传感器。
电荷耦合传感器(CCD)虽然成像质量好，但是由于制造工艺复杂，只有少数的厂商能够掌握，所以导致制造成本居高不下，特别是大型CCD，价格非常高昂，而且其复杂的驱动模式、高能耗以及多级光刻工艺，使其制造工艺中存在很大困难，不能满足产品的需求。
CMOS图像传感器的低能耗，以及相对少的光刻工艺步骤使其制造工艺相对简单，而且CMOS图像传感器允许控制电路、信号处理电路和模数转化器被集成在芯片上，使其可以适用于各种尺寸的产品中，且广泛适用于各种领域。
然而，图像传感器的性能有待进一步改进。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高图像传感器的性能。
为解决上述技术问题，本发明的技术方案提供一种半导体结构，包括：基底，所述基底包括第一区以及位于所述第一区两侧的第二区和第三区，所述第一区包括相邻的第一子区和第二子区，所述第一子区与所述第二区邻接，所述第二子区与所述第三区邻接，所述第二区的基底内具有光电掺杂区，所述第三区的基底内具有浮置扩散区；位于所述第一区表面的栅极结构，所述第一子区内的沟道具有第一阈值电压，所述第二子区内的沟道具有第二阈值电压，且所述第一阈值电压大于所述第二阈值电压。
可选的，所述栅极结构包括：位于所述第一区表面的栅极介质层，在垂直于所述基底表面的方向上，所述第一子区的栅极介质层的厚度大于所述第二子区的栅极介质层的厚度；位于所述栅极介质层表面的栅极层。
可选的，所述第一子区的栅极介质层的厚度与所述第二子区的栅极介质层的厚度的差值范围是5纳米至7纳米。
可选的，所述栅极结构包括：位于所述第一区表面的栅极介质层；位于所述栅极介质层表面的栅极层，所述第一子区的栅极层的厚度大于所述第二子区的栅极层的厚度。
可选的，所述栅极介质层的材料包括氧化硅或高介电常数材料，所述高介电常数材料的介电常数大于3.9。
相应的，本发明的技术方案提供一种上述任一半导体结构的形成方法，包括：提供基底，所述基底包括第一区以及位于所述第一区两侧的第二区和第三区，所述第一区包括相邻的第一子区和第二子区，所述第一子区与所述第二区邻接，所述第二子区与所述第三区邻接；在所述第二区内形成光电掺杂区；在所述第三区内形成浮置扩散区；在所述第一区表面形成栅极结构，所述第一子区内的沟道具有第一阈值电压，所述第二子区内的沟道具有第二阈值电压，且所述第一阈值电压大于所述第二阈值电压。
可选的，形成所述栅极结构的方法包括：在所述第一子区的部分基底表面形成第一栅极介质层；在所述第一栅极介质层表面及所述基底表面形成第二栅极介质材料层；在所述第二栅极介质材料层表面形成栅极材料层；在所述第一区的栅极材料层表面形成第一图形化层；以所述第一图形化层为掩膜刻蚀所述栅极材料层与第二栅极介质材料层，直至暴露出所述基底表面。
可选的，形成所述第一栅极介质层的方法包括：在所述基底表面形成第一栅极介质材料层；在所述第一子区的部分第一栅极介质材料层表面形成第二图形化层；以所述第二图形化层为掩膜刻蚀所述第一栅极介质材料层，直至暴露出所述基底表面。
可选的，形成所述栅极结构的方法包括：在所述基底表面形成栅极介质材料层；在所述栅极介质材料层表面形成栅极材料层；去除所述第一区以外的栅极介质材料层和栅极材料层以形成栅极介质层与初始栅极层；在所述第一子区的初始栅极层表面形成第三图形化层；以所述第三图形化层为掩膜刻蚀所述初始栅极层以形成栅极层。
可选的，去除所述第一区以外的栅极介质材料层和栅极材料层的方法包括：在所述第一区的栅极材料层表面形成第四图形化层；以所述第四图形化层为掩膜，刻蚀所述栅极介质材料层和所述栅极材料层，直至暴露出所述基底表面。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构，一方面由于所述第一子区与所述第二区邻接，且所述第二区的基底内具有光电掺杂区，所述第二子区与所述第三区邻接，且所述第三区的基底内具有浮置扩散区，即所述第一子区靠近所述光电掺杂区而所述第二子区靠近所述浮置扩散区，另一方面由于在所述第一区的基底表面形成栅极结构，所述第一子区内的沟道具有第一阈值电压，所述第二子区内的沟道具有第二阈值电压，且所述第一阈值电压大于所述第二阈值电压，当对所述栅极结构上施加偏压时，所述第一子区的沟道内的电子数量更少，即所述第一子区与所述第二子区之间存在势垒差，从而所述第二子区的沟道中的电子较难回流至所述第一子区的沟道中，减少了沟道内回流的电子，降低了图像传感器的噪音并减少图像延迟。
进一步，由于第一子区的栅极介质层的厚度大于所述第二子区的栅极介质层的厚度，因此实现了使所述第一子区的沟道的阈值电压大于所述第二子区沟道的阈值电压，从而所述第二子区的沟道中的电子较难回流至所述第一子区的沟道中，减少了沟道内回流的电子。
进一步，由于所述第一子区的栅极介质层的厚度与所述第二子区的栅极介质层的厚度的差值范围是5纳米至7纳米，因此能够使所述第一子区沟道的阈值电压与所述第二子区沟道的阈值电压的差值足够大，从而使所述第一子区与所述第二子区之间的势垒差足够大，以进一步减少第二子区沟道内的电子回流至第一子区的沟道内的几率。
进一步，由于第一子区的栅极层的厚度大于所述第二子区的栅极层的厚度，因此实现了使所述第一子区的沟道的阈值电压小于所述第二子区沟道的阈值电压，从而所述第二子区的沟道中的电子较难回流至所述第一子区的沟道中，减少了沟道内回流的电子。
附图说明
图1是一种图像传感器的结构示意图；
图2是图1的图像传感器工作时的势垒状态示意图；
图3至图7是本发明实施例的半导体结构的形成方法中各步骤的剖面结构示意图；
图8是图7的半导体结构工作时的势垒状态示意图；
图9至图13是本发明另一实施例的半导体结构的形成方法中各步骤的剖面结构示意图；
图14是图13的半导体结构工作时的势垒状态示意图。
具体实施方式
如背景技术所述，图像传感器的性能有待进一步改进。
图1是一种图像传感器的结构示意图。
请参考图1，所述图像传感器包括：基底100，所述基底100内具有阱区(未图示)；位于部分阱区表面的栅极结构103；位于所述栅极结构103两侧阱区内的光电掺杂区101和浮置扩散区102。
所述阱区内具有第一掺杂离子，所述光电掺杂区101内具有第二掺杂离子，所述第二掺杂离子与第一掺杂离子的导电类型相反，因此，所述光电掺杂区101和阱区之间形成光电二极管，所述光电二极管用于接收光线并产生电子，通过在所述栅极结构103上施加偏压，将由所述光电二极管产生的电子传递到所述浮置扩散区102。
请参考图，图2是图1的图像传感器工作时的势垒状态示意图，对所述栅极结构103施加偏压，使所述栅极结构103底部的沟道开启，从而将光电二极管内的电子传输至浮置扩散区102内。
在上述图像传感器中，由于栅极结构103底部的沟道内没有势垒差，因此沟道内的电子容易回流，导致图像传感器产生图像延迟的问题。
为了解决上述问题，本发明技术方案提供了一种半导体结构及其形成方法，方法包括：提供基底，所述基底包括第一区以及位于所述第一区两侧的第二区和第三区，所述第一区包括相邻的第一子区和第二子区，所述第一子区与所述第二区邻接，所述第二子区与所述第三区邻接，所述第二区的基底内具有光电掺杂区，所述第三区的基底内具有浮置扩散区；在所述第一区的基底表面形成栅极结构，当对所述栅极结构施加偏压时，所述第一子区的沟道内与所述第二子区的沟道内存在势垒差，通过上述方法形成的半导体结构能够提高图像传感器的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图7是本发明实施例的半导体结构的形成方法中各步骤的剖面结构示意图。
请参考图3，提供基底200，所述基底200包括第一区I和位于所述第一区I两侧的第二区II和第三区III，所述第一区I包括相邻的第一子区A和第二子区B，所述第一子区A与所述第二区II邻接，所述第二子区B与所述第三区III邻接；在所述第二区II内形成光电掺杂区201；在所述第三区III内形成浮置扩散区202。
所述基底200内具有阱区(未图示)，所述阱区内具有第一掺杂离子。
所述光电掺杂区201内具有第二掺杂离子，所述第二掺杂离子的导电类型与第一掺杂离子的导电类型相反，因此，构成光电二极管，从而能够将入射光中的光子转化为电子。
所述浮置扩散区202内具有第三掺杂离子，所述第三掺杂离子的导电类型与第一掺杂离子的导电类型相反，所述浮置扩散区202用于存储光电二极管产生的电子。
所述第一子区A与所述第二区II邻接，所述第二子区B与所述第三区III邻接，有利于后续在所述第一子区A表面与第二子区B表面形成的栅极结构将所述光电二极管内的电子传输至浮置扩散区202内。
在本实施例中，所述基底200为硅衬底。
在另一实施例中，所述基底为半导体衬底；所述半导体衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。
在本实施例中，所述第一掺杂离子为P型离子，所述第二掺杂离子为N型离子，所述第三掺杂离子为N型离子。
所述P型离子包括硼离子或者BF2+离子，所述N型离子包括磷离子或者砷离子。
在本实施例中，形成所述光电掺杂区201的方法包括：在所述基底200表面形成第五图形化层(未图示)，所述第五图形化层暴露出部分所述第二区II表面；以所述第五图形化层为掩膜进行离子注入，在所述第二区II内形成光电掺杂区201。
在本实施例中，所述光电掺杂区201的形成工艺包括：第一离子注入工艺。
在本实施例中，所述第五图形化层的材料包括光刻胶。
在另一实施例中，所述第五图形化层的材料包括氮化硅。
在本实施例中，在形成所述光电掺杂区201后，去除所述第五图形化层，所述去除第五图形化层的方法为灰化工艺。
在本实施例中，形成所述浮置扩散区202的方法包括：在所述基底200表面形成第六图形化层(未图示)，所述第六图形化层暴露出部分所述第三区III表面；以所述第六图形化层为掩膜进行离子注入，在所述第三区III内形成浮置扩散区202。
在本实施例中，所述浮置扩散区202的形成工艺包括：第二离子注入工艺。
在本实施例中，所述第六图形化层的材料包括光刻胶。
在另一实施例中，所述第六图形化层的材料包括氮化硅。
在本实施例中，在形成所述浮置扩散区202后，去除所述第六图形化层，所述去除第六图形化层的方法为灰化工艺。
在本实施例中，所述浮置扩散区202的掺杂浓度大于所述光电掺杂区201的掺杂浓度。
请参考图4，在所述第一子区A的部分表面形成第一栅极介质层203。
在本实施例中，形成所述第一栅极介质层203的方法包括：在所述基底200表面形成第一栅极介质材料层(未图示)；在所述第一子区A的部分第一栅极介质材料层表面形成第二图形化层(未图示)；以所述第二图形化层为掩膜刻蚀所述第一栅极介质材料层，直至暴露出所述基底200表面。
在本实施例中，刻蚀所述第一栅极介质材料层的工艺包括湿法刻蚀工艺或干法刻蚀工艺。
在本实施例中，所述第二图形化层的材料包括光刻胶。
在另一实施例中，所述第二图形化层的材料包括氮化硅。
在本实施例中，在形成所述第一栅极介质层203后，去除所述第二图形化层，所述去除第二图形化层的方法为灰化工艺。
在本实施例中，所述第一栅极介质层203的材料为氧化硅。
在另一实施例中，所述第一栅极介质层的材料为高介电常数材料，所述高介电常数材料的介电常数大于3.9，所述高介电常数材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛和氧化铝中的一种或多种的组合。
请参考图5，在所述第一栅极介质层203表面及所述基底200表面形成第二栅极介质材料层204。
所述第二栅极介质材料层204为后续形成第二栅极介质层提供材料。
在本实施例中，形成所述第二栅极介质材料层204的工艺为原子层沉积工艺。
在另一实施例中，形成所述第二栅极介质材料层的工艺包括化学气相沉积工艺或旋涂工艺。
在本实施例中，所述第二栅极介质材料层204的材料为氧化硅。
在另一实施例中，所述第二栅极介质材料层的材料为高介电常数材料，所述高介电常数材料的介电常数大于3.9，所述高介电常数材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛和氧化铝中的一种或多种的组合。
请参考图6，在所述第二栅极介质材料层204表面形成栅极材料层205；在所述第一区I的栅极材料层205表面形成第一图形化层206。
所述栅极材料层205为后续形成栅极层提供材料。
在本实施例中，形成所述栅极材料层205的方法包括：在所述第二栅极介质材料层204表面形成初始栅极材料层(未图示)；对所述初始栅极材料层进行第三离子注入工艺。
在本实施例中，形成所述初始栅极材料层的工艺为化学气相沉积工艺。
在另一实施例中，直接形成栅极材料层，形成所述栅极材料层的工艺包括化学气相淀积工艺、物理气相淀积工艺、旋涂工艺或电镀工艺。
在本实施例中，所述栅极材料层205的材料为掺杂的多晶硅。
在另一实施例中，所述栅极材料层的材料包括铜、钨或铝中的一种或多种的组合。
在本实施例中，所述第一图形化层206的材料包括光刻胶。
在另一实施例中，所述第一图形化层的材料包括氮化硅。
请在图6的基础上参考图7，以所述第一图形化层206为掩膜刻蚀所述栅极材料层205与第二栅极介质材料层204，直至暴露出所述基底200表面，以形成栅极层208和第二栅极介质层207。
所述第一栅极介质层203、所述第二栅极介质层207和所述栅极层208构成位于所述第一区I表面的栅极结构，其中，所述第一栅极介质层203和所述第二栅极介质层207共同构成所述栅极结构的栅极介质层。
在垂直于所述基底200表面的方向上，所述第一子区A的第二栅极介质层207的表面与所述基底200表面之间的距离为距离M，所述第二子区B的第二栅极介质层207的表面与所述基底200表面之间的距离为距离N，且距离M大于距离N，即所述第一子区A的栅极介质层的厚度大于所述第二子区B的栅极介质层的厚度，从而实现所述第一子区A内的沟道具有第一阈值电压，所述第二子区B内的沟道具有第二阈值电压，且所述第一阈值电压大于所述第二阈值电压。
在本实施例中，刻蚀所述栅极材料层205与第二栅极介质材料层204的工艺包括干法刻蚀工艺或湿法刻蚀工艺。
在本实施例中，在形成所述栅极层208和第二栅极介质层207后，去除所述第一图形化层206，所述去除第一图形化层206的方法为灰化工艺。
相应的，本发明实施例还提供一种上述形成方法所形成的半导体结构，请参考图7，所述半导体结构包括：基底200，所述基底200包括第一区I以及位于所述第一区I两侧的第二区II和第三区III，所述第一区I包括相邻的第一子区A和第二子区B，所述第一子区A与所述第二区II邻接，所述第二子区B与所述第三区III邻接，所述第二区II的基底200内具有光电掺杂区201，所述第三区III的基底200内具有浮置扩散区202；位于所述第一区I表面的栅极结构，所述第一子区A内的沟道具有第一阈值电压，所述第二子区B内的沟道具有第二阈值电压，且所述第一阈值电压大于所述第二阈值电压。
所述栅极结构包括：位于所述第一区I表面的栅极介质层，所述栅极介质层包括第一栅极介质层203和第二栅极介质层207；位于所述第二栅极介质层207表面的栅极层208。
在垂直于所述基底200表面的方向上，所述第一子区A的第二栅极介质层207的表面与所述基底200表面之间的距离为距离M，所述第二子区B的第二栅极介质层207的表面与所述基底200表面之间的距离为距离N，且距离M大于距离N，即所述第一子区A的栅极介质层的厚度大于所述第二子区B的栅极介质层的厚度，从而实现所述第一子区A内的沟道具有第一阈值电压，所述第二子区B内的沟道具有第二阈值电压，且所述第一阈值电压大于所述第二阈值电压。
图8是图7的半导体结构工作时的势垒状态示意图。
请在图7的基础上参考图8，开启所述栅极结构底部的沟道，使得所述光电掺杂区201中的电子通过所述沟道传输至所述浮置扩散区202内。
开启所述栅极结构底部的沟道的步骤包括：在所述栅极结构上施加正偏压。
当在所述栅极结构上施加正偏压时，由于所述第一阈值电压大于所述第二阈值电压，使得所述第一子区A的沟道内的电子数量更少，即所述第一子区A与所述第二子区B之间存在势垒差，从而所述第二子区B的沟道中的电子较难回流至所述第一子区A的沟道中，减少了沟道内回流的电子，进而能够降低噪音并减少图像延迟。
在本实施例中，所述距离M与所述距离N的差值范围是5纳米至7纳米。
所述距离M与所述距离N的差值范围太小，可能导致所述第一子区A的沟道与所述第二子区B的沟道间的势垒差不够大，从而增加所述第二子区B的沟道中的电子回流至所述第一子区A的沟道中的几率；所述距离M与所述距离N的差值范围太大，造成在形成所述栅极介质层时材料的浪费。因此所述距离M与所述距离N的差值范围是5纳米至7纳米时，一方面能够使所述第一子区A沟道的阈值电压与所述第二子区B沟道的阈值电压的差值足够大，从而使所述第一子区A的沟道与所述第二子区B的沟道间的势垒差足够大，以进一步减少第二子区B沟道内的电子回流至第一子区A的沟道内的几率，同时能够节省形成所述栅极介质层时所使用的栅极介质层材料。
在另一实施例中，所述距离M与所述距离N的差值范围大于7纳米。
由于所述距离M与所述距离N的差值范围大于7纳米，因此能够进一步减少第二子区B沟道内的电子回流至第一子区A的沟道内的几率。
需要说明的是，图8中的虚线部分表示光电掺杂区201的势垒大小的范围，其中，所述光电掺杂区201的最大势垒为所述光电掺杂区201的电荷数到达所述光电掺杂区201的满阱容量(Full Well Capacity，FWC)的电荷数时的势垒。
图9至图13是本发明另一实施例的半导体结构的形成方法中各步骤的剖面结构示意图。
请参考图9，提供基底300，所述基底300包括第一区I和位于所述第一区I两侧的第二区II和第三区III，所述第一区I包括相邻的第一子区A和第二子区B，所述第一子区A与所述第二区II邻接，所述第二子区B与所述第三区III邻接；在所述第二区II内形成光电掺杂区301；在所述第三区III内形成浮置扩散区302。
所述基底300内具有阱区(未图示)，所述阱区内具有第一掺杂离子。
所述光电掺杂区301内具有第二掺杂离子，所述第二掺杂离子的导电类型与第一掺杂离子的导电类型相反，因此，构成光电二极管，从而能够将入射光中的光子转化为电子。
所述浮置扩散区302内具有第三掺杂离子，所述第三掺杂离子的导电类型与第一掺杂离子的导电类型相反，所述浮置扩散区302用于存储光电二极管产生的电子。
所述第一子区A与所述第二区II邻接，所述第二子区B与所述第三区III邻接，有利于后续在所述第一子区A表面与第二子区B表面形成的栅极结构将所述光电二极管内的电子传输至浮置扩散区302内。
在本实施例中，所述基底300为硅衬底。
在另一实施例中，所述基底为半导体衬底；所述半导体衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。
在本实施例中，所述第一掺杂离子为P型离子，所述第二掺杂离子为N型离子，所述第三掺杂离子为N型离子。
所述P型离子包括硼离子或者BF2+离子，所述N型离子包括磷离子或者砷离子。
在本实施例中，所述光电掺杂区301的形成工艺包括：第一离子注入工艺。
在本实施例中，所述浮置扩散区302的形成工艺包括：第二离子注入工艺。
在本实施例中，所述浮置扩散区302的掺杂浓度大于所述光电掺杂区301的掺杂浓度。
请参考图10，在所述基底300表面形成栅极介质材料层303，在所述栅极介质材料层303表面形成栅极材料层305。
所述栅极介质材料层303为后续形成栅极介质材料层提供材料。
所述栅极材料层305为后续形成栅极层提供材料。
在本实施例中，形成所述栅极介质材料层303的工艺为原子层沉积工艺。
在另一实施例中，形成所述栅极介质材料层的工艺包括化学气相沉积工艺或旋涂工艺。
在本实施例中，所述栅极介质材料层303的材料为氧化硅。
在另一实施例中，所述栅极介质材料层的材料为高介电常数材料，所述高介电常数材料的介电常数大于3.9，所述高介电常数材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛和氧化铝中的一种或多种的组合。
在本实施例中，形成所述栅极材料层305的方法包括：在所述栅极介质材料层303表面形成初始栅极材料层(未图示)；对所述初始栅极材料层进行第三离子注入工艺。
在本实施例中，形成所述初始栅极材料层的工艺为化学气相沉积工艺。
在另一实施例中，直接形成栅极材料层，形成所述栅极材料层的工艺包括化学气相淀积工艺、物理气相淀积工艺、旋涂工艺或电镀工艺。
在本实施例中，所述栅极材料层305的材料为掺杂的多晶硅。
在另一实施例中，所述栅极材料层的材料包括铜、钨或铝中的一种或多种的组合。
请参考图11，在所述第一区I的栅极材料层305表面形成第四图形化层306；以所述第四图形化层306为掩膜，刻蚀所述栅极介质材料层303和所述栅极材料层305，直至暴露出所述基底300表面，以形成栅极介质层313和初始栅极层315。
在本实施例中，刻蚀所述栅极介质材料层303和所述栅极材料层305的工艺包括干法刻蚀工艺或湿法刻蚀工艺。
在本实施例中，所述第四图形化层306的材料包括光刻胶。
在另一实施例中，所述第四图形化层的材料包括氮化硅。
在本实施例中，在形成所述栅极介质层313和初始栅极层315后，去除所述第四图形化层306，所述去除第四图形化层306的工艺为灰化工艺。
请参考图12，在所述第一子区A的初始栅极层315表面形成第三图形化层307。
在本实施例中，所述第三图形化层307的材料包括光刻胶。
在另一实施例中，所述第三图形化层的材料包括氮化硅。
请在图12的基础上参考图13，以所述第三图形化层307为掩膜刻蚀所述初始栅极层315以形成栅极层325。
所述栅极层325与所述栅极介质层313构成栅极结构。
在本实施例中，在垂直于所述基底300表面的方向上，所述第一子区A的栅极层325具有厚度Q，所述第二子区B的栅极层325具有厚度P，且所述厚度Q大于所述厚度P，从而实现所述第一子区A内的沟道具有第一阈值电压，所述第二子区B内的沟道具有第二阈值电压，且所述第一阈值电压大于所述第二阈值电压。
在本实施例中，刻蚀所述初始栅极层315的工艺为干法刻蚀工艺。
在另一实施例中，刻蚀所述初始栅极层的工艺为湿法刻蚀工艺。
在本实施例中，在形成所述栅极层325后，去除所述第三图形化层307，所述去除第三图形化层307的工艺为灰化工艺。
相应的，本发明实施例还提供一种上述形成方法所形成的半导体结构，请参考图13，所述半导体结构包括：基底300，所述基底300包括第一区I以及位于所述第一区I两侧的第二区II和第三区III，所述第一区I包括相邻的第一子区A和第二子区B，所述第一子区A与所述第二区II邻接，所述第二子区B与所述第三区III邻接，所述第二区II的基底300内具有光电掺杂区301，所述第三区III的基底300内具有浮置扩散区302；位于所述第一区I表面的栅极结构，所述第一子区A内的沟道具有第一阈值电压，所述第二子区B内的沟道具有第二阈值电压，且所述第一阈值电压大于所述第二阈值电压。
所述栅极结构包括：位于所述第一区I表面的栅极介质层313；位于所述栅极介质层313表面的栅极层325。
在垂直于所述基底300表面的方向上，所述第一子区A的栅极层325具有厚度Q，所述第二子区B的栅极层325具有厚度P，且所述厚度Q大于所述厚度P，从而实现所述第一子区A内的沟道具有第一阈值电压，所述第二子区B内的沟道具有第二阈值电压，且所述第一阈值电压大于所述第二阈值电压。
在本实施例中，所述厚度Q与所述厚度P的之间的差值根据所述栅极层325的电学特性调整，从而在确保所述第一阈值电压与所述第二阈值电压之间的差值达到预设差值的同时，能够节省所述栅极层的材料。
图14是图13的半导体结构工作时的势垒状态示意图。
请在图13的基础上参考图14，开启所述栅极结构底部的沟道，使得所述光电掺杂区301中的电子通过所述沟道传输至所述浮置扩散区302内。
开启所述栅极结构底部的沟道的步骤包括：在所述栅极结构上施加正偏压。
当在所述栅极结构上施加正偏压时，由于所述第一阈值电压大于所述第二阈值电压，使得所述第一子区A的沟道内的电子数量更少，即所述第一子区A与所述第二子区B之间存在势垒差，从而所述第二子区B的沟道中的电子较难回流至所述第一子区A的沟道中，减少了沟道内回流的电子，进而能够降低噪音并减少图像延迟。
需要说明的是，图14中的虚线部分表示光电掺杂区301的势垒大小的范围，其中，所述光电掺杂区301的最大势垒为所述光电掺杂区301的电荷数到达所述光电掺杂区301的满阱容量的电荷数时的势垒。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (10)
1.一种半导体结构，其特征在于，包括：
基底，所述基底包括第一区以及位于所述第一区两侧的第二区和第三区，所述第一区包括相邻的第一子区和第二子区，所述第一子区与所述第二区邻接，所述第二子区与所述第三区邻接，所述第二区的基底内具有光电掺杂区，所述第三区的基底内具有浮置扩散区；
位于所述第一区表面的栅极结构，所述第一子区内的沟道具有第一阈值电压，所述第二子区内的沟道具有第二阈值电压，且所述第一阈值电压大于所述第二阈值电压。
2.如权利要求1所述的半导体结构，其特征在于，所述栅极结构包括：位于所述第一区表面的栅极介质层，在垂直于所述基底表面的方向上，所述第一子区的栅极介质层的厚度大于所述第二子区的栅极介质层的厚度；位于所述栅极介质层表面的栅极层。
3.如权利要求2所述的半导体结构，其特征在于，所述第一子区的栅极介质层的厚度与所述第二子区的栅极介质层的厚度的差值范围是5纳米至7纳米。
4.如权利要求1所述的半导体结构，其特征在于，所述栅极结构包括：位于所述第一区表面的栅极介质层；位于所述栅极介质层表面的栅极层，所述第一子区的栅极层的厚度大于所述第二子区的栅极层的厚度。
5.如权利要求2或4所述的半导体结构，其特征在于，所述栅极介质层的材料包括氧化硅或高介电常数材料，所述高介电常数材料的介电常数大于3.9。
6.一种形成如权利要求1至5中任一半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括第一区以及位于所述第一区两侧的第二区和第三区，所述第一区包括相邻的第一子区和第二子区，所述第一子区与所述第二区邻接，所述第二子区与所述第三区邻接；
在所述第二区内形成光电掺杂区；
在所述第三区内形成浮置扩散区；
在所述第一区表面形成栅极结构，所述第一子区内的沟道具有第一阈值电压，所述第二子区内的沟道具有第二阈值电压，且所述第一阈值电压大于所述第二阈值电压。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，形成所述栅极结构的方法包括：在所述第一子区的部分基底表面形成第一栅极介质层；在所述第一栅极介质层表面及所述基底表面形成第二栅极介质材料层；在所述第二栅极介质材料层表面形成栅极材料层；在所述第一区的栅极材料层表面形成第一图形化层；以所述第一图形化层为掩膜刻蚀所述栅极材料层与第二栅极介质材料层，直至暴露出所述基底表面。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，形成所述第一栅极介质层的方法包括：在所述基底表面形成第一栅极介质材料层；在所述第一子区的部分第一栅极介质材料层表面形成第二图形化层；以所述第二图形化层为掩膜刻蚀所述第一栅极介质材料层，直至暴露出所述基底表面。
9.如权利要求6所述的半导体结构的形成方法，其特征在于，形成所述栅极结构的方法包括：在所述基底表面形成栅极介质材料层；在所述栅极介质材料层表面形成栅极材料层；去除所述第一区以外的栅极介质材料层和栅极材料层以形成栅极介质层与初始栅极层；在所述第一子区的初始栅极层表面形成第三图形化层；以所述第三图形化层为掩膜刻蚀所述初始栅极层以形成栅极层。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，去除所述第一区以外的栅极介质材料层和栅极材料层的方法包括：在所述第一区的栅极材料层表面形成第四图形化层；以所述第四图形化层为掩膜，刻蚀所述栅极介质材料层和所述栅极材料层，直至暴露出所述基底表面。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20191206 |
|
| WD01 | Invention patent application deemed withdrawn after publication |