CN113327951A - 像素和相关联的转移栅极制造方法 - Google Patents

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Abstract

一种用于形成转移栅极的方法，包括：(i)在半导体衬底的表面上形成电介质柱；以及(ii)在半导体衬底上围绕电介质柱生长外延层。电介质柱具有超过外延层相对于表面的外延层高度的柱高度。方法还包括去除电介质柱以在外延层中产生沟槽。像素包括具有与背表面相对的正表面的掺杂半导体衬底。正表面形成沿着垂直于正表面和背表面的方向z相对于正表面在掺杂半导体衬底内延伸深度zT的沟槽。像素具有掺杂浓度分布，掺杂浓度分布相对于方向z的导数在深度zT处不连续。

Description

像素和相关联的转移栅极制造方法
技术领域
本申请涉及图像传感器技术领域，尤其涉及一种像素和相关联的转移栅极制造方法。
背景技术
商业产品(诸如独立数字相机、移动设备、汽车部件和医疗设备)中的相机模块包括图像传感器及其像素阵列。像素阵列包括多个像素。像素阵列的像素密度是图像传感器上每单位面积的像素数。在操作中，相机模块的透镜在其视场中在图像传感器上形成物体的图像。可以将物体视为入射在相机上的多个无限小的点光源(“脉冲”)。透镜将多个脉冲中的每个脉冲成像在像素阵列的平面上，作为多个点扩展函数(“脉冲响应”)中的相应一个。与脉冲响应的大小相比，由图像传感器捕获的图像的分辨率部分取决于像素大小。因此，增加相机的最大可达到分辨率的一种方法是通过减小像素大小增加像素密度。减小像素大小的动机导致了具有垂直转移栅极的像素的发展。
多个像素中的每个像素包括光电二极管区域、浮动扩散区域和转移栅极。转移栅极控制从光电二极管区域到浮动扩散区域的电流，并且可以是场效应晶体管的一部分。光电二极管区域的电势超过浮动扩散区域的电势。到达光电二极管区域的光产生光电子。接通转移栅极形成导电通道，导电通道允许累积的光电子从光电二极管区域转移或流动到浮动扩散区域。当转移栅极被脉冲化为截止状态时，势垒高于光电二极管区域的势垒，因此防止了光电子流向浮动扩散区域。
在一种常见的像素架构中，光电二极管和浮动扩散区域在像素内在平行于像素阵列的平面的横向方向上横向移位，其中转移栅极位于光电二极管和浮动扩散区域之间。该平面相对于垂直于其的垂直方向被水平地定向，垂直方向定义垂直入射光(照明)到达像素阵列的方向。这种水平定向限制可以增加多少像素密度。因此，增加像素密度的一种方法是将光电二极管、转移栅极和浮动扩散定向为具有垂直分量的方向。这种转移栅极是垂直转移栅极的示例。
发明内容
尽管垂直转移栅极能够增加像素密度，但是制造具有垂直转移栅极的像素涉及复杂的处理。垂直转移栅极的栅电极材料位于必须从像素的半导体衬底的顶部表面延伸到大约0.4微米的深度的沟槽中。该距离使得经由从顶部表面的离子植入形成足够深的光电二极管区域变得富有挑战。当经由反应性离子蚀刻(RIE)或反应性离子溅射(RIS)形成沟槽时，其侧壁和底部表面的表面特征导致电子传输滞后和暗电流，从而导致图像伪影，诸如黑点和白色像素。本文公开的实施例改善了这些问题。
在第一方面，一种用于形成转移栅极的方法包括(i)在半导体衬底的表面上形成电介质柱以及(ii)在半导体衬底上围绕电介质柱生长外延层。电介质柱具有超过外延层相对于表面的外延层高度的柱高度。方法还包括去除电介质柱以在外延层中产生沟槽。
根据该方法而不是经由RIE或RIS形成沟槽，所产生的沟槽没有前述导致图像伪影的表面特征。方法的附加优点是外延层的厚度确定沟槽的深度。由于外延生长可以产生满足严格的厚度公差的层，因此沟槽的深度也可以满足所述公差。
在第二方面，像素包括掺杂半导体衬底。掺杂半导体衬底具有与背表面相对的正表面。正表面形成沿着垂直于正表面和背表面的方向z相对于正表面在掺杂半导体衬底内延伸深度zT的沟槽。像素具有掺杂浓度分布，掺杂浓度分布相对于方向z的导数在深度zT处不连续。
附图说明
图1描绘对场景进行成像的相机。
图2是半导体衬底的剖面示意图，该半导体衬底是图1的相机的半导体衬底的实施例。
图3是四晶体管(“4T”)像素的电路图，该电路图是图2的像素的候选像素电路架构。
图4是实施例中像素的剖面示意图，该像素是形成在图2的半导体衬底中的像素的示例。
图5是实施例中半导体衬底的剖面示意图，该半导体衬底包括植入其中的光电二极管部分。
图6是实施例中图5的半导体衬底在其上沉积了蚀刻停止层之后的剖面示意图。
图7是实施例中衬底组件的剖面示意图，该衬底组件是在半导体衬底上形成柱之后的图6的涂覆衬底。
图8是实施例中图7的衬底组件在半导体衬底上外延层的外延生长之后的剖面示意图。
图9是实施例中图8的衬底组件在将掺杂区域植入到外延层和半导体衬底中之后的剖面示意图。
图10是实施例中图9的衬底组件在去除图7的柱之后而产生带沟槽的衬底组件的剖面示意图。
图11是实施例中图10的带沟槽的衬底组件的剖面示意图，该带沟槽的衬底组件是具有用作沟槽内衬的介电层的图10的涂覆衬底。
图12是实施例中像素的剖面示意图，该像素是在沟槽填充有栅电极之后的图11的带沟槽的衬底组件。
图13是图示实施例中的掺杂剂浓度与深度的函数的示意曲线图。
图14是图示实施例中的用于形成垂直转移栅极的方法的流程图。
具体实施方式
在整个说明书中，对“一个示例”或“一个实施例”的引用意味着结合示例描述的特定特征、结构或特性包括在本发明的至少一个示例中。因此，在整个说明书中各处出现的短语“在一个示例中”或“在一个实施例中”不一定都指同一示例。此外，在一个或多个示例中，可以以任何合适的方式组合特定的特征、结构或特性。
为了便于描述，在本文中可以使用空间相对术语，诸如“在...之下”、“在...下面”、“底部”、“在...下方”、“在...上方”、“顶部”等，以描述如图中所示的一个元素或特征与另一元素或特征(一个或多个)的关系。将理解的是，除了图中所描绘的方位之外，空间相对术语还意图涵盖设备在使用或操作中的不同方位。例如，如果附图中的设备被翻转，则被描述为在其他元素或特征“下面”或“之下”或“下方”的元素将被定向为在其他元素或特征“上方”。因此，术语“在...之下”和“在...下方”可以涵盖在...上方和在...下方两个方位。可以以其他方式定向设备(旋转90度或处于其他方位)，并据此解释本文所用的空间相对描述语。另外，还将理解的是，当层被称为在两层“之间”时，它可以是两层之间的唯一层，或者也可以存在一个或多个中间层。
术语“半导体衬底”可以指使用诸如硅、硅锗、锗、砷化镓及其组合的半导体形成的衬底。术语“半导体衬底”也可以指由一种或多种半导体形成的衬底，该衬底经受在衬底中形成区域和/或结的先前工艺步骤。半导体衬底也可以包括各种特征，诸如掺杂和未掺杂的半导体、硅的外延层以及在衬底上形成的其他半导体结构。
在整个说明书中，使用了领域内的数个术语。这些术语应具有其所属领域的普通含义，除非本文明确定义或它们的使用上下文将另外明确暗示。应该注意的是，在整个本文档中元素名称和符号可以互换使用(例如，Si与硅)。但是，两者具有相同的含义。
图1描绘对场景进行成像的相机190。相机190包括图像传感器100，图像传感器100包括半导体衬底110。半导体衬底110的组成元素可以包括硅和锗中的至少一种。半导体衬底110包括像素阵列112A。图像传感器100可以是芯片级封装或板上芯片封装的一部分。
图2是半导体衬底210的剖面示意图，半导体衬底210是图像传感器100的半导体衬底110的示例。图2所示的剖面平行于由正交方向298X和298Z形成的平面(此后称为x-z平面)，正交方向298X和298Z分别正交于方向298Y。本文中x-y平面由正交方向298X和298Y形成，以及平行于x-y平面的平面称为横向平面。除非另有说明，否则本文中物体的高度是指物体在方向298Z或与其相反的180°方向上的范围。本文中对轴x、y或z、或相关联的方向±x、±y或±z的引用分别指方向298X、298Y和298Z。另外，本文中水平面平行于x-y平面，宽度指物体在y方向上的延伸以及垂直指z方向。
半导体衬底210具有底部衬底表面211和顶部衬底表面219，它们中的每个可以垂直于方向298Z。本文中顶部衬底表面219可以被称为半导体衬底210的正面表面，而底部衬底表面211可以被称为半导体衬底210的背面表面。本文中顶部衬底表面219可以被称为半导体衬底210的未照明表面，以及与顶部衬底表面219相对的底部衬底表面211可以被称为半导体衬底210的照明表面。半导体衬底210包括形成像素阵列212A的多个像素212，像素阵列212A是像素阵列112A的示例。像素212分别在方向298X和298Y上被布置成多行和多列。像素阵列212A在方向298X上具有像素间距213。像素阵列212A在方向298Y上具有在实施例中等于像素间距213的间距Py。在实施例中像素间距213小于1.1μm，例如，像素间距213可以等于0.9μm。
图3是四晶体管(“4T”)像素290的电路图，该电路图是像素212的候选像素电路架构。像素290包括光电二极管PD、转移晶体管TX、复位晶体管RST、源极跟随器晶体管SF、行选择晶体管RS。像素290电连接到图像传感器100的位线202。在以下描述中，最好同时查看图2和图3。
每个像素212包括相应光电二极管PD的相应光电二极管区域240、相应转移晶体管(例如转移晶体管TX)的垂直转移栅极280以及相应浮动扩散区域260。每个像素212的光电二极管区域240至少部分地掩埋在半导体衬底210中，并且被配置为响应于其上的入射光(照明)而产生并累积电荷，入射光例如在图像传感器100的积分时段期间从半导体衬底210的底部衬底表面211(例如，半导体衬底210的背面表面)进入。光电二极管区域240到浮动扩散区域260的电连接取决于施加到垂直转移栅极280的电压。例如在图像传感器100的积分时段期间在光电二极管区域240(例如转移晶体管TX的源极)中累积的电荷(例如光电子)可以选择性地转移到浮动扩散区域260(例如转移晶体管TX的漏极)，这取决于例如在随后的电荷转移时段期间施加到与像素212相关联的转移晶体管(例如转移晶体管TX)的垂直转移栅极280的电压。光电二极管区域240可以具有各种配置的形式，包括针扎光电二极管配置、部分针扎光电二极管配置。
转移晶体管的每个垂直转移栅极280(例如转移晶体管TX的垂直栅极部分)形成在由顶部衬底表面219形成的相应沟槽220中。沟槽220包括侧表面219S和底表面219B。
在实施例中，每个像素212是四晶体管像素或4T像素，并且还包括复位晶体管RST、源极跟随器晶体管SF和行选择晶体管RS。复位晶体管RST耦合在电源线和浮动扩散区域260之间，以在复位时段期间在复位信号的控制下复位(例如，将浮动扩散区域260放电或充电到预设电压，例如电源电压VDD)。复位晶体管RST还通过转移晶体管TX耦合到光电二极管PD的光电二极管区域240，以在复位时段期间将复位光电二极管区域240选择性地复位到预设电压。浮动扩散区域260耦合到源极跟随器晶体管SF的栅极。源极跟随器晶体管SF耦合在电源线和行选择晶体管RS之间。源极跟随器晶体管SF操作以基于接收到的浮动扩散区域260的电压调制图像信号输出，其中图像信号对应于在其栅极处积分时段期间在光电二极管区域240中累积的光电子的数量。行选择晶体管RS在行选择信号的控制下将源极跟随器晶体管RS的输出(例如，图像信号)选择性地耦合到读出列线(例如，位线202)。
在操作中，在图像传感器100的积分时段(也称为曝光或累积时段)期间，光电二极管PD的光电二极管区域240检测或吸收入射在像素212上的光并且光产生电荷。在积分时段期间，关闭转移晶体管TX，即转移晶体管TX的垂直转移栅极280接收截止信号(例如，负偏置电压)。累积在光电二极管区域240中的光生电荷指示入射在光电二极管PD的光电二极管区域240上的光量。在积分时段之后，转移晶体管TX沿着在光电二极管区域240附近形成的垂直转移栅极结构形成导电通道，并且在垂直转移栅极280处接收到转移信号(例如，正偏置电压)时，将光生电荷通过导电通道转移到浮动扩散区域260。源极跟随器晶体管SF生成图像信号。然后，耦合到源极跟随器晶体管的行选择晶体管RS选择性地将信号读出到列位线上，用于随后的图像处理。
所公开的垂直转移栅极结构可以应用于多种附加或替代类型的像素单元中的任何一种，例如五晶体管像素单元或六晶体管像素单元和/或等等。
图4是作为像素212的示例的像素400的剖面示意图。在作为图2半导体衬底210的示例的半导体衬底410中形成像素400。像素400包括在半导体衬底410中形成的沟槽420和光电二极管区域440。在实施例中，像素400包括浮动扩散区域460、栅电极425和介电层450(例如栅极氧化层)中的至少一个。介电层450具有厚度454，并且可以包括氮化物材料和氧化物材料中的至少一种。在实施例中，厚度454在2纳米和10纳米之间。构成栅电极425的材料可以包括多晶硅、金属和其他导电材料中的至少一种。沟槽420、介电层450和栅电极425共同形成像素400的转移晶体管的垂直转移栅极480。垂直转移栅极480电连接到光电二极管区域440，并且是图2垂直转移栅极280的示例。
半导体衬底410具有形成沟槽420的表面419。表面419包括围绕沟槽420的平面区域418。沟槽420延伸到半导体衬底410中至相对于平面区域418的沟槽深度426。表面419是顶部衬底表面219的示例。图4表示相对于平面区域418在沟槽深度426处的横向平面406。
在实施例中，沟槽深度426在0.1微米和0.9微米之间。在方向298X和298Y中的至少一个上，沟槽420具有可以在50纳米和0.3微米之间的宽度421。在实施例中，沟槽420在平面区域418与其沟槽深度426处的底部之间具有不均匀的宽度。因此，宽度421可以是沟槽420在深度等于沟槽深度426的大约一半处的宽度。在实施例中，沟槽420在平面区域418和其沟槽深度426处的底部之间具有均匀的宽度。半导体衬底410具有作为图2的底部衬底表面211的示例的底部衬底表面411。
光电二极管区域440是图2的光电二极管区域240的示例并且包括在沟槽420下方的底部光电二极管部分441和与沟槽420相邻的顶部光电二极管部分445。在相对于平面区域418的光电二极管深度442处形成底部光电二极管部分441。底部光电二极管部分441在水平平面407处邻接顶部光电二极管部分445并且远离平面区域418朝着底部衬底表面411延伸。水平平面407垂直于方向298Z。在相对于平面区域418的光电二极管深度443处形成顶部光电二极管部分445，光电二极管深度443小于沟槽深度426并且朝着底部衬底表面411向水平平面407延伸。深度442超过沟槽深度426了深度432，在实施例中深度432在30纳米和300纳米之间。
在实施例中，半导体衬底410是p型掺杂的，光电二极管区域440是n型掺杂的以及浮动扩散区域460是n+型掺杂的。在实施例中，浮动扩散区域460具有在每立方厘米1019个电荷载子和每立方厘米5×1020个电荷载子之间的掺杂浓度。在相对于平面区域418的结深度463处形成浮动扩散区域460，结深度463小于沟槽深度426和光电二极管深度443。介电层450设置在平面区域418上以及沟槽420中，为沟槽的侧壁做内衬。介电层450具有顶部表面459。在实施例中，栅电极425的一部分设置在顶部表面459上，使得来自光电二极管区域440的光电流可以到达浮动扩散区域460。
半导体衬底410具有与顶部衬底表面(或顶部表面)419相对的底部衬底表面(或底部表面411)。横向平面406和底部衬底表面411以距离416分离开，在实施例中距离416在2.0微米和3.5微米之间。在实施例中，像素400在图像传感器100中操作，作为面对图1的相机190的成像透镜的像素阵列112A的多个背面照明像素中的一个。透射过成像透镜的光入射在底部表面411上。对该光的有效检测取决于光电二极管部分441与底部表面411的接近度，并且因此还取决于相对于顶部表面419将离子植入半导体衬底的深度。
图5是半导体衬底510的剖面示意图，半导体衬底510包括植入其中的光电二极管部分541。半导体衬底510和光电二极管部分541分别是半导体衬底410和光电二极管部分441的相应示例。半导体衬底510具有底部衬底表面511和顶部衬底表面519，它们是半导体衬底410的顶部衬底表面411和底部衬底表面419的相应示例。
在实施例中，半导体衬底510的至少一部分是外延衬底，即经由外延工艺形成的层或衬底。例如，顶部表面519可以是外延层的顶部表面；底部表面511可以是外延层的底部表面。顶部表面519是外延层的顶部表面的优点是便于在其上形成外延层，如关于图8所描述的。
图6是涂覆衬底600的剖面示意图，涂覆衬底600是在其上沉积蚀刻停止层630之后的半导体衬底510。在实施例中，蚀刻停止层630由高κ介电材料和/或氧化物形成。
图7是衬底组件700的剖面示意图，衬底组件700是在半导体衬底510上形成柱740之后的涂覆衬底600。柱740具有位于半导体衬底510的顶部表面519之上的高度746处的顶部表面742。柱740可以由电介质形成。
在实施例中，通过以下形成柱740：通过诸如化学气相沉积工艺的沉积在蚀刻停止层630上形成介电层，例如通过光刻工艺利用光刻胶对介电层进行图案化，以及蚀刻图案化的介电层以使得柱740是介电层的剩余部分。介电层可以具有0.3微米和0.6微米之间的厚度。在实施例中，衬底组件700包括蚀刻停止层730，蚀刻停止层730是在对介电层和蚀刻停止层630蚀刻之后蚀刻停止层630的剩余部分。
在实施例中，应用第一图案化和蚀刻工艺(例如，干法蚀刻或湿法蚀刻)以蚀刻图案化的介电层。使用氢氟酸(HF)的第二图案化和湿法蚀刻工艺蚀刻图案化的蚀刻停止层630并清洁半导体衬底510的硅表面，而不会损坏硅表面。第一工艺和第二工艺在蚀刻停止层730上产生柱740。柱740的位置对应于转移晶体管的垂直转移栅极(例如，垂直转移栅极480)的位置。柱740的厚度或高度对应于垂直转移栅极进入半导体衬底510的深度。
在实施例中，电介质形成柱740的蚀刻选择性超过蚀刻停止层630的蚀刻选择性。蚀刻选择性可以相对于半导体衬底510。即对于给定的蚀刻剂，电介质形成柱740具有超过蚀刻停止层630的蚀刻速率的蚀刻速率，使得在实施例中，半导体衬底510不被损坏，同时蚀刻介电层以产生柱740。该工艺可以包括反应离子蚀刻。
图8是衬底组件800的剖面示意图，衬底组件800是外延层830在半导体衬底510上的外延生长之后的衬底组件700。外延层830可以在横向平面中围绕柱740。在实施例中，外延层830和半导体衬底510由相同的材料形成并且具有相同的导电类型，使得层830相对于半导体衬底510是同质外延层。外延层830具有顶部表面839以及邻接柱740的侧壁表面832和834。侧壁表面832和834可以表示柱740的相对侧上的连续表面的区域。外延层830具有顶部表面519和839之间的厚度836。在实施例中，厚度836在0.1微米和0.9微米之间。例如厚度836可以在0.3微米和0.6微米之间。高度746超过厚度836一定距离837，例如至少10纳米。在实施例中，距离837在10纳米和50纳米之间，这使得能够适当蚀刻柱740以在外延层830中产生沟槽，如以下描述的。
图9是衬底组件900的剖面示意图，衬底组件900是掺杂区域945植入半导体衬底510和外延层830之后的衬底组件800。掺杂区域945是顶部光电二极管部分445的示例。掺杂区域945和光电二极管部分541形成光电二极管区域940(其是光电二极管区域440的示例)。
图10是带沟槽的衬底组件1000的剖面示意图，带沟槽的衬底组件1000是去除柱740和蚀刻停止层730之后的衬底组件900。表面832、834和顶部表面519形成沟槽1034。当衬底组件800不包括蚀刻停止层730时，沟槽1034具有等于外延层830的厚度836的沟槽深度。这样，厚度836是图4的沟槽深度426的示例。
图11是带沟槽的衬底组件1100的剖面示意图，带沟槽的衬底组件1100是介电层1150沉积在表面839、832、834和519之后使得介电层1150作沟槽1034内衬的带沟槽的衬底组件1000。介电层1150是介电层450的示例。
图12是像素1200的剖面示意图，像素1200是在沟槽1034填充有栅电极1225(其是栅电极425的示例)之后的带沟槽的衬底组件1100。像素1200是像素400的示例。沟槽1034、介电层1150和栅电极1225共同形成像素1200的转移晶体管的垂直转移栅极1280。垂直转移栅极1280电连接到光电二极管区域440并且是图4的垂直转移栅极480的示例。介电层1150具有顶部表面1159。
外延层830可以包括浮动扩散区域860(其是图4的浮动扩散区域460的示例)。在实施例中，栅电极1225的一部分设置在顶部表面1159上，使得来自光电二极管区域940的光电流可以到达浮动扩散区域860。
图12表示位于顶部表面839之下的深度zT处的平面1206，其中深度zT等于厚度836。图12表示平面1206与底部衬底表面511之间的距离z3。平面1206是图4平面406的示例。
经由以下关于图14讨论的方法1400制造的像素1200的区别特征是沿z方向的掺杂浓度分布ρ(z)。由于光电二极管部分541的植入发生在外延层830的外延生长之前，所以掺杂浓度分布ρ(z)在平面1206处突然减小，平面1206相对于顶部表面839位于深度zT且相对于底部衬底表面511位于深度z3。平面1206对应于生长外延层830的表面平面或外延层830与半导体衬底510之间的界面。深度zT等于外延层830的厚度836。掺杂浓度分布ρ(z)具有相对于z的导数ρ′(z)＝dρ(z)/dz。在实施例中，ρ′(z)在对应于深度z3的深度zT处不连续。
图13是图示掺杂浓度1310作为相对于底部衬底表面511的深度的函数的示意曲线图1300。掺杂浓度1310是掺杂浓度分布ρ(z)的说明性示例。曲线图1300表示相对于底部衬底表面511的深度z1、z2和z3，其中z3>z2>z1>z0并且z0对应于底部衬底表面511。半导体衬底510位于z0和z3之间，其顶部表面519位于深度z3。掺杂浓度1300在深度z1和z2之间增加，而在深度z2和z3之间减少。由于以上在掺杂浓度分布ρ(z)的说明中描述的原因，掺杂浓度1300在z3处突然降低。曲线图1300图示在超过z3的深度处常规像素的掺杂浓度1320，例如在常规像素中，光电二极管部分被植入在半导体衬底410的表面418和表面411之间(图4)，而不是从顶部表面519(图5)。在深度z3处，由于相同材料层中的植入分布的性质，掺杂浓度1320及其相对于z的导数分别与掺杂浓度1320及其导数连续。
图14是图示用于形成诸如垂直转移栅极1280的垂直转移栅极的方法1400的流程图。方法1400包括步骤1440、1450和1480。在实施例中，方法1400还包括步骤1420、1430和1460中的至少一个。
步骤1420包括将第一掺杂区域植入半导体衬底中。掺杂区域可以由具有与半导体衬底相反的导电性的掺杂剂形成。在步骤1420的示例中，当顶部表面519在其上没有诸如蚀刻停止层630、制成柱740的介电层或外延层830的任何层时，经由离子植入工艺在半导体衬底510的顶部衬底表面519处植入光电二极管部分541。执行步骤1420的好处是，不存在附加层使得光电二极管部分541能够更深地延伸到半导体衬底中，光电二极管部分541远离顶部表面519，即远离包含诱导暗电流的缺陷/陷阱位点的氧化硅界面。此外，可以通过增加光电二极管部分541的体积增加对应光电二极管的全阱容量。步骤1420的附加好处是可以将光电二极管部分541形成为更靠近底部衬底表面511，这使得能够更有效地检测入射在底部衬底表面511上的光(照明)。
步骤1430包括将蚀刻停止层沉积在半导体衬底上，蚀刻停止层的第一蚀刻选择性超过电介质柱的第二蚀刻选择性。在步骤1430的示例中，蚀刻停止层630沉积在顶部表面519上(图6)。
步骤1440包括在半导体衬底的表面上形成电介质柱。例如，步骤1440可以包括在蚀刻停止层上沉积介电材料以形成介电层，用光刻剂图案化介电层，随后进行蚀刻工艺以去除介电层和蚀刻停止层的部分以形成电介质柱及介电层和蚀刻停止层的剩余(未蚀刻)部分的堆叠层。在步骤1440的示例中，柱740形成在半导体衬底510的顶部表面519上(图7)。当方法1400包括步骤1430时，在蚀刻停止层730上形成柱740。
步骤1450包括在半导体衬底上围绕电介质柱生长外延层。电介质柱具有超过外延层相对于半导体衬底的表面的外延层高度的柱高度。在步骤1450的示例中，在半导体衬底510上外延地生长外延层830(图8)。外延层830可以在半导体衬底510上生长直到其厚度836比高度746小20纳米到50纳米。
在实施例中，在步骤1420之后执行步骤1450，使得由方法1400产生的像素具有掺杂浓度1310。步骤1440也可以在1420之后执行，因为由步骤1440产生的柱740的存在可能使步骤1420的植入复杂化。
步骤1460包括将第二掺杂区域植入外延层和半导体衬底中。在步骤1460的示例中，掺杂区域945(图9)经由离子植入工艺被植入到外延层830和半导体衬底510中。
步骤1480包括去除电介质柱。在实施例中，经由湿法蚀刻工艺去除电介质柱。在步骤1480的示例中，将柱740从衬底组件900(图9)去除以产生带沟槽的衬底组件1000(图10)的沟槽1034。在实施例中，步骤1480在外延层中产生沟槽。例如，去除柱740导致在外延层830中形成沟槽1034。
在实施例中，顶部表面519是沟槽1034的底部表面。光电二极管部分541在顶衬底表面519之下的深度1032处。深度1032是图4的深度432的示例。经由柱740的去除形成沟槽1034意味着深度1032的控制不取决于与去除半导体材料(例如外延层830的半导体材料)相关联的蚀刻深度公差。相反，深度1032的控制部分地取决于与去除柱740和蚀刻停止层730相关联的蚀刻深度公差。由于蚀刻停止层730可以被选择为具有慢的蚀刻速率，因此与通过蚀刻硅形成类似沟槽相比，可以更精确地控制沟槽1034的深度以及因此深度1032。
步骤1480可以包括步骤1482和1484中的至少一个。步骤1482包括用介电层作沟槽内衬。在步骤1482的示例中，用介电层1150(图11)作沟槽1034内衬。
步骤1484包括用栅电极材料填充沟槽。在步骤1484的示例中，沟槽1034填充有构成栅电极1225的材料，使得步骤1484产生像素1200。
特征的组合
以上描述的特征以及以下要求保护的特征可以以各种方式组合而不脱离其范围。以下列举的示例说明一些可能的非限制性组合：
(A1)一种用于形成转移栅极的方法，包括：(i)在半导体衬底的表面上形成电介质柱；以及(ii)在半导体衬底上围绕电介质柱生长外延层。电介质柱具有超过外延层相对于表面的外延层高度的柱高度。方法还包括去除电介质柱以在外延层中产生沟槽。根据该方法而不是经由RIE或RIS形成沟槽，产生没有前述导致图像伪影的表面特征的沟槽。
(A2)方法(A1)还可以包括在去除电介质柱之后，用导电材料填充沟槽。
(A3)根据方法(A1)或(A2)的任何方法还可以包括在去除电介质柱之后，用介电层作沟槽内衬。
(A4)方法(A1)-(A3)中的任何方法还可以包括：在生长外延层之前，将第一掺杂区域植入半导体衬底中。
(A5)方法(A4)还可以包括将第二掺杂区域植入(i)半导体衬底和(ii)与沟槽相邻的外延层中。
(A6)在任何方法(A4)或(A5)中，去除电介质柱以形成沟槽可以包括形成沿着垂直于半导体衬底的正表面的方向z、相对于半导体衬底的正表面延伸深度zT的沟槽。植入的第一掺杂区域和第二掺杂区域具有掺杂浓度分布。掺杂浓度分布相对于z方向的导数在深度zT处不连续。
(A7)在方法(A1)-(A6)中的任何方法中，形成电介质柱可以包括在半导体衬底上形成介电层，图案化介电层，以及蚀刻图案化的介电层以形成电介质柱。
(A8)在方法(A7)中，形成介电层可以包括在半导体衬底上沉积介电材料，直到介电材料的厚度在0.3微米和0.6微米之间。
(A9)在方法(A7)-(A8)中的任何方法中，形成电介质柱还可以包括，在形成介电层之前，将蚀刻停止层沉积在半导体衬底上。
(A10)在方法(A9)中，形成沟槽可以包括去除电介质柱和半导体衬底之间的蚀刻停止层的区域。
(A11)在方法(A9)-(A10)中的任何方法中，蚀刻停止层具有小于介电层的蚀刻速率的蚀刻速率。
(A12)在方法(A1)-(A11)中的任何方法中，电介质柱具有柱高度，并且生长外延层可以包括外延地生长外延层，直到柱高度超过外延层高度20纳米和50纳米之间。
(A13)在方法(A1)–(A12)中的任何方法中，形成沟槽可以包括对电介质柱进行湿法蚀刻。
(B1)像素包括掺杂半导体衬底。掺杂半导体衬底具有与背表面相对的正表面。正表面形成沿着垂直于正表面和背表面的方向z相对于正表面在掺杂半导体衬底内延伸深度zT的沟槽。像素具有掺杂浓度分布，掺杂浓度分布相对于方向z的导数在深度zT处不连续。
(B2)像素(B1)还可以包括作沟槽内衬的栅极电介质层，以及填充沟槽以形成用于晶体管的栅电极的导电材料。
(B3)在任何像素(B1)或(B2)中，掺杂浓度分布可以与相邻于沟槽形成的光电二极管的光电二极管区域相关联。光电二极管区域位于距正表面一定距离的位置。
(B4)在像素(B1)-(B3)中的任何像素中，光电二极管区域可以包括顶部光电二极管部分和与顶部光电二极管部分邻接的底部光电二极管部分。底部光电二极管部分形成为远离正表面延伸并且被配置为响应于入射照明而累积光电二极管的光生电荷。底部光电二极管部分可以设置在大于深度zT的深度处。
(B5)在像素(B1)-(B4)中的任何像素中，晶体管的栅电极的至少一部分可以形成在光电二极管区域上方的正表面上。
(B6)像素(B1)-(B5)中的任何像素还可以包括相邻于沟槽设置的浮动扩散区域。晶体管是耦合到光电二极管和浮动扩散区域的转移晶体管，并且将响应于入射照明来自光电二极管的光生电荷选择性地转移到浮动扩散区域。
可以在不脱离本实施例的范围的情况下对以上方法和系统进行改变。因此应注意的是，以上描述中包含的或附图中所示的内容应解释为说明性的，而不是限制性的。在本文中，除非另外指出，否则短语“在实施例中”等同于短语“在某些实施例中”，并且并不指所有实施例。所附权利要求书意图覆盖本文描述的所有一般和特定特征，以及本方法和系统的范围的所有陈述，就语言而言，可以认为其介于两者之间。

Claims (19)

1.一种用于形成转移栅极的方法，包括：
在半导体衬底的表面上形成电介质柱；
在半导体衬底上围绕电介质柱生长外延层，电介质柱具有超过外延层相对于表面的外延层高度的柱高度；以及
去除电介质柱以在外延层中产生沟槽。
2.根据权利要求1所述的方法，还包括：在去除电介质柱之后，用导电材料填充沟槽。
3.根据权利要求2所述的方法，还包括：在去除电介质柱之后，用栅极电介质层作沟槽内衬。
4.根据权利要求1所述的方法，还包括在生长外延层之前：
将第一掺杂区域植入半导体衬底中。
5.根据权利要求4所述的方法，还包括将第二掺杂区域植入(i)半导体衬底和(ii)与沟槽相邻的外延层中。
6.根据权利要求4所述的方法，去除电介质柱以形成沟槽包括：
形成沿着垂直于半导体衬底的正表面的方向z、相对于半导体衬底的正表面延伸深度zT的沟槽；其中植入的第一掺杂区域和第二掺杂区域具有掺杂浓度分布，掺杂浓度分布相对于方向z的导数在深度zT处不连续。
7.根据权利要求1所述的方法，形成电介质柱包括：
在半导体衬底上形成介电层；
图案化介电层；以及
蚀刻图案化的介电层以形成电介质柱。
8.根据权利要求7所述的方法，形成介电层包括在半导体衬底上沉积介电材料，直到介电材料的厚度在0.3微米和0.6微米之间。
9.根据权利要求7所述的方法，形成电介质柱还包括：
在形成介电层之前，在半导体衬底上沉积蚀刻停止层。
10.根据权利要求9所述的方法，形成沟槽包括去除蚀刻停止层在电介质柱和半导体衬底之间的区域。
11.根据权利要求9所述的方法，蚀刻停止层具有小于介电层的蚀刻速率的蚀刻速率。
12.根据权利要求1所述的方法，电介质柱具有柱高度并且生长外延层包括：
外延地生长外延层，直到柱高度超过外延层高度20纳米和50纳米之间。
13.根据权利要求1所述的方法，形成沟槽包括对电介质柱进行湿法蚀刻。
14.一种像素，包括：
掺杂半导体衬底，具有与背表面相对的正表面以及具有掺杂浓度分布，正表面形成沿着垂直于正表面和背表面的方向z相对于正表面在掺杂半导体衬底内延伸深度zT的沟槽，掺杂浓度分布相对于方向z的导数在深度zT处不连续。
15.根据权利要求14所述的像素，沟槽具有作沟槽内衬的栅极电介质层，以及填充沟槽以形成用于晶体管的栅电极的导电材料。
16.根据权利要求14所述的像素，其中掺杂浓度分布与相邻于沟槽形成的光电二极管的光电二极管区域相关联，并且光电二极管区域位于距正表面一定距离的位置。
17.根据权利要求16所述的像素，其中光电二极管区域还包括顶部光电二极管部分和与顶部光电二极管部分邻接的底部光电二极管部分，底部光电二极管部分远离正表面延伸并且被配置为响应于入射照明而累积光电二极管的光生电荷，其中底部光电二极管部分被设置在大于深度zT的深度处。
18.根据权利要求17所述的像素，其中晶体管的栅电极的至少一部分形成在光电二极管区域上方的正表面上。
19.根据权利要求17所述的像素，还包括：
相邻于沟槽设置的浮动扩散区域；
其中晶体管是耦合到光电二极管和浮动扩散区域的转移晶体管，并且将响应于入射照明来自光电二极管的光生电荷选择性地转移到浮动扩散区域。
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