KR20070014925A - 반도체 촬상 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 전송 효율을 향상시키고, 또한 암(暗)전류를 저감한 CMOS 촬상(撮像) 소자를 제공하는 것을 목적으로 한다.
CMOS 촬상 소자는, 실리콘 기판 상에 활성 영역 중 채널 영역에 대응하고 게이트 절연막을 통하여 형성된 게이트 전극과, 상기 활성 영역 중, 상기 게이트 전극의 제 1 측에 상단부가 상기 실리콘 기판 표면으로부터 이간하고, 또한 내측 단부가 상기 게이트 전극 바로 아래의 채널 영역의 하부에 침입하도록 형성되어, 수광 영역을 형성하는 제 1 도전형 확산 영역과, 상기 활성 영역 중, 상기 게이트 전극의 상기 제 1 측에서 상기 실리콘 기판 표면에 내측 단부가 상기 게이트 전극의 상기 제 1 측의 측벽면에 조정되도록 형성되어, 적어도 상기 수광 영역 중, 상기 게이트 전극의 상기 제 1 측에 위치하는 부분을 덮도록 형성된 실드(shield)층을 형성하는 제 2 도전형 확산 영역과, 상기 활성 영역 중, 상기 게이트 전극의 제 2 측에 형성되어 부유 확산 영역을 형성하는 제 1 도전형 확산 영역과, 상기 활성 영역 중, 상기 게이트 전극 바로 아래에서 채널 영역을 형성하는 제 2 도전형 확산 영역을 구비하고, 상기 채널 영역은, 상기 제 2 도전형을 가져 일단(一端)이 상기 실드층에 접하여 형성되고, 타단(他端)이 상기 게이트 전극 바로 아래의 영역에 침입하여, 상기 수광 영역 중, 상기 채널 영역의 하부에 침입하는 부분을 덮는 제 1 채널 영역 부분과, 상기 제 2 도전형을 갖고 상기 부유 확산 영역에 접하여 형성되는 제 2 채널 영역 부분으로 이루어지며, 상기 제 1 채널 영역 부분은 상기 제 2 도전형의 불순물 원소를 상기 실드층보다도 낮은 불순물 농도로 포함하고, 상기 제 2 채널 영역 부분은 상기 불순물 원소를 상기 제 1 채널 영역 부분보다도 낮은 불순물 농도로 포함하며, 상기 실드층은 상기 불순물 원소를 상기 게이트 전극의 상기 제 1 측에서 적어도 상기 수광 영역을 덮는 부분에서 실질적으로 균일한 불순물 농도로 포함한다.
CMOS 촬상 소자, 포토 다이오드, 소자 영역, 게이트 전극, 부유 확산 영역
Description
도 1은 반도체 촬상 장치의 전체적인 구성을 나타내는 도면.
도 2는 도 1의 반도체 촬상 장치에서 사용되는 CMOS 촬상 소자의 구성을 나타내는 도면.
도 3은 도 2의 CMOS 촬상 소자의 동작을 설명하는 도면.
도 4(a), (b)는 종래의 CMOS 촬상 소자의 구성을 나타내는 도면.
도 5는 다른 종래의 CMOS 촬상 소자의 구성을 나타내는 도면.
도 6은 또 다른 종래의 CMOS 촬살 소자의 구성을 나타내는 도면.
도 7은 도 5, 도 6의 CMOS 촬상 소자의 과제를 설명하는 도면.
도 8은 본 발명의 제 1 실시예에 의한 촬상 반도체 장치의 구성을 나타내는 도면.
도 9는 도 8의 촬상 반도체 장치에서, 전송 게이트 트랜지스터의 채널 영역에 형성되는 포텐셜 분포를 나타내는 도면.
도 10(a)∼(c)는 도 8의 촬상 반도체 장치의 제조 공정을 나타내는 도면.(그 1)
도 11(d), (e)는 도 8의 촬상 반도체 장치의 제조 공정을 나타내는 도면.(그 2)
도 12(a), 12(b)는 도 8의 촬상 반도체 장치의 구성을 나타내는 평면도.
도 13은 도 8의 촬상 반도체 장치의 수광 동작시에서의 전송 게이트 트랜지스터의 구동예를 나타내는 도면.
도 14(a), (b)는 본 발명의 제 2 실시예에 의한 촬상 반도체 장치의 제조 공정을 나타내는 도면.
도 15는 본 발명의 제 2 실시예에 의한 촬상 반도체 장치의 구성을 나타내는 도면.
도 16(a), (b)는 본 발명의 제 3 실시예에 의한 촬상 반도체 장치의 제조 공정을 나타내는 도면.
도 17(a), (b)는 본 발명의 제 4 실시예에 의한 촬상 반도체 장치의 제조 공정을 나타내는 도면.
도 18(c), (d)는 본 발명의 제 4 실시예에 의한 촬상 반도체 장치의 제조 공정을 나타내는 도면.
도 19(a), (b)는 본 발명의 제 5 실시예에 의한 촬상 반도체 장치의 수광 동작시에서의 전송 게이트 트랜지스터의 구동을 나타내는 도면.
*도면의 주요 부분에 대한 부호의 설명*
10B : 리셋 트랜지스터
10C : 전송 게이트 트랜지스터
10D : 포토 다이오드
10F : 판독 트랜지스터
10S : 선택 트랜지스터
21, 41 : 실리콘 기판
41A : 소자 영역
21D, 41D : n형 확산 영역(포토 다이오드)
21N, 41N : n형 부유 확산 영역
21P, 41P1, 41P2 : p형 채널 영역
21P+, 41P+ : p+형 실드층
21I, 41I : 소자 분리 구조
22, 42 : 게이트 산화막
23, 43 : 게이트 전극
24, 44 : CVD 산화막
FD : 부유 확산 영역
본 발명은 일반적인 반도체 장치에 관한 것으로, 특히 CMOS 촬상 소자를 구성하는 반도체 수광 장치에 관한 것이다.
오늘날, CMOS 촬상 소자는 카메라 부착 휴대 전화기나 디지털 스틸 카메라 등에 널리 사용되고 있다. CMOS 촬상 소자는 CCD 촬상 소자에 비해서 구성이 간단 하고 저렴하게 구성할 수 있는 바람직한 특징을 갖는다.
도 1은 이러한 CMOS 촬상 소자(100)의 구성을 나타낸다.
도 1을 참조하면, CMOS 촬상 소자(100)는 다수의 CMOS 화소 소자(10)가 행렬 모양으로 배열된 수광 영역(101A)을 갖고, 상기 수광 영역(101A) 중 각각의 CMOS 화소 소자(10)에 대하여 행선택 회로(101B)와 신호 판독 회로(101C)가 협동한다. 여기에서 상기 행선택 회로(101B)는 원하는 CMOS 화소 소자(10)의 전송 제어선(TG)과 리셋 제어선(RST) 및 선택 제어선(SEL)을 선택하고, 한편 상기 신호 판독 회로(101C)는 리셋 전압선(VR)에 리셋 전압을 공급하는 동시에, 신호 판독선(SIG)에 출력되는 픽셀로부터의 신호 전압을 판독한다.
도 2는 도 1의 CMOS 촬상 소자(100) 중에서 사용되는 일 화소분 CMOS 소자(10)의 구성을 나타낸다.
도 2를 참조하면, 상기 리셋 전압선(VR)에 접속되어 소정의 리셋 전압이 공급되는 전원 단자(10A)에는, 포토 다이오드(10D)가 상기 리셋 제어선(RST) 상의 리셋 신호에 의해 제어되는 리셋 트랜지스터(10B) 및 상기 전송 제어선(TG) 상의 전송 제어 신호에 의해 제어되는 전송 게이트 트랜지스터(10C)를 통하여 역 바이어스되도록 접속되어 있고, 상기 포토 다이오드(10D)에서 광조사에 의해 형성된 광전자는, 상기 전송 게이트 트랜지스터(10C)를 통하여 상기 리셋 트랜지스터(10B)와 전송 게이트 트랜지스터(10C)의 중간 노드에 형성된 부유 확산 영역(FD)에 축적되어, 전압으로 변환된다.
그래서, 도 2의 구성에서는 상기 부유 확산 영역(FD)에 발생한 전압 신호가, 상기 전원 단자(10A)로부터 전원 전압에 의해 구동되어 소스 폴로어 회로를 형성하는 판독 트랜지스터(10F)에 의해 판독되고, 상기 판독 트랜지스터(10F)의 출력이 상기 판독 트랜지스터에 직렬로 접속되어, 상기 선택 제어선(SEL) 상의 선택 제어 신호에 의해 제어되는 선택 트랜지스터(10S)에 의해, 상기 신호선(SIG) 상으로 출력된다.
도 3은 도 2의 CMOS 화소 소자(10)의 동작을 설명하는 도면이다.
도 3을 참조하면, 최초에 상기 선택 제어선(SEL) 상의 선택 제어 신호가 상승하여 상기 선택 트랜지스터(10S)가 도통함으로써, 원하는 CMOS 화소 소자를 포함하는 열이 선택된다.
다음에, 상기 리셋 제어선(RST) 상의 리셋 신호가 상승하여 상기 리셋 트랜지스터(10B)가 도통함으로써, 상기 부유 확산 영역(FD)이 충전되어 리셋된다. 이 단계에서는 상기 전송 게이트 트랜지스터(10C)는 오프되어 있다. 상기 리셋 신호의 상승에 대응하여 상기 부유 확산 영역(FD)의 전위도 상승하며, 그 효과가 상기 판독 트랜지스터(10F) 및 도통 상태에 있는 선택 트랜지스터(10S)를 통하여 신호선(SIG) 상에도 나타나지만, 이 신호선(SIG)의 상승은 신호의 판독에는 사용되지 않는다.
다음에, 상기 리셋 신호가 하강한 후 상기 전송 게이트 트랜지스터(10C)를 오프로 유지한 채, 상기 부유 확산 영역(FD)의 전위가 상기 판독 트랜지스터(10F)에 의해 상기 신호선(SIG) 상에 판독되고, 노이즈 레벨의 판독이 행하여진다.
또한, 상기 노이즈 레벨 판독 뒤, 상기 전송 제어선(TG) 상의 전송 제어 신 호가 상승하고, 상기 포토 다이오드(10D) 중에 형성된 전하가 상기 전송 게이트 트랜지스터(10C)를 통하여 상기 부유 확산 영역(FD)에 전송된다. 상기 부유 확산 영역(FD)의 전위는 전송된 전하량(Q)에 의해 ΔV=Q/C(다만, C는 상기 부유 확산 영역(FD)의 용량)만큼 변화한다. 그래서, 상기 전송 제어 신호가 상승한 후 상기 부유 확산 영역(FD)의 전위가 상기 판독 트랜지스터(10F)에 의해 판독되고, 상기 선택 트랜지스터(10S)를 통하여 상기 신호선(SIG) 상에 출력된다.
[특허문헌 1] 일본국 특허 공개평 11-274450호 공보.
[특허문헌 2] 일본국 특허 공개 2001-15727호 공보.
[특허문헌 3] 일본국 특허 공개평 11-284166호 공보.
도 4(a), (b)는 상기 도 2의 회로에서의 트랜지스터(10C) 및 포토 다이오드(10D)의 각각 단면 및 평면 구성을 나타내는 도면이다.
도 4(a), (b)는 상기 특허문헌 1에 기재된 구성에 대응하고 있으며, 상기 트랜지스터(10C)는 실리콘 기판(21) 상에 STI형 소자 분리 영역(21I)에 의해 획성된 p형 활성 영역(21) 상에 형성되어 있고, p형 채널 영역(21P)에 대응하여 폴리 실리콘 게이트 전극(23)이 전형적으로는 열산화막 등의 고품질 절연막으로 이루어지는 게이트 절연막(22)을 통하여 형성되어 있다.
또한, 상기 실리콘 기판(21) 중에는 상기 게이트 전극(23)의 한쪽 측에 상기 포토 다이오드(10D)를 구성하는 n형 확산 영역(21D)이 형성되어 있고, 다른쪽에 상기 부유 확산 영역(FD)을 구성하는 n+형의 확산 영역(21N)이 형성되어 있다.
동작시에는 상기 확산 영역(21D)은 공핍화(空乏化)되고, 입사광에 대응하여 광전자가 형성된다. 형성된 광전자는 전하 전송 시에는 상기 게이트 전극(23) 바로 아래의 채널 영역(21P)을 지나서 확산 영역(21N)으로, 도 4(a) 중 화살표로 나타낸 바와 같이 이동하여 그 전위를 변화시킨다.
도 4(a), (b)의 구성에서는 실리콘 기판 표면의 계면 준위에 의한 리크 전류를 회피하기 위해서, 상기 n형 확산 영역(21D)의 표면에는 p+형의 고농도 확산 영역으로 이루어지는 실드층(21P+)이 형성되어 있고, 이에 따라 상기 n형 확산 영역(21D)은 매립형 확산 영역을 구성한다. 이렇게 n형 확산 영역(21D)의 표면에 p+형 실드층(21P+)을 형성해 둠으로써, 도면 중에 X표시로 나타내는 계면 준위가 상기 p+형 실드층(21P+)이 형성하는 포텐셜 배리어에 의해, 상기 n형 확산 영역(21D)으로부터 분리된다.
한편, 이렇게 n형 확산 영역(21D)의 표면에 p+형 실드층(21P+)을 형성하면, 도 4(a) 중에 화살표로 나타낸 광전자의 경로 중 원으로 둘러싸인 부분의 포텐셜이 증대해버려, 부유 확산 영역(21N)에의 효율적인 광전자의 전송을 할 수 없게 된다.
이 때문에, 상기 특허문헌 1은 도 5에 나타낸 바와 같이, 상기 p+형 실드층(21P+) 중 게이트 전극(23)에 인접한 부분에 p-형 확산 영역(21P-)을 형성하고, 이 부분의 포텐셜 장벽을 저감하는 기술을 개시하고 있다. 도 5 중, 앞에 설명한 부분에 대응하는 부분에는 동일한 참조 부호를 붙이고 설명을 생략한다.
그러나, 이와 같이 실리콘 기판(21)의 표면에, 게다가 불순물을 포함할 가능성이 높은 CVD 산화막(24)에 접하여, 배리어 높이가 낮은 p-형의 영역(21P-)을 형 성했을 경우, 실리콘 기판(21)의 표면과 CVD 산화막(24)의 계면에 존재하는 계면 준위의 영향을 충분히 배제할 수 없고, 그 결과 상기 n형 확산 영역(21D)의 리크 전류가 증대해버리는 문제가 발생한다.
이 때문에, 상기 특허문헌 2, 3에서는 도 6에 나타낸 바와 같이, 상기 n형 확산 영역(21D)을 상기 게이트 전극(23)의 바로 아래까지 연장하고, 광전자가 도면 중에 화살표로 나타낸 바와 같이, 게이트 전극(23)의 바로 아래에서 채널 영역(21P)으로 도입되도록 구성함으로써, 상기 광전자의 상기 부유 확산 영역(21N)에의 전송 효율을 향상시킴과 동시에, 실리콘 기판(21) 표면의 계면 준위의 광전자에의 영향을 차단하는 구성이 제안되어 있다.
그런데, 이 구성에서는 상기 p형 채널 영역(21P)에 인접하고, 포텐셜이 낮은 n형 확산 영역(21D)과, 포텐셜 배리어가 되는 p+형 확산 영역(21P+)이 존재하고 있기 때문에, 상기 광전자의 경로에 따른 포텐셜은 이들의 확산 영역의 영향을 받아, 도 7에 나타낸 바와 같이 중앙부에 딥(dip)을 갖는 복잡한 형상이 된다.
이와 같이, 채널 영역(21P) 중에 형성되어 정상부에 딥을 갖는 포텐셜 배리어는, 실리콘 기판(21)과 게이트 산화막(22)의 계면에서 열적 여기(勵起)에 의해 발생하는 전자를 축적하도록 작용하지만, 상기 딥에 축적된 전자는 또한 상기 포텐셜 배리어를 낮추어 포토 다이오드의 n형 확산 영역(21D)으로, 또는 상기 부유 확산 영역(21N)으로 흐른다.
이 중, 상기 부유 확산 영역(21N)에 도입한 전자는 도 3의 리셋 공정에 의해 소멸하고 또한 노이즈 판독 공정에서 보정되기 때문에, 문제가 되지 않는다. 이에 대하여, 포토 다이오드의 n형 확산 영역(21D)에 도입한 전자는 도 3의 전하 전송 공정에서, 광전자와 함께 부유 확산 영역(21N)에 전송되어 암전류를 형성한다.
하나의 측면에 의하면, 본 발명은 활성 영역을 획성한 실리콘 기판과, 상기 실리콘 기판 상에 상기 활성 영역 중 채널 영역에 대응하고, 게이트 절연막을 통하여 형성된 게이트 전극과, 상기 활성 영역 중 상기 게이트 전극의 제 1 측에 상단부가 상기 실리콘 기판 표면으로부터 이간하고, 또한 내측 단부가 상기 게이트 전극 바로 아래의 채널 영역의 하부에 침입하도록 형성되며, 수광 영역을 형성하는 제 1 도전형 확산 영역과, 상기 활성 영역 중 상기 게이트 전극의 상기 제 1 측에서, 상기 실리콘 기판 표면에 내측 단부가 상기 게이트 전극의 상기 제 1 측의 측벽면에 정합(整合)되도록 형성되며, 적어도 상기 수광 영역 중 상기 게이트 전극의 상기 제 1 측에 위치하는 부분을 덮도록 형성된 실드층을 형성하는 제 2 도전형 확산 영역과, 상기 활성 영역 중 상기 게이트 전극의 제 2 측에 형성되고, 부유 확산 영역을 형성하는 제 1 도전형 확산 영역과, 상기 활성 영역 중 상기 게이트 전극 바로 아래에서 채널 영역을 형성하는 제 2 도전형 확산 영역으로 이루어지는 반도체 촬상 장치로서, 상기 채널 영역은 상기 제 2 도전형을 갖고 일단이 상기 실드층에 접촉해서 형성되고, 타단이 상기 게이트 전극 바로 아래의 영역에 침입하며, 상기 수광 영역 중 상기 채널 영역의 하부에 침입하는 부분을 덮는 제 1 채널 영역 부분과, 상기 제 2 도전형을 갖고 상기 부유 확산 영역에 접하여 형성되는 제 2 채널 영역 부분으로 이루어지고, 상기 제 1 채널 영역 부분은 상기 제 2 도전형의 불 순물 원소를 상기 실드층보다도 낮은 불순물 농도로 포함하고, 상기 제 2 채널 영역 부분은 상기 불순물 원소를 상기 제 1 채널 영역 부분보다도 낮은 불순물 농도로 포함하는 것을 특징으로 하는 반도체 촬상 장치를 제공한다.
다른 관점에 의하면, 본 발명은 활성 영역을 획성한 실리콘 기판과, 상기 실리콘 기판 상에 상기 활성 영역 중 채널 영역에 대응하고, 게이트 절연막을 통하여 형성된 게이트 전극과, 상기 활성 영역 중 상기 게이트 전극의 제 1 측에 상단부가 상기 실리콘 기판 표면으로부터 이간하고, 또한 내측 단부가 상기 게이트 전극 바로 아래의 채널 영역의 하부에 침입하도록 형성되며, 수광 영역을 형성하는 제 1 도전형 확산 영역과, 상기 활성 영역 중 상기 게이트 전극의 상기 제 1 측에서, 상기 실리콘 기판 표면에 내측 단부가 상기 게이트 전극의 상기 제 1 측의 측벽면에 정합하도록 형성되어, 적어도 상기 수광 영역 중 상기 게이트 전극의 상기 제 1 측에 위치하는 부분을 덮도록 형성된 실드층을 형성하는 제 2 도전형 확산 영역과, 상기 활성 영역 중 상기 게이트 전극의 제 2 측에 형성되고, 부유 확산 영역을 형성하는 제 1 도전형 확산 영역과, 상기 활성 영역 중 상기 게이트 전극 바로 아래에서 채널 영역을 형성하는 제 2 도전형 확산 영역으로 이루어지는 반도체 촬상 장치로서, 상기 채널 영역은 상기 제 2 도전형을 가져 일단이 상기 실드층에 접하여 형성되고, 타단이 상기 게이트 전극 바로 아래의 영역에 침입하며, 상기 수광 영역 중 상기 채널 영역의 하부에 침입하는 부분을 덮는 제 1 채널 영역 부분과, 상기 2 도전형을 갖고 상기 부유 확산 영역에 접하여 형성되는 제 2 채널 영역 부분으로 이루어지며, 상기 제 1 채널 영역 부분과 상기 제 2 채널 영역 부분은, 상기 제 1 도전형의 불순물 원소와 상기 제 2 도전형의 불순물 원소를, 상기 제 1 채널 영역에서 상기 제 2 채널 영역보다도 상기 제 2 도전형의 캐리어 농도가 높아지도록 불순물 농도를 포함하는 것을 특징으로 하는 반도체 촬상 장치를 제공한다.
또 다른 관점에 의하면, 본 발명은 반도체 촬상 장치의 제조 방법으로서, 실리콘 기판 상에 획성된 활성 영역 중에 제 1 도전형의 불순물 원소를 도입하고, 상기 실리콘 기판의 표면에 제 1 도전형의 제 1 확산 영역을, 상기 활성 영역의 전체 면에 걸쳐 제 1 깊이 및 제 1 불순물 농도로 형성하는 공정과, 상기 활성 영역 중 상기 제 1 확산 영역의 제 1 부분을 제 1 마스크 패턴에 의해 덮고, 상기 제 1 부분에 인접하는 제 2 부분에 상기 제 1 확산 영역에 중첩하여, 제 2 도전형의 불순물 원소를 상기 제 1 마스크 패턴을 마스크로 사용하여, 상기 제 1 깊이보다도 깊은 제 2 깊이로 도입하고, 제 2 도전형의 수광 영역을 상기 제 1 확산 영역 아래에 형성하는 공정과, 상기 활성층 중 상기 수광 영역에 중첩하고, 제 1 도전형의 불순물 원소를 상기 제 1 마스크 패턴을 사용하여, 상기 제 1 깊이 또는 그보다도 얕은 깊이로 도입하고, 상기 수광 영역 상에 상기 제 1 도전형의 제 2 확산 영역을, 상기 제 2 확산 영역이 상기 제 1 도전형의 불순물 원소를 상기 제 1 확산 영역보다도 높은 제 2 불순물 농도로 포함되도록 형성하는 공정과, 상기 실리콘 기판 상에 상기 제 1 확산 영역과 상기 제 2 확산 영역의 경계를 덮도록, 게이트 전극을 게이트 절연막을 통하여 형성하는 공정과, 상기 활성 영역 중에 상기 게이트 전극 및 상기 활성 영역 중 상기 게이트 전극에 대하여 상기 수광 영역과 반대측의 부분을 덮는 제 2 마스크 패턴을 마스크로, 제 1 도전형의 불순물 원소를 도입하고, 상기 제 2 확산 영역의 표면에 상기 제 1 도전형의 확산 영역으로 이루어지는 실드층을, 상기 실드층이 상기 제 1 도전형의 불순물 원소를, 상기 제 2 불순물 농도보다도 높은 제 3 불순물 농도로 포함되도록 형성하는 공정과, 상기 활성 영역 중에 상기 게이트 전극 및 상기 활성 영역 중 상기 게이트 전극에 대하여 상기 수광 영역 측의 부분을 덮는 제 3 마스크 패턴을 마스크로, 제 2 도전형의 불순물 원소를 도입하고, 제 2 도전형의 부유 확산 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 촬상 장치의 제조 방법을 제공한다.
또 다른 관점에 의하면, 본 발명은 반도체 촬상 장치의 제조 방법으로서, 실리콘 기판 상에 소자 분리 영역으로 획성된 활성 영역 중에, 제 1 도전형의 불순물 원소를 상기 소자 분리 영역의 하단보다도 깊은 제 1 깊이로 도입하고, 제 1 도전형의 제 1 확산 영역을 형성하는 공정과, 상기 활성 영역 중에 제 2 도전형의 불순물 원소를 제 2의 더 얕은 깊이로 형성하고, 상기 제 1 확산 영역의 표면에 제 2 도전형의 제 2 확산 영역을 형성하는 공정과, 상기 활성 영역 상에 상기 촬상 소자의 수광 영역에 대응하여, 상기 수광 영역의 형성 부분에 대응하는 제 1 영역을 덮는 제 1 마스크 패턴을 형성하고, 상기 제 1 마스크 패턴을 마스크로 사용하여, 상기 활성 영역 중 상기 소자 분리 영역의 하단보다도 깊은, 그러나 상기 제 1 확산 영역의 하단을 넘지 않는 깊이로 제 2 도전형의 불순물 원소를 도입하고, 상기 제 1 확산 영역 중에 상기 제 2 도전형을 갖고 상기 수광 영역을 획성하는 웰을 형성하는 공정과, 상기 제 1 마스크 패턴을 마스크로 사용하여 상기 활성 영역 중 상기 제 2 깊이로 제 1 도전형의 불순물 원소를 도입하고, 상기 제 1 확산 영역 중 상기 제 1 마스크 패턴으로 덮여 있지 않은 부분에, 상기 제 2 도전형을 갖지만 상기 제 1 영역보다도 캐리어 농도가 낮은 제 2 영역을 형성하는 공정과, 상기 실리콘 기판 상에 상기 제 1 및 제 2 부분의 경계의 일부를 덮도록, 게이트 전극을 게이트 절연막을 통하여 형성하는 공정과, 상기 활성 영역 중 상기 게이트 전극에 대하여 상기 수광 영역과 반대측의 부분을 제 3 마스크 패턴으로 덮고, 상기 게이트 전극 및 상기 제 3 마스크 패턴을 마스크로 사용하여 제 2 불순물 원소를 상기 제 2 확산 영역에 중첩하여 상기 제 1 깊이로 도입하고, 상기 제 2 도전형을 갖는 상기 제 1 부분보다도 캐리어 농도가 높은 실드층을 형성하는 공정과, 상기 활성 영역 중 상기 수광 영역과 반대측의 영역에 상기 제 1 도전형의 불순물 원소를 도입하고, 상기 제 1 도전형의 부유 확산 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 촬상 장치의 제조 방법을 제공한다.
[제 1 실시예]
도 8은 본 발명의 제 1 실시예에 의한 반도체 촬상 장치(40)의 단면 구조를 나타낸다. 다만, 상기 반도체 촬상 장치(40)는 상기 도 2의 CMOS 촬상 소자에서의 트랜지스터(10C)와 포토 다이오드(10D)에 대응하고 있다.
도 8을 참조하면, 상기 반도체 촬상 장치(40)는 실리콘 기판(41) 중에 STI형의 소자 분리 구조(41I)에 의해 획성된 p형 소자 영역(41A) 중에 형성되어 있고, 상기 소자 영역(41A) 중의 채널 영역에 대응하여 폴리 실리콘 게이트 전극(43)이, 전형적으로는 열산화막으로 이루어지는 게이트 절연막(42)을 통하여 형성되어 있다.
상기 활성 영역(41A) 중 상기 게이트 전극(43)의 제 1 측에는, n-형의 확산 영역(41D)이 상기 포토 다이오드(10D)의 수광 영역으로서 형성되어 있고, 또한 상기 확산 영역(41D)의 표면 부분에는, p+형 확산 영역(41P+)이 실드층으로서 형성되어 있다. 또한, 상기 활성층(41A) 중 상기 게이트 전극(43)에 대하여, 상기 확산 영역(41D)과 반대측에는 n+형 확산 영역(41N)이 상기 부유 확산 영역(FD)으로서 형성되어 있다.
또한, 상기 실리콘 기판(41) 상에는 상기 소자 영역(41A)을 상기 게이트 전극(43)도 포함시켜서 덮도록, CVD 산화막(44)이 형성되어 있다.
본 실시예에서는 상기 n형 확산 영역(41D)은 내측 단부를 구성하는 선단부가 상기 소자 영역 중, 상기 게이트 전극(43) 바로 아래에 형성되는 채널 영역의 하부에까지 침입하고 있고, 이 때문에 상기 확산 영역(41D)에서 형성된 광전자는 상기 트랜지스터가 온했을 경우, 높은 포텐셜 장벽을 형성하는 실드층(41P+)을 지나지 않고 채널 영역을 통과하여, 상기 부유 확산 영역(41N)으로 이동할 수 있다.
그 때, 본 실시예에서는 상기 채널 영역을 상기 부유 확산 영역(41N)에 인접한 제 1 p형 영역(41P1)과 상기 실드층에 인접한 제 2 p형 영역(41P2)으로 형성하고, 상기 영역(41P2) 중의 p형 불순물 원소의 농도(P2)를 상기 영역(41P1) 중의 p형 불순물 원소의 농도(P1)보다도 높게 (P2>P1), 다만 상기 실드층(41P+) 중의 p형 불순물 원소의 농도(P3)보다도 낮게 설정한다(P3>P2>P1). 여기에서, 상기 p형 영역(41P2)은 상기 n형 확산 영역 중, 상기 채널 영역의 아래에 침입한 부분을 덮도록 형성되어 있다.
이러한, 채널 영역에 불순물 농도의 구배를 형성한 구성에서는 p형 영역이 전자에 대하여 장벽을 형성하기 때문에, 상기 광전자의 경로 중 특히 상기 게이트 전극(43) 바로 아래의 채널 영역에, 도 9와 같은 부유 확산 영역(41N)을 향하여 경사지는 포텐셜 구배가 형성된다.
이 때문에, 상기 트랜지스터(10C)를 오프로 하여 실행되는 상기 확산 영역(41D)에 광전자를 축적하는 상기 촬상 소자의 수광 동작시에, 상기 채널 영역에서 실리콘 기판(41)과 게이트 절연막(22)의 계면에서 채널 영역을 형성하는 Si결정의 전도대에 열전자가 여기되어도, 이러한 열전자는 상기 포텐셜 구배에 따라 즉시 부유 확산 영역(41N)으로 배출되어, 상기 채널 영역에 열전자가 체류하는 일이 없다. 또한, 상기 채널 영역과 상기 확산 영역(41D) 사이에는 상기 영역(41P2)으로 이루어지는 포텐셜 배리어가 형성되어 있기 때문에, 상기 채널 영역에서 발생한 열전자는 상기 확산 영역(41D)으로 이동하지 않고, 수광 동작시에 확산 영역(41D)에 광전자 이외의 전자가 유입하여 노이즈가 발생하는 문제가 해소된다. 특히, 도 9에서 상기 영역(41P2) 중에 형성되는 포텐셜 피크(A)와, 상기 영역(41P1) 중 평탄한 포텐셜(B) 사이에 0.15V 이상의 포텐셜 차이를 형성함으로써, 상기 채널 영역에서 발생한 열전자 중 99% 이상을 상기 부유 확산 영역(41N)으로 이동시킬수 있어, 수광 동작시에 발생하는 노이즈를 효과적으로 억제할 수 있다. 이러한 포텐셜 차이를 0.1V 증대시킴으로써, 상기 확산 영역(41D)에 유입하는 전하량은 1/40∼1/50로 감소시킬 수 있다.
또한, 상기 구성에서는 상기 트랜지스터를 온하여 상기 확산 영역(41D)으로 부터 광전자를 부유 확산 영역(41N)으로 전송하는 전송 동작시에서, 광전자의 경로가 상기 게이트 전극(43)의 단부(端部)에 정합하여 형성된 p+형의 실드층(41P+)에 의해, 실리콘 기판 표면으로부터 차단된다. 이 때문에, 실리콘 기판(41)과 CVD 산화막(44)과의 계면에 존재하는 계면 준위가 전송 중의 광전자에 미치는 영향은 효과적으로 차폐된다.
그 경우, 상기 광전자의 전송 경로에는 상기 영역(41P2)에 의한 포텐셜 배리어가 형성되어 있기 때문에, 이 부분에서는 광전자의 전송은 방해할 수 있지만, 상기 영역(41P2, 41P1)의 불순물 농도를 상기 실드층(41P+)에 비교하여 충분히 낮게 설정해 두면, 이들 포텐셜의 전송 효율에의 영향은 최소한으로 그치게 할 수 있다. 또한, 상기 영역(41P2)의 배후의 영역(41P1)에 앞에 설명한 부유 확산 영역(41N)을 향하여 경사지는 포텐셜 구배가 형성되어 있기 때문에, 광전자 전체로서 효율적으로 채널 영역을 통과하며, 본 발명의 촬상 소자는 앞의 특허문헌 2, 3의 촬상 소자에 비해서 손색이 없는 전송 효율을 실현할 수 있다.
이하, 상기 반도체 촬상 장치(40)의 제조 공정을 설명한다.
도 10(a)를 참조하면, 실리콘 기판(41) 상에는 소자 분리 구조(41I)에 의해 p형의 소자 영역(41A)이 형성되어 있지만, 도 10(a)의 공정에서는 상기 실리콘 기판(41) 상에 상기 소자 영역(41A)을 노출하도록 형성한 레지스트 패턴(R1)을 마스크로 B+가 10∼30keV의 가속 전압 하에서 0.5∼2.0×1012㎝-2의 도즈량 및 7도의 각도로 이온 주입되어, 상기 소자 영역(41A) 전체에 걸쳐 상기 영역(41P1)을 구성하 는 p형 확산 영역이 형성된다.
다음에 도 10(b)의 공정에서, 상기 실리콘 기판(41) 상에 상기 포토 다이오드(10D)의 확산 영역(41D)의 형성 예정 영역을 노출하는 레지스트 패턴(R2)을 형성하고, 상기 레지스트 패턴(R2)을 마스크로 P+가 상기 실리콘 기판(41) 중에, 최초 110∼150keV의 가속 전압 하에서 1∼3×1012㎝-2의 도즈량 및 7도의 경사각으로, 다음에 180∼220keV의 가속 전압 하에서 1∼3×1012㎝-2의 도즈량 및 7도의 경사각으로 이온 주입되어, 상기 n형 확산 영역(41D)이 형성된다.
또한, 도 10(b)의 공정에서는 같은 레지스트 패턴(R2)을 마스크로 B+가 상기 실리콘 기판(41) 중에, 10∼30keV의 가속 전압 하에서 1∼3×1012㎝-2의 도즈량 및 7도의 경사각으로 이온 주입되어, 상기 확산 영역(41D)의 표면 부분에 상기 영역(41P2)이 되는 p형 확산 영역을, 상기 확산 영역(41P1)보다도 높은 불순물 농도로 형성한다.
다음에, 도 10(c)의 공정에서, 상기 실리콘 기판(41) 상에 800℃의 열산화에 의해 두께가 4∼10㎚의 열산화막을 상기 게이트 절연막(42)으로서 형성하고, 또한 그 위에 CVD법에 의해 폴리 실리콘막을 약 180㎚의 두께로 형성한다. 또한, 상기 폴리 실리콘막 및 그 아래의 열산화막을 패터닝함으로써, 상기 확산 영역(41D)과 확산 영역(41P1)에 걸쳐 상기 폴리 실리콘 게이트 전극(43) 및 게이트 절연막(42)이 0.4∼0.8㎛의 게이트 길이로 형성된다. 또한, 그 경우 상기 게이트 전극(43)과 n형 확산 영역(41D)의 오버랩 길이(L)는, 예를 들면 0.15∼0.40㎛로 설정된다.
또한, 도 11(d)의 공정에서, 도 10(c)의 구조 상에 상기 게이트 전극(43)의 일부 및 상기 실드층(41P+)의 형성 영역을 노출하는 레지스트 패턴(R3)를 형성하여, 상기 레지스트 패턴(R3)을 마스크로 B+를 5∼15keV의 가속 전압 하에서 1∼5×1013㎝-2의 도즈량 및 7도의 경사각으로 상기 실리콘 기판(41) 중에 이온 주입하고, 상기 게이트 전극(43)의 측벽면에 정합하여 상기 실드층(41P+)을 형성한다. 이와 같이 하여 형성된 실드층(41P+)은, 상기 게이트 전극(43)의 측벽면으로부터 이것에 대향하는 소자 분리 구조(41I)까지 연장하지만, 도입된 B를 면내 방향에 실질적으로 균일한 농도로 포함하고 있다.
또한, 도 11(e)의 공정에서, 소자 영역(41A) 중, 상기 게이트 전극(43)에 대하여 상기 실드층(41P+)과 반대측의 영역을 노출하는 레지스트 패턴(R4)을 형성하고, 상기 레지스트 패턴(R4)을 마스크로 상기 실리콘 기판(41) 중에 P+를 10∼30keV의 가속 전압 하에서 2∼10×1013㎝-2의 도즈량 및 0도의 경사각으로 이온 주입하고, 상기 게이트 전극(43)에 정합하여 상기 부유 확산 영역(FD)이 되는 n+형 확산 영역(41N)을 형성한다.
또한, 도 11(e)의 구조 상에 CVD 산화막(44)을 형성함으로써, 상기 도 8의 반도체 촬상 장치(40)를 얻을 수 있다.
도 12(a)는 상기 도 10(b)의 상태에서의 상기 실리콘 기판(41)의 평면도를 나타낸다.
도 12(a)를 참조하면, STI형의 소자 분리 구조(41I) 중에 소자 영역(41A)이 획성되어 있고, 상기 소자 영역(41A) 중에는 상기 n형 확산 영역(41D)이 상기 소자 분리 영역(41I)으로부터 적어도 0.2㎛ 이간하여 형성되어 있다. 또한, 상기 n형 확산 영역(41D)에 일치하여 p형 확산 영역(41P2)이 형성되어 있는 것을 알 수 있다.
한편, 도 12(b)는 상기 11(e)의 상태에서의 상기 실리콘 기판(41)의 평면도를 나타낸다.
도 12(b)을 참조하면, 상기 활성 영역(41A) 중 상기 게이트 전극(43)의 상기 n형 확산 영역(41D)의 측에는, 실드층(41P+)이 상기 게이트 전극(43)에 정합하여 형성되어 있고, 또 상기 n형 확산 영역(41D)의 내측 단부가 상기 게이트 전극(43)바로 아래의 영역에 침입하고 있는 것을 알 수 있다.
또한, 상기 활성 영역(41A) 중 상기 게이트 전극(43)의 상기 실드층(41P+)과 반대인 측에는, 역시 상기 게이트 전극(43)에 제조하여 n형 확산 영역(41N)이 형성되어 있다.
도 13은 도 8의 반도체 촬상 장치의 수광 동작시에 상기 채널 영역에 형성되는 포텐셜을 나타낸다.
일반적으로, CMOS 촬상 소자에서는 포토 다이오드(10D)에 의한 수광 동작 사이에, 상기 전송 게이트 트랜지스터(10C)의 게이트 전압은 0V로 설정되지만, 앞의 도 9에서도 설명한 바와 같이, 본 실시예에서는 트랜지스터(10C)의 채널 영역에 포텐셜 구배가 유기되어, 채널 영역에서 여기된 열전자의 포토 다이오드(10D)에의 유입이 저지됨과 동시에, 부유 확산 영역(41N)에의 도입이 촉진된다. 이 상태를 도 13중 파선으로 나타낸다.
이에 대하여, 도 13중 실선은 상기 수광 동작시에 상기 게이트 전극(43)에 인가되는 게이트 전압을 +0.3∼0.7V의 범위로 설정했을 경우를 나타낸다.
이와 같이, CMOS 촬상 소자의 수광 동작시에 전송 게이트 트랜지스터(10C)의 게이트 전극(43)에 약간의 정전압을 인가함으로써, 도 8 중에 화살표로 나타내는 경로를 따라 흐르는 전자의 포텐셜은, 전자가 기판 표면의 얕은 부분 즉 게이트 전극(43)에 매우 가까운 곳을 통과하는 채널 영역(41P1)에서는, 상기 약간의 게이트 전압에 의해서도 크게 영향을 받아, 도 13중 화살표 A로 나타낸 바와 같이 크게 감소한다. 이에 대하여, 전자가 실리콘 기판(41) 중 더 깊은 위치를 통과하는 채널 영역(41P2)에서는, 상기 게이트 전압의 영향은 작아서 상기 전자의 포텐셜은, 도 13중 화살표 B로 나타낸 바와 같이 조금밖에 변화되지 않는다.
그래서, 상기 수광 동작시에 상기 전송 게이트 트랜지스터(10C)의 게이트 전극(43)에 상기 약간의 정전압을 인가해 둠으로써, 상기 채널 영역에 형성되는 포텐셜 구배를 더 증대시킬 수 있고, 노이즈의 발생을 더 효과적으로 억제할 수 있다.
[제 2 실시예]
도 14(a), (b)는 상기 도 10(b)의 이온 주입 공정을 변형한 본 발명의 제 2 실시예에 의한 반도체 촬상 장치의 제조 공정을 나타내고, 도 15는 도 14(a), (b)의 공정에 의해 제조된 반도체 촬상 장치(40A)의 구성을 나타낸다.
도 14(a), (b)을 참조하면, 본 실시예에서는 상기 도 10(b)의 공정에서 p형 확산 영역(41P2)을 형성할 때에, 상기 실리콘 기판(41) 상에 형성되는 레지스트 패 턴(R2)의 막두께를 약 1㎛로 설정하고, 상기 n형 확산 영역(41D)의 표면에 B+를 7도의 각도로, 적어도 2방향으로부터 이온 주입한다.
이 경우, 도 14(b)에 나타낸 바와 같이, 상기 레지스트 패턴(R2)의 그림자가 된 부분에서는 이온 주입의 도즈량이 감소하고, 상기 p형 영역(41P2)과 p형 영역(41P1) 사이에 중간의 불순물 농도의 영역(41Pm)이 약 0.15㎛의 폭으로 형성된다.
따라서, 이러한 구조 상에 상기 도 10(c) 이후의 프로세스를 행했을 경우, 도 15에 나타낸 바와 같이, B 농도가 P1의 p형 확산 영역(41P1)과 B 농도가 P2의 p형 확산 영역(41P2) 사이에, B 농도가 Pm(P2>Pm>P1)의 p형 확산 영역(41Pm)이 형성된다.
이러한 중간 영역(41Pm)이 0.15㎛의 폭으로 형성되었을 경우, 예를 들면 상기 게이트 전극(43) 아래로의 상기 n형 확산 영역(41D)의 오버랩이 0.3㎛일 경우, 상기 중간 영역(41Pm)에 인접하는 영역(41P2)의 폭도 약 0.15㎛가 된다.
이와 같이, 영역(41P2)과 영역(41P1) 사이에 중간 영역(41Pm)을 형성함으로써, 상기 채널 영역에 형성되는 도 9와 같은 형상의 포텐셜은 평탄 부분이 감소하고, 상기 채널 영역으로부터 상기 부유 확산 영역(41N)에의 열전자의 배출이 더 촉진된다.
또한, 도 15의 예에서는 상기 실드층(41P+)은 확산 영역(41P1, 41P2)의 표면 부분에만 형성되어 있지만, 이러한 구성에서도 실드층(41P+)은 확산 영역(41D) 중에서 여기된 광전자에 대한 실리콘 기판 표면의 계면 준위의 영향을 효과적으로 차단할 수 있다.
[제 3 실시예]
도 16(a), (b)는 본 발명의 제 3 실시예에 의한 반도체 촬상 장치(40B)의 제조 공정을 나타낸다. 다만, 도면 중 앞에 설명한 부분에 대응하는 부분에는 동일한 참조 부호를 붙이고, 설명을 생략한다.
도 16(a)는 상기 도 10(b)의 공정에 대응하고 있지만, 본 실시예에서는 상기 p형 영역(41P2)이 상기 p형 영역(41P1)보다도 얕게 형성되어 있다. 예를 들면, 도 16(a)의 공정에서는 B+의 이온 주입이 8∼15keV의 가속 전압 하에서 O.5∼3.0×1012㎝-2의 도즈량과 7도의 경사각으로, 상기 레지스트 마스크(R2)를 사용하여 n형 확산 영역(41D)에 중첩하도록 실행된다.
이러한 이온 주입 공정의 결과, 상기 도 10(c) 이후의 공정의 뒤에 얻어지는 구조에서, 도 16(b)에 나타낸 바와 같이, 상기 게이트 전극(43)의 바로 아래에서 채널 영역 중에 포텐셜 배리어를 형성하는 p형 영역(41P2)이 채널 영역의 표면 부분에만 형성되고, 따라서 상기 포텐셜 배리어를 상기 게이트 전극(43)에 인가되는 게이트 전압에 의해 용이하게 제어할 수 있어, 상기 확산 영역(41D)으로부터 광전자를 상기 전송 게이트 트랜지스터(10C)를 통하여 부유 확산 영역(41N)에 전송하는 전송 동작시에 전송 효율을 향상시킬 수 있다. 또한, 도 16(b)의 구성에서는 상기 p형 확산 영역(41P1)을 상기 p형 확산 영역(41P2)보다도 깊게 형성할 수 있고, n형 확산 영역(41D)과 n형 확산 영역(41N) 사이의 펀치스루(punch-through)를 억제할 수 있다.
[제 4 실시예]
도 17(a)∼도 18(d)는 본 발명의 제 4 실시예에 의한 반도체 촬상 장치(40C)의 제조 공정을 나타낸다. 다만, 도면 중 앞에 설명한 부분에 대응하는 부분에는 동일한 참조 부호를 붙이고, 설명을 생략한다.
도 17(a)를 참조하면, 실리콘 기판(41) 중의 활성 영역(41A)의 일부에는, 레지스트 패턴(RA)을 마스크로 최초에 P+가 110∼150keV의 가속 전압 하에서 1∼3×1012㎝-2의 도즈량과 약 7도의 경사각으로, 다음에 180∼220keV의 가속 전압 하에서 0.5∼1.5×1012㎝-2의 도즈량과 약 7도의 경사각으로, 또한 300∼600keV의 가속 전압 하에서 0.5∼1.5×1012㎝-2의 도즈량으로 이온 주입되어, 깊이가 350∼400㎚의 상기 소자 분리 구조(41I)의 하단보다도 더 깊은 위치에 상기 n형 확산 영역(41D)이 형성된다.
또한, 도 17(a)의 공정에서는, 상기 레지스트 패턴(RA)을 마스크로 B+가 10∼30keV의 가속 전압 하에서 2∼3×1012㎝-2의 도즈량 및 약 7도의 경사각으로 이온 주입되어, 상기 n형 확산 영역(41D)의 표면에 p형의 확산 영역(41P2)이 형성된다.
다음에, 도 17(b)의 공정에서, 상기 활성 영역(41A) 중 소자 분리 구조(41I)의 근방 및 상기 트랜지스터(10C)의 채널 영역의 일부, 또한 상기 부유 확산 영역(FN)의 형성 영역을 노출하고, 한편 상기 n형 확산 영역(41D)의 주요부를 덮도록 레지스트 패턴(RB)을 형성하여, 상기 레지스트 패턴(RB)을 마스크로 B+를 최초에 65keV의 가속 전압 하에서 2∼4×1012㎝-2의 도즈량 및 약 7도의 경사각으로, 다음에 100keV의 가속 전압 하에서 1.5∼3×1012㎝-2의 도즈량 및 약 7도의 경사각으로, 또한 140keV의 가속 전압 하에서 1.5∼3×1012㎝-2의 도즈량으로, 또한 180keV의 가속 전압 하에서 1∼2×1012㎝-2의 도즈량 및 약 7도의 경사각으로 이온 주입하고, 상기 n형 확산 영역(41D)과 상기 소자 분리 구조(41I) 사이의 영역에서, 앞에 형성되어 있던 확산 영역(41D)의 n형의 도전형을 제거함으로써, p형 웰(41PW)을 상기 n형 확산 영역(41D)의 하단을 넘지 않는, 상기 소자 분리 구조(41I)의 하단으로부터 0.1㎛ 정도의 깊이로 형성한다.
또한, 도 17(b)의 공정에서는 같은 레지스트 패턴(RB)을 마스크로 As+를 50∼80keV의 가속 전압 하에서 1∼2×1012㎝-2의 도즈량으로 이온 주입하고, 상기 실리콘 기판 표면에 상기 웰(41PW) 및 상기 확산 영역(41P2)의 형성에 대응하여 도입되어 있던 B에 의한 p형의 도전형을 부분적으로 상쇄하여, 홀 농도가 더 낮은 p형 확산 영역(41P1, 41P1')을 형성한다.
또한, 도 18(c)의 공정에서, 상기 실리콘 기판(41) 상에는 상기 소자 영역(41A) 중 소정의 채널 영역에 대응하고, 폴리 실리콘 게이트 전극(43)이 게이트 절연막(42)을 통하여, 상기 확산 영역(41P2, 41P1)의 경계를 타넘도록 형성된다.
또한, 도 18(c)의 공정에서는, 상기 폴리 실리콘 게이트 전극(43)의 일부 및 상기 실리콘 기판(41) 중 부유 확산 영역(FN)이 형성되는 측의 표면을 덮도록 레지 스트 패턴(RC)을 형성하고, 또한 상기 실리콘 기판(41) 중에 상기 레지스트 패턴(RC)을 마스크로 B+을 5∼15keV의 가속 전압 하에서 1∼5×1013㎝-2의 도즈량으로 이온 주입함으로써, 상기 n형 확산 영역(41D)의 표면에 p+형의 실드층(41P+)을 형성한다.
또한, 도 18(d)의 공정에서, 상기 소자 영역(41A) 중 상기 폴리 실리콘 게이트 전극(43)의 일부 및 상기 실리콘 기판(41) 중, 상기 실드층(41P+)이 형성된 측의 표면을 덮도록 레지스트 패턴(RD)을 형성하고, 또한 상기 레지스트 패턴(RD)을 마스크로 상기 실리콘 기판(41) 중에 P+를 10∼30keV의 가속 전압 하에서 2∼1013㎝-2의 도즈량 및 0도의 경사각으로 이온 주입함으로써, 상기 부유 확산 영역(FN)을 구성하는 n형 확산 영역(41N)을 형성한다.
이러한 구성의 반도체 촬상 장치(40C)에서는, 도 17(a)의 공정에서 사용되어지는 레지스트 패턴(RA)의 개구 면적이 크고, 이 때문에 상기 이온 주입 마스크(RA)로서 두꺼운 레지스트 패턴을 사용할 수 있고, 그 결과 포토 다이오드(10D)를 구성하는 n형 확산 영역(41D)을 높은 이온 주입 에너지로 소자 분리 구조(41I)의 하단을 초과하는 깊은 위치까지 형성할 수 있다. 그 결과, 수광 동작시에 공핍층이 깊게 연장되어 더 큰 체적으로 수광을 행할 수 있게 된다. 이것에 의해, 촬상소자의 S/N비가 더 향상된다.
본 실시예에서도 게이트 전극(43)의 바로 아래의 채널 영역에는, p형 확산 영역(41P2, 41P1)에 의해 포텐셜 구배가 형성되어, 수광 동작시에 채널 영역에 발 생한 열전자는 확실하게 부유 확산 영역(FN)으로 배출되어, 신호 검출에의 영향을 배제할 수 있다.
또한, 본 실시예에서는 p형 확산 영역(41P1, 41P2)은 B 및 As를 동시에 포함하고 있어, 포텐셜 구배를 초래하는 캐리어 농도의 차이는 각각에서의 B와 As의 농도 차이에 의해 발생하고 있다.
[제 5 실시예]
도 19(a)은 본 발명의 제 5 실시예를 나타낸다.
도 19(a)을 참조하면, 본 실시예에서는 상기 도 8의 반도체 촬상 장치(40)를 사용하지만, 수광 동작시에 도면 중에 나타낸 바와 같이, 상기 게이트 전극(43)에 -0.5∼-2V 범위의 부전압을 인가한다.
상기 반도체 촬상 장치(40)에서는 전송 게이트 트랜지스터(10C)는 n채널 M0S 트랜지스터이고 채널 영역은 p형의 도전형을 갖고 있지만, 이러한 트랜지스터에서 게이트 전극(43)에 상기한 바와 같이 부전압을 인가했을 경우, 채널 영역에는 홀의 축적 상태가 발생한다. 채널 영역에 이렇게 홀의 축적 상태가 발생하면, 채널 영역에서의 암전류를 형성하는 전자의 열적인 여기는 억제된다.
즉, 본 실시예에 의하면, CMOS 촬상 소자에서 수광 동작시에 전송 게이트 트랜지스터(10C)에 약간의 부전압을 인가해 둠으로써, 암전류를 억제할 수 있게 된다.
같은 원리에 의한 암전류의 억제는 도 19(b)에 나타내는 종래의 반도체 촬상 장치에서도 유효하다.
즉, 도 19(b)의 반도체 촬상 장치는 앞에 도 6에서 설명한 바와 같지만, 수광 동작시에 상기 게이트 전극(23)에 마찬가지로 -0.5∼-2V의 게이트 전압을 인가함으로써, 채널 영역에서 여기되는 열전자에 기인하는 암전류를 이러한 열전자의 여기 사태를 억제함으로써, 억제할 수 있다.
이상, 본 발명을 바람직한 실시예에 관하여 설명했지만, 본 발명은 상기의 특정한 실시예에 한정되는 것은 아니며, 특허청구범위에 기재한 요지 내에서 여러 가지 변형·변경이 가능하다.
(부기1)
활성 영역을 획성한 실리콘 기판과,
상기 실리콘 기판 상에, 상기 활성 영역 중 채널 영역에 대응하여 게이트 절연막을 통하여 형성된 게이트 전극과,
상기 활성 영역 중, 상기 게이트 전극의 제 1 측에 상단부가 상기 실리콘 기판 표면으로부터 이간하고, 또한 내측 단부가 상기 게이트 전극 바로 아래의 채널 영역의 하부에 침입하도록 형성되어, 수광 영역을 형성하는 제 1 도전형 확산 영역과,
상기 활성 영역 중 상기 게이트 전극의 상기 제 1 측에서, 상기 실리콘 기판 표면에 내측 단부가 상기 게이트 전극의 상기 제 1 측의 측벽면에 정합하도록 형성되어, 적어도 상기 수광 영역 중 상기 게이트 전극의 상기 제 1 측에 위치하는 부분을 덮도록 형성된 실드층을 형성하는 제 2 도전형 확산 영역과,
상기 활성 영역 중 상기 게이트 전극의 제 2 측에 형성되어, 부유 확산 영역 을 형성하는 제 1 도전형 확산 영역과,
상기 활성 영역 중, 상기 게이트 전극 바로 아래에서 채널 영역을 형성하는 제 2 도전형 확산 영역으로 이루어지는 반도체 촬상 장치로서,
상기 채널 영역은,
상기 제 2 도전형을 갖고 일단이 상기 실드층에 접하여 형성되며, 타단이 상기 게이트 전극 바로 아래의 영역에 침입하여, 상기 수광 영역 중 상기 채널 영역의 하부에 침입하는 부분을 덮는 제 1 채널 영역 부분과,
상기 제 2 도전형을 갖고 상기 부유 확산 영역에 접하여 형성되는 제 2 채널 영역 부분으로 이루어지고,
상기 제 1 채널 영역 부분은 상기 제 2 도전형의 불순물 원소를 상기 실드층보다도 낮은 불순물 농도로 포함하고, 상기 제 2 채널 영역 부분은 상기 불순물 원소를 상기 제 1 채널 영역 부분보다도 낮은 불순물 농도로 포함하는 것을 특징으로 하는 반도체 촬상 장치.
(부기 2)
상기 실드층은 상기 불순물 원소를 상기 게이트 전극의 상기 제 1 측에서 적어도 상기 수광 영역을 덮는 부분에서, 실질적으로 균일한 불순물 농도로 포함되는 것을 특징으로 하는 부기 1 기재의 반도체 촬상 장치.
(부기 3)
상기 제 1 채널 영역 부분의 아래에는, 상기 수광 영역과의 사이에 상기 제 2 채널 영역 부분의 불순물 농도와 실질적으로 같은 불순물 농도의 중간 영역이 형 성되는 것을 특징으로 하는 부기 1 기재의 반도체 촬상 장치.
(부기 4)
상기 제 1 채널 영역 부분과 상기 제 2 채널 영역 부분 사이에는, 상기 제 1 및 제 2 영역의 불순물 농도의 중간의 불순물 농도를 갖는 제 3 채널 영역 부분이 형성되는 것을 특징으로 하는 부기 1 기재의 반도체 촬상 장치.
(부기 5)
상기 제 1 및 제 2 채널 영역 부분은 상기 채널 영역 중에, 전체로서 상기 부유 확산 영역을 향해서 경사지는 포텐셜 구배를 형성하는 것을 특징으로 하는 부기 1∼3 중 어느 하나에 기재된 반도체 촬상 장치.
(부기 6)
활성 영역을 획성한 실리콘 기판과,
상기 실리콘 기판 상에 상기 활성 영역 중 채널 영역에 대응하고, 게이트 절연막을 통하여 형성된 게이트 전극과,
상기 활성 영역 중 상기 게이트 전극의 제 1 측에, 상단부가 상기 실리콘 기판 표면으로부터 이간하고, 또한 내측 단부가 상기 게이트 전극 바로 아래의 채널 영역의 하부에 침입하도록 형성되어, 수광 영역을 형성하는 제 1 도전형 확산 영역과,
상기 활성 영역 중 상기 게이트 전극의 상기 제 1 측에서, 상기 실리콘 기판 표면에 내측 단부가 상기 게이트 전극의 상기 제 1 측의 측벽면에 정합하도록 형성되어, 적어도 상기 수광 영역 중 상기 게이트 전극의 상기 제 1 측에 위치하는 부 분을 덮도록 형성된 실드층을 형성하는 제 2 도전형 확산 영역과,
상기 활성 영역 중 상기 게이트 전극의 제 2 측에 형성되어, 부유 확산 영역을 형성하는 제 1 도전형 확산 영역과,
상기 활성 영역 중 상기 게이트 전극 바로 아래에서 채널 영역을 형성하는 제 2 도전형 확산 영역으로 이루어지는 반도체 촬상 장치로서,
상기 채널 영역은,
상기 제 2 도전형을 갖고 일단이 상기 실드층에 접촉하여 형성되며, 타단이 상기 게이트 전극 바로 아래의 영역에 침입하여, 상기 수광 영역 중 상기 채널 영역의 하부에 침입하는 부분을 덮는 제 1 채널 영역 부분과,
상기 제 2 도전형을 갖고 상기 부유 확산 영역에 접촉하여 형성되는 제 2 채널 영역 부분으로 이루어지고,
상기 제 1 채널 영역 부분과 상기 제 2 채널 영역 부분은, 상기 제 1 도전형의 불순물 원소와 상기 제 2 도전형의 불순물 원소를, 상기 제 1 채널 영역에서 상기 제 2 채널 영역보다도 상기 제 2 도전형의 캐리어 농도가 높아지도록 불순물 농도를 포함하는 것을 특징으로 하는 반도체 촬상 장치.
(부기 7)
상기 수광 영역의 하단은 상기 활성 영역을 획성하는 소자 분리 구조의 하단을 초과하는 깊이로 형성되어 있는 것을 특징으로 하는 부기 6 기재의 반도체 촬상 장치.
(부기 8)
상기 수광 영역에 주위에는 상기 수광 영역을 획성하도록, 상기 제 2 도전형의 웰이 상기 소자 분리 구조의 하단을 초과하고, 상기 수광 영역의 하단을 초과하지 않는 깊이로 형성되어 있는 것을 특징으로 하는 부기 7 기재의 반도체 촬상 장치.
(부기 9)
활성 영역을 획성한 실리콘 기판과, 상기 실리콘 기판 상에 상기 활성 영역 중 채널 영역에 대응하고 게이트 절연막을 통하여 형성된 게이트 전극과, 상기 활성 영역 중 상기 게이트 전극의 제 1 측에, 상단부가 상기 실리콘 기판 표면으로부터 이간하고, 또한 내측 단부가 상기 게이트 전극 바로 아래의 채널 영역의 하부에 침입하도록 형성되어 수광 영역을 형성하는 n형 확산 영역과, 상기 활성 영역 중 상기 게이트 전극의 상기 제 1 측에서, 상기 실리콘 기판 표면에 내측 단부가 상기 게이트 전극의 상기 제 1 측의 측벽면에 정합하도록 형성되어, 적어도 상기 수광 영역 중 상기 게이트 전극의 상기 제 1 측에 위치하는 부분을 덮도록 형성된 실드층을 형성하는 p형 확산 영역과, 상기 활성 영역 중 상기 게이트 전극의 제 2 측에 형성되어 부유 확산 영역을 형성하는 n형 확산 영역과, 상기 활성 영역 중 상기 게이트 전극 바로 아래에서 채널 영역을 형성하는 p형 확산 영역으로 이루어지고, 상기 채널 영역은 p형의 도전형을 갖고 일단이 상기 실드층에 접촉하여 형성되며, 타단이 상기 게이트 전극 바로 아래의 영역에 침입하여, 상기 수광 영역 중 상기 채널 영역의 하부에 침입하는 부분을 덮는 제 1 채널 영역 부분과, p형의 도전형을 갖고 상기 부유 확산 영역에 접촉하여 형성되는 제 2 채널 영역 부분으로 이루어지 고, 상기 제 1 채널 영역 부분은 p형의 불순물 원소를 상기 실드층보다도 낮은 농도로 포함하고, 상기 제 2 채널 영역 부분은 상기 p형 불순물 원소를 상기 제 1 채널 영역 부분보다도 낮은 농도로 포함하는 반도체 촬상 장치를 사용한 수광 방법으로서,
수광시에 상기 게이트 전극에 0.3∼0.7V의 전압을 인가하는 것을 특징으로 하는 수광 방법.
(부기 10)
소자 분리 구조에 의해 활성 영역을 획성한 실리콘 기판과, 상기 활성 영역 중 채널 영역에 대응하고 상기 실리콘 기판 상에 게이트 절연막을 통하여 형성된 게이트 전극과, 상기 활성 영역 중 상기 게이트 전극의 제 1 측에, 상단부가 상기 실리콘 기판 표면으로부터 이간하고, 또한 내측 단부가 상기 게이트 전극 바로 아래의 채널 영역의 하부에 침입하도록 형성된 수광 영역을 형성하는 n형 확산 영역과, 상기 활성 영역 중 상기 게이트 전극의 상기 제 1 측에서, 상기 실리콘 기판 표면에 내측 단부가 상기 게이트 전극의 상기 제 1 측의 측벽면에 정합하도록 형성되어, 적어도 상기 수광 영역 중 상기 게이트 전극의 제 1 측에 위치하는 부분을 덮도록 형성된 실드층을 형성하는 p형 확산 영역과, 상기 활성 영역 중 상기 게이트 전극의 제 2 측에 형성된 부유 확산 영역을 형성하는 n형 확산 영역과, 상기 활성 영역 중 상기 게이트 전극 바로 아래에서 채널 영역을 형성하는 p형 확산 영역으로 이루어지는 반도체 촬상 장치를 사용한 수광 방법으로서,
수광시에 상기 게이트 전극에 ―0.5∼-2V의 전압을 인가하는 것을 특징으로 하는 수광 방법.
(부기 11)
반도체 촬상 장치의 제조 방법으로서,
실리콘 기판 상에 획성된 활성 영역 중에 제 1 도전형의 불순물 원소를 도입하고, 상기 실리콘 기판의 표면에 제 1 도전형의 제 1 확산 영역을 상기 활성 영역의 전체 면에 걸쳐, 제 1 깊이 및 제 1 불순물 농도로 형성하는 공정과,
상기 활성 영역 중 상기 제 1 확산 영역의 제 1 부분을 제 1 마스크 패턴에 의해 덮고, 상기 제 1 부분에 인접하는 제 2 부분에 상기 제 1 확산 영역으로 중첩하여, 제 2 도전형의 불순물 원소를 상기 제 1 마스크 패턴을 마스크로 사용하여, 상기 제 1 깊이보다도 깊은 제 2 깊이로 도입하고, 제 2 도전형의 수광 영역을 상기 제 1 확산 영역 아래에 형성하는 공정과,
상기 활성층 중 상기 수광 영역에 중첩하고, 제 1 도전형의 불순물 원소를 상기 제 1 마스크 패턴을 사용하여, 상기 제 1 깊이 또는 그보다도 얕은 깊이로 도입하고, 상기 수광 영역 상에 상기 제 1 도전형의 제 2 확산 영역을, 상기 제 2 확산 영역이 상기 제 1 도전형의 불순물 원소를 상기 제 1 확산 영역보다도 높은 제 2 불순물 농도로 포함하도록 형성하는 공정과,
상기 실리콘 기판 상에, 상기 제 1 확산 영역과 상기 제 2 확산 영역의 경계의 일부를 덮도록, 게이트 전극을 게이트 절연막을 통하여 형성하는 공정과,
상기 활성 영역 중에, 상기 게이트 전극 및 상기 활성 영역 중 상기 게이트 전극에 대하여 상기 수광 영역과 반대측의 부분을 덮는 제 2 마스크 패턴을 마스크 로 제 1 도전형의 불순물 원소를 도입하고, 상기 제 2 확산 영역의 표면에, 상기 제 1 도전형의 확산 영역으로 이루어지는 실드층을, 상기 실드층이 상기 제 1 도전형의 불순물 원소를 상기 제 2 불순물 농도보다도 높은 제 3 불순물 농도로 포함하도록 형성하는 공정과,
상기 활성 영역 중에, 상기 게이트 전극 및 상기 활성 영역 중 상기 게이트 전극에 대하여 상기 수광 영역 측의 부분을 덮는 제 3 마스크 패턴을 마스크로 제 2 도전형의 불순물 원소를 도입하고, 제 2 도전형의 부유 확산 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 촬상 장치의 제조 방법.
(부기 12)
상기 제 2 확산 영역을 형성하는 공정은, 상기 제 1 도전형의 불순물 원소를 이온 주입에 의해, 상기 실리콘 기판의 표면에 대하여 비스듬히 방향을 바꾸어서 복수회 주입하는 공정을 포함하는 것을 특징으로 하는 부기 11 기재의 반도체 촬상 장치의 제조 방법.
(부기 13)
반도체 촬상 장치의 제조 방법으로서,
실리콘 기판 상에 소자 분리 영역으로 획성된 활성 영역 중에, 제 1 도전형의 불순물 원소를 상기 소자 분리 영역의 하단보다도 깊은 제 1 깊이로 도입하여 제 1 도전형의 제 1 확산 영역을 형성하는 공정과,
상기 활성 영역 중에 제 2 도전형의 불순물 원소를 제 2의 더 얕은 깊이로 형성하고, 상기 제 1 확산 영역의 표면에 제 2 도전형의 제 2 확산 영역을 형성하 는 공정과,
상기 활성 영역 상에 상기 촬상 소자의 수광 영역에 대응하여, 상기 수광 영역의 형성 부분에 대응하는 제 1 영역을 덮는 제 1 마스크 패턴을 형성하고, 상기 제 1 마스크 패턴을 마스크로 사용하여, 상기 활성 영역 중 상기 소자 분리 영역의 하단보다도 깊은, 그러나 상기 제 1 확산 영역의 하단을 초과하지 않는 깊이로 제 2 도전형의 불순물 원소를 도입하고, 상기 제 1 확산 영역 중에 상기 제 2 도전형을 갖고 상기 수광 영역을 구성하는 웰을 형성하는 공정과,
상기 제 1 마스크 패턴을 마스크로 사용하여, 상기 활성 영역 중 상기 제 2 깊이로 제 1 도전형의 불순물 원소를 도입하고, 상기 제 1 확산 영역 중 상기 제 1 마스크 패턴으로 덮여 있지 않은 부분에, 상기 제 2 도전형을 갖지만 상기 제 1 영역보다도 캐리어 농도가 낮은 제 2 영역을 형성하는 공정과,
상기 실리콘 기판 상에 상기 제 1 및 제 2 부분의 경계의 일부를 덮도록, 게이트 전극을 게이트 절연막을 통하여 형성하는 공정과,
상기 활성 영역 중 상기 게이트 전극에 대하여, 상기 수광 영역과 반대측의 부분을 제 3 마스크 패턴으로 덮고, 상기 게이트 전극 및 상기 제 3 마스크 패턴을 마스크로 사용하여, 제 2 불순물 원소를 상기 제 2 확산 영역에 중첩하여 상기 제 1 깊이로 도입하고, 상기 제 2 도전형을 갖고 상기 제 1 부분보다도 캐리어 농도가 높은 실드층을 형성하는 공정과,
상기 활성 영역 중 상기 수광 영역과 반대측의 영역에, 상기 제 1 도전형의 불순물 원소를 도입하고, 상기 제 1 도전형의 부유 확산 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 촬상 장치의 제조 방법.
본 발명에 의하면, 실리콘 기판 상에 포토 다이오드와 전송 게이트 트랜지스터를 집적화한 CMOS 촬상 소자의 일부를 구성하는 반도체 촬상 장치에서, 포토 다이오드를 구성하는 확산 영역을, 그 선단부가 상기 전송 게이트 트랜지스터의 게이트 전극 바로 아래의 채널 영역 아래에 침입하도록 형성하고, 또한 상기 채널 영역을 이러한 채널 영역 중 상기 포토 다이오드가 형성되는 수광 영역에 가까운 부분이, 상기 전송 게이트 트랜지스터의 트레인 영역이 되는 부유 확산 영역에 가까운 부분보다도 불순물 농도가 높고, 또한 캐리어 농도가 높아지도록 형성함으로써, 이러한 채널 영역에 상기 부유 확산 영역을 향해서 경사지는 포텐셜 구배(句配)를 형성할 수 있다. 그래서, 포토 다이오드의 수광 동작 시에 채널 영역에서, 예를 들면 실리콘 기판과 게이트 절연막의 계면에서 열적으로 전자가 여기되어도 여기된 전자는 대부분 부유 확산 영역으로 이동하여, 상기 포토 다이오드의 확산 영역에의 열전자의 도입을 최소화할 수 있다. 이에 따라, 수광 동작시에 잇따르는 판독 동작시에, 상기 전송 게이트 트랜지스터가 온(on)하여 상기 포토 다이오드의 확산 영역에 발생한 광전자가 상기 부유 확산 영역으로 전송되는 경우에도, 열전자에 의한 노이즈가 억제되어 반도체 촬상 장치의 S/N비가 향상한다. 또한, 이와 같이 부유 확산 영역에 도입한 열전자는 판독에 앞서 리셋 동작시에 제거되기 때문에, 광신호의 검출에 영향을 주는 경우는 없다.
또한, 이러한 반도체 촬상 장치에서는 상기 포토 다이오드를 구성하는 확산 영역의 선단부가 상기 트랜지스터의 채널 영역 바로 아래에 침입하고 있기 때문에, 상기 포토 다이오드에서 형성된 광전자는 상기 전송 게이트 트랜지스터가 온했을 경우, 실리콘 기판 표면의 계면 준위의 영향을 받지 않고, 부유 확산 영역으로 흘러 판독 시에 리크 전류의 발생을 억제할 수 있다.
또한, 이러한 채널 영역이 경사진 포텐셜을 갖는 전송 게이트 트랜지스터에서는, 트랜지스터가 오프(off)가 되어 있는 포토 다이오드의 수광 동작시에, 상기 트랜지스터의 게이트 전극에 약간의 정전압을 인가함으로써, 포텐셜 구배를 증대시켜 열전자의 부유 확산 영역에의 배출을 더 촉진시킬 수 있다.
또한, 이러한 채널 영역에 경사진 포텐셜을 갖는 또는 갖지 않는 전송 게이트 트랜지스터에서, 상기 수광 동작시에 게이트 전극에 약간의 부전압을 인가함으로써, 채널 영역에서 열전자의 여기가 억제되어 암전류를 억제하고, S/N 비가 큰 반도체 촬상 장치를 실현시킬 수 있다.
Claims (10)
- 활성 영역을 획성(畵成)한 실리콘 기판과,상기 실리콘 기판 상에 상기 활성 영역 중 채널 영역에 대응하고, 게이트 절연막을 통하여 형성된 게이트 전극과,상기 활성 영역 중 상기 게이트 전극의 제 1 측에, 상단부가 상기 실리콘 기판 표면으로부터 이간(離間)하고, 또한 내측 단부(端部)가 상기 게이트 전극 바로 아래의 채널 영역의 하부에 침입하도록 형성되어 수광 영역을 형성하는 제 1 도전형 확산 영역과,상기 활성 영역 중 상기 게이트 전극의 상기 제 1 측에서, 상기 실리콘 기판 표면에 내측 단부가 상기 게이트 전극의 상기 제 1 측의 측벽면에 정합(整合)하도록 형성되고, 적어도 상기 수광 영역 중 상기 게이트 전극의 상기 제 1 측에 위치하는 부분을 덮도록 형성된 실드층을 형성하는 제 2 도전형 확산 영역과,상기 활성 영역 중 상기 게이트 전극의 제 2 측에 형성되어 부유 확산 영역을 형성하는 제 1 도전형 확산 영역과,상기 활성 영역 중 상기 게이트 전극 바로 아래에서 채널 영역을 형성하는 제 2 도전형 확산 영역으로 이루어지는 반도체 촬상(撮像) 장치로서,상기 채널 영역은,상기 제 2 도전형을 갖고 일단이 상기 실드층에 접하여 형성되며, 타단이 상기 게이트 전극 바로 아래의 영역에 침입하고, 상기 수광 영역 중 상기 채널 영역 의 하부에 침입하는 부분을 덮는 제 1 채널 영역 부분과,상기 제 2 도전형을 갖고 상기 부유 확산 영역에 접하여 형성되는 제 2 채널 영역 부분으로 이루어지고,상기 제 1 채널 영역 부분은 상기 제 2 도전형의 불순물 원소를 상기 실드층보다도 낮은 불순물 농도로 포함하고, 상기 제 2 채널 영역 부분은 상기 불순물 원소를 상기 제 1 채널 영역 부분보다도 낮은 불순물 농도로 포함하는 것을 특징으로 하는 반도체 촬상 장치.
- 제 1 항에 있어서,상기 실드층은 상기 불순물 원소를 상기 게이트 전극의 상기 제 1 측으로 적어도 상기 수광 영역을 덮는 부분에서, 실질적으로 균일한 불순물 농도로 포함하는 것을 특징으로 하는 반도체 촬상 장치.
- 제 1 항에 있어서,상기 제 1 채널 영역 부분 아래에는 상기 수광 영역과의 사이에, 상기 제 2 채널 영역 부분의 불순물 농도와 실질적으로 동등한 불순물 농도의 중간 영역이 형성되는 것을 특징으로 하는 반도체 촬상 장치.
- 제 1 항에 있어서,상기 제 1 채널 영역 부분과 상기 제 2 채널 영역 부분 사이에는, 상기 제 1 및 제 2 영역의 불순물 농도의 중간의 불순물 농도를 갖는 제 3 채널 영역 부분이 형성되는 것을 특징으로 하는 반도체 촬상 장치.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 제 1 및 제 2 채널 영역 부분은 상기 채널 영역 중에, 전체로서 상기 부유 확산 영역을 향해서 경사지는 포텐셜 구배(potential gradient)를 형성하는 것을 특징으로 하는 반도체 촬상 장치.
- 활성 영역을 획성한 실리콘 기판과,상기 실리콘 기판 상에 상기 활성 영역 중 채널 영역에 대응하고, 게이트 절연막을 통하여 형성된 게이트 전극과,상기 활성 영역 중 상기 게이트 전극의 제 1 측에, 상단부가 상기 실리콘 기판 표면으로부터 이간하고, 또한 내측 단부가 상기 게이트 전극 바로 아래의 채널 영역의 하부에 침입하도록 형성되어, 수광 영역을 형성하는 제 1 도전형 확산 영역과,상기 활성 영역 중 상기 게이트 전극의 상기 제 1 측에서, 상기 실리콘 기판 표면에 내측 단부가 상기 게이트 전극의 상기 제 1 측의 측벽면에 정합하도록 형성되어, 적어도 상기 수광 영역 중 상기 게이트 전극의 상기 제 1 측에 위치하는 부분을 덮도록 형성된 실드층을 형성하는 제 2 도전형 확산 영역과,상기 활성 영역 중 상기 게이트 전극의 제 2 측에 형성되어 부유 확산 영역 을 형성하는 제 1 도전형 확산 영역과,상기 활성 영역 중 상기 게이트 전극 바로 아래에서 채널 영역을 형성하는 제 2 도전형 확산 영역으로 이루어지는 반도체 촬상 장치로서,상기 채널 영역은,상기 제 2 도전형을 갖고 일단이 상기 실드층에 접하여 형성되고, 타단이 상기 게이트 전극 바로 아래의 영역에 침입하며, 상기 수광 영역 중 상기 채널 영역의 하부에 침입하는 부분을 덮는 제 1 채널 영역 부분과,상기 제 2 도전형을 갖고 상기 부유 확산 영역에 접하여 형성되는 제 2 채널 영역 부분으로 이루어지고,상기 제 1 채널 영역 부분과 상기 제 2 채널 영역 부분은, 상기 제 1 도전형의 불순물 원소와 상기 제 2 도전형의 불순물 원소를, 상기 제 1 채널 영역에서 상기 제 2 채널 영역보다도 상기 제 2 도전형의 캐리어 농도가 높아지도록 불순물 농도를 포함하는 것을 특징으로 하는 반도체 촬상 장치.
- 제 6 항에 있어서,상기 수광 영역의 하단은 상기 활성 영역을 획성하는 소자 분리 구조의 하단을 초과하는 깊이로 형성되어 있는 것을 특징으로 하는 반도체 촬상 장치.
- 반도체 촬상 장치의 제조 방법으로서,실리콘 기판 상에 획성된 활성 영역 중에 제 1 도전형의 불순물 원소를 도입 하고, 상기 실리콘 기판의 표면에 제 1 도전형의 제 1 확산 영역을 상기 활성 영역의 전체 면에 걸쳐, 제 1 깊이 및 제 1 불순물 농도로 형성하는 공정과,상기 활성 영역 중 상기 제 1 확산 영역의 제 1 부분을 제 1 마스크 패턴에 의해 덮고, 상기 제 1 부분에 인접하는 제 2 부분에 상기 제 1 확산 영역에 중첩하여, 제 2 도전형의 불순물 원소를 상기 제 1 마스크 패턴을 마스크로 사용하여 상기 제 1 깊이보다도 깊은 제 2 깊이로 도입하고, 제 2 도전형의 수광 영역을 상기 제 1 확산 영역의 아래에 형성하는 공정과,상기 활성 영역 중 상기 수광 영역에 중첩하고, 제 1 도전형의 불순물 원소를 상기 제 1 마스크 패턴을 사용하여, 상기 제 1 깊이 또는 그보다도 얕은 깊이로 도입하고, 상기 수광 영역 상에 상기 제 1 도전형의 제 2 확산 영역을, 상기 제 2 확산 영역이 상기 제 1 도전형의 불순물 원소를 상기 제 1 확산 영역보다도 높은 제 2 불순물 농도로 포함하도록 형성하는 공정과,상기 실리콘 기판 상에 상기 제 1 확산 영역과 상기 제 2 확산 영역의 경계를 덮도록, 게이트 전극을 게이트 절연막을 통하여 형성하는 공정과,상기 활성 영역 중에 상기 게이트 전극 및 상기 활성 영역 중 상기 게이트 전극에 대하여 상기 수광 영역과 반대측의 부분을 덮는 제 2 마스크 패턴을 마스크로 제 1 도전형의 불순물 원소를 도입하고, 상기 제 2 확산 영역의 표면에 상기 제 1 도전형의 확산 영역으로 이루어지는 실드층을, 상기 실드층이 상기 제 1 도전형의 불순물 원소를 상기 제 2 불순물 농도보다도 높은 제 3 불순물 농도로 포함하도록 형성하는 공정과,상기 활성 영역 중에 상기 게이트 전극 및 상기 활성 영역 중 상기 게이트 전극에 대하여 상기 수광 영역 측의 부분을 덮는 제 3 마스크 패턴을 마스크로 제 2 도전형의 불순물 원소를 도입하여, 제 2 도전형의 부유 확산 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 촬상 장치의 제조 방법.
- 제 8 항에 있어서,상기 제 2 확산 영역을 형성하는 공정은 상기 제 1 도전형의 불순물 원소를 이온 주입에 의해, 상기 실리콘 기판의 표면에 대하여 비스듬히 방향을 바꾸어서 복수회 주입하는 공정을 포함하는 것을 특징으로 하는 반도체 촬상 장치의 제조 방법.
- 반도체 촬상 장치의 제조 방법으로서,실리콘 기판 상에 소자 분리 영역으로 획성된 활성 영역 중에, 제 1 도전형의 불순물 원소를 상기 소자 분리 영역의 하단보다도 깊은 제 1 깊이로 도입하여 제 1 도전형의 제 1 확산 영역을 형성하는 공정과,상기 활성 영역 중에 제 2 도전형의 불순물 원소를 제 2의 더 얕은 깊이로 형성하고, 상기 제 1 확산 영역의 표면에 제 2 도전형의 제 2 확산 영역을 형성하는 공정과,상기 활성 영역 상에 상기 촬상 소자의 수광 영역에 대응하여, 상기 수광 영역의 형성 부분에 대응하는 제 1 영역을 덮는 제 1 마스크 패턴을 형성하며, 상기 제 1 마스크 패턴을 마스크로 사용하여, 상기 활성 영역 중 상기 소자 분리 영역의 하단보다도 깊은, 그러나 상기 제 1 확산 영역의 하단을 초과하지 않는 깊이로 제 2 도전형의 불순물 원소를 도입하고, 상기 제 1 확산 영역 중에 상기 제 2 도전형을 갖고 상기 수광 영역을 획성하는 웰(well)을 형성하는 공정과,상기 제 1 마스크 패턴을 마스크로 사용하고, 상기 활성 영역 중 상기 제 2 깊이로 제 1 도전형의 불순물 원소를 도입하고, 상기 제 1 확산 영역 중 상기 제 1 마스크 패턴으로 덮여있지 않은 부분에 상기 제 2 도전형을 갖지만, 상기 제 1 영역보다도 캐리어 농도가 낮은 제 2 영역을 형성하는 공정과,상기 실리콘 기판 상에 상기 제 1 및 제 2 부분의 경계의 일부를 덮도록, 게이트 전극을 게이트 절연막을 통하여 형성하는 공정과,상기 활성 영역 중 상기 게이트 전극에 대하여 상기 수광 영역과 반대측의 부분을 제 3 마스크 패턴으로 덮고, 상기 게이트 전극 및 상기 제 3 마스크 패턴을 마스크로 사용하여, 제 2 불순물 원소를 상기 제 2 확산 영역에 중첩해서 상기 제 1 깊이로 도입하고, 상기 제 2 도전형을 갖고 상기 제 1 부분보다도 캐리어 농도가 높은 실드층을 형성하는 공정과,상기 활성 영역 중 상기 수광 영역과 반대측의 영역에 상기 제 1 도전형의 불순물 원소를 도입하고, 상기 제 1 도전형의 부유 확산 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 촬상 장치의 제조 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8653570B2 (en) | 2009-04-10 | 2014-02-18 | Sharp Kabushiki Kaisha | Solid-state image capturing element and driving method for the same, method for manufacturing solid-state image capturing element, and electronic information device |
Families Citing this family (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070001100A1 (en) * | 2005-06-30 | 2007-01-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Light reflection for backside illuminated sensor |
| JP4764682B2 (ja) * | 2005-09-07 | 2011-09-07 | パナソニック株式会社 | 固体撮像装置の製造方法 |
| KR100871714B1 (ko) * | 2005-12-05 | 2008-12-05 | 한국전자통신연구원 | 트랜스퍼 트랜지스터 및 이를 구비한 저잡음 이미지 센서 |
| US7638852B2 (en) | 2006-05-09 | 2009-12-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of making wafer structure for backside illuminated color image sensor |
| US8704277B2 (en) * | 2006-05-09 | 2014-04-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Spectrally efficient photodiode for backside illuminated sensor |
| US7791170B2 (en) | 2006-07-10 | 2010-09-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of making a deep junction for electrical crosstalk reduction of an image sensor |
| US7795655B2 (en) * | 2006-10-04 | 2010-09-14 | Sony Corporation | Solid-state imaging device and electronic device |
| JP5584982B2 (ja) | 2009-02-09 | 2014-09-10 | ソニー株式会社 | 固体撮像素子およびカメラシステム |
| US7999342B2 (en) | 2007-09-24 | 2011-08-16 | Taiwan Semiconductor Manufacturing Company, Ltd | Image sensor element for backside-illuminated sensor |
| FR2924532B1 (fr) | 2007-11-30 | 2009-12-18 | E2V Semiconductors | Capteur d'image a pixel a quatre ou cinq transistors avec reduction de bruit de reinitialisation |
| KR100959435B1 (ko) * | 2007-12-26 | 2010-05-25 | 주식회사 동부하이텍 | 이미지 센서 및 그 제조방법 |
| KR100997326B1 (ko) * | 2007-12-27 | 2010-11-29 | 주식회사 동부하이텍 | 이미지 센서 및 그 제조방법 |
| WO2011004708A1 (ja) * | 2009-07-10 | 2011-01-13 | 株式会社島津製作所 | 固体撮像素子 |
| JP5531580B2 (ja) * | 2009-11-25 | 2014-06-25 | ソニー株式会社 | 固体撮像装置、および、その製造方法、電子機器 |
| US9153621B2 (en) | 2010-01-12 | 2015-10-06 | Himax Imaging, Inc. | Process of forming a back side illumination image sensor |
| US8237207B2 (en) * | 2010-01-12 | 2012-08-07 | Himax Imaging, Inc. | Back side illumination image sensor and a process thereof |
| JP5651982B2 (ja) * | 2010-03-31 | 2015-01-14 | ソニー株式会社 | 固体撮像装置、固体撮像装置の製造方法、及び電子機器 |
| JP5489855B2 (ja) * | 2010-05-14 | 2014-05-14 | キヤノン株式会社 | 固体撮像装置の製造方法 |
| US8487350B2 (en) * | 2010-08-20 | 2013-07-16 | Omnivision Technologies, Inc. | Entrenched transfer gate |
| CN102387316B (zh) * | 2010-08-31 | 2014-11-05 | 比亚迪股份有限公司 | 一种高动态范围的像素单元及图像传感器 |
| JP5818452B2 (ja) * | 2011-02-09 | 2015-11-18 | キヤノン株式会社 | 固体撮像装置 |
| JP2013016675A (ja) * | 2011-07-05 | 2013-01-24 | Sony Corp | 固体撮像装置、電子機器、及び、固体撮像装置の製造方法 |
| US8853783B2 (en) * | 2012-01-19 | 2014-10-07 | Globalfoundries Singapore Pte. Ltd. | ESD protection circuit |
| FR2986906B1 (fr) * | 2012-02-15 | 2015-06-19 | New Imaging Technologies Sas | Structure de pixel actif a transfert de charge ameliore |
| JP5458135B2 (ja) | 2012-03-28 | 2014-04-02 | シャープ株式会社 | 固体撮像素子の製造方法 |
| US8872301B2 (en) * | 2012-04-24 | 2014-10-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dual profile shallow trench isolation apparatus and system |
| US9287319B2 (en) * | 2012-11-16 | 2016-03-15 | Sri International | CMOS multi-pinned (MP) pixel |
| GB2516971A (en) * | 2013-08-09 | 2015-02-11 | St Microelectronics Res & Dev | A Pixel |
| US9748290B2 (en) * | 2014-02-03 | 2017-08-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Mechanisms for forming image sensor with lateral doping gradient |
| CN104505394B (zh) * | 2014-12-10 | 2019-02-01 | 中国科学院半导体研究所 | 兼容测距的cmos图像传感器像素单元及其制作方法 |
| JP6668600B2 (ja) * | 2015-03-19 | 2020-03-18 | セイコーエプソン株式会社 | 固体撮像素子及びその製造方法 |
| JP6609948B2 (ja) * | 2015-03-19 | 2019-11-27 | セイコーエプソン株式会社 | 固体撮像素子及びその製造方法 |
| JP2016178145A (ja) * | 2015-03-19 | 2016-10-06 | セイコーエプソン株式会社 | 固体撮像素子及びその製造方法 |
| JP6623594B2 (ja) * | 2015-07-22 | 2019-12-25 | セイコーエプソン株式会社 | 固体撮像素子及びその製造方法 |
| CN108419031B (zh) * | 2018-03-08 | 2020-12-29 | 京东方科技集团股份有限公司 | 像素电路及其驱动方法和图像传感器 |
| CN110544701A (zh) * | 2019-08-30 | 2019-12-06 | 德淮半导体有限公司 | 半导体结构及其形成方法 |
| KR20220108477A (ko) * | 2021-01-27 | 2022-08-03 | 삼성전자주식회사 | 반도체 장치 및 이를 포함하는 이미지 센서 |
| KR20220152457A (ko) | 2021-05-07 | 2022-11-16 | 삼성전자주식회사 | 이미지 센서 및 그 동작 방법 |
| CN115911072B (zh) * | 2023-01-04 | 2023-05-26 | 湖北江城芯片中试服务有限公司 | 半导体器件及其制作方法以及cmos图像传感器 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5268587A (en) * | 1989-03-20 | 1993-12-07 | Hitachi, Ltd. | Semiconductor integrated circuit device including a dielectric breakdown prevention circuit |
| JP3125303B2 (ja) * | 1990-11-26 | 2001-01-15 | 日本電気株式会社 | 固体撮像素子 |
| KR100192954B1 (ko) * | 1996-07-18 | 1999-06-15 | 김광호 | 수직형 전달게이트를 가지는 전하결합형 고체촬상소자 및 그 제조방법 |
| JP3176300B2 (ja) * | 1997-01-09 | 2001-06-11 | 山形日本電気株式会社 | 固体撮像装置及びその製造方法 |
| US6023081A (en) * | 1997-11-14 | 2000-02-08 | Motorola, Inc. | Semiconductor image sensor |
| JPH11274450A (ja) * | 1998-03-19 | 1999-10-08 | Toshiba Corp | 固体撮像装置 |
| JP3403061B2 (ja) | 1998-03-31 | 2003-05-06 | 株式会社東芝 | 固体撮像装置 |
| US6690423B1 (en) * | 1998-03-19 | 2004-02-10 | Kabushiki Kaisha Toshiba | Solid-state image pickup apparatus |
| JP2000091551A (ja) | 1998-09-11 | 2000-03-31 | Toshiba Corp | 固体撮像装置およびその製造方法 |
| JP4284752B2 (ja) * | 1999-05-31 | 2009-06-24 | ソニー株式会社 | 固体撮像素子 |
| JP3934827B2 (ja) * | 1999-06-30 | 2007-06-20 | 株式会社東芝 | 固体撮像装置 |
| KR100436060B1 (ko) * | 2001-12-07 | 2004-06-12 | 주식회사 하이닉스반도체 | 전하운송효율을 높인 시모스 이미지센서 |
| JP3635279B2 (ja) * | 2003-02-21 | 2005-04-06 | 松下電器産業株式会社 | 固体撮像装置およびその製造方法およびインターライン転送型ｃｃｄイメージセンサ |
| US6921934B2 (en) * | 2003-03-28 | 2005-07-26 | Micron Technology, Inc. | Double pinned photodiode for CMOS APS and method of formation |
| US7148528B2 (en) * | 2003-07-02 | 2006-12-12 | Micron Technology, Inc. | Pinned photodiode structure and method of formation |
| JP4758061B2 (ja) * | 2003-10-16 | 2011-08-24 | パナソニック株式会社 | 固体撮像装置およびその製造方法 |
| US7271430B2 (en) * | 2004-06-04 | 2007-09-18 | Samsung Electronics Co., Ltd. | Image sensors for reducing dark current and methods of fabricating the same |
| US7666703B2 (en) * | 2005-01-14 | 2010-02-23 | Omnivision Technologies, Inc. | Image sensor pixel having a lateral doping profile formed with indium doping |
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Cited By (1)
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