CN115911072B - 半导体器件及其制作方法以及cmos图像传感器 - Google Patents

Abstract

本公开实施例公开了一种半导体器件及其制作方法，所述半导体器件包括：半导体层；第一二极管，位于所述半导体层中；所述第一二极管包括第一掺杂区和第二掺杂区，所述第二掺杂区位于所述第一掺杂区之上；隔离结构，位于所述半导体层中，位于所述第一二极管的一侧；浮置区，位于所述半导体层中，且位于所述隔离结构上；所述浮置区的掺杂类型与所述第一掺杂区相同；缓冲区，位于所述浮置区与所述隔离结构之间，所述缓冲区的掺杂类型与所述浮置区的掺杂类型相反；其中，所述浮置区与所述第一掺杂区电隔离。

Description

半导体器件及其制作方法以及CMOS图像传感器

技术领域

本公开实施例涉及半导体技术领域，尤其涉及一种半导体器件及其制作方法以及一种CMOS图像传感器。

背景技术

随着消费电子产品的不断发展，由于CMOS图像传感器的应用，新一代图像系统的开发研制得到了极大的发展，并且随着经济规模的形成，其生产成本也得到降低。CMOS图像传感器超过CCD（电荷耦合器件）图像传感器的水平，同时能保持体积小、重量轻、功耗低、集成度高、价位低等优点，CMOS图像传感器在系统集成上有更好的应用。

目前，系统级应用对于CMOS图像传感器像素单元的需求越来越小，同时图像传感器对于图像的动态范围，信噪比需求也在不断提升，而这两个关键指标的共同影响因子是图像传感器的满阱容量，因此在小尺寸CMOS图像传感器像器件制造工艺中提升满阱容量成为现在小尺寸图像传感器性能提升的瓶颈。如何提高小尺寸图像传感器的满阱容量成为亟待解决的问题。

发明内容

根据本公开实施例的第一方面，提供一种半导体器件，包括：

半导体层；

第一二极管，位于所述半导体层中；所述第一二极管包括第一掺杂区和第二掺杂区，所述第二掺杂区位于所述第一掺杂区之上；

隔离结构，位于所述半导体层中，位于所述第一二极管的一侧；

浮置区，位于所述半导体层中，且位于所述隔离结构上；所述浮置区的掺杂类型与所述第一掺杂区相同；

缓冲区，位于所述浮置区与所述隔离结构之间，所述缓冲区的掺杂类型与所述浮置区的掺杂类型相反；其中，所述浮置区与所述第一掺杂区电隔离。

根据本公开实施例的第二方面，提供一种CMOS图像传感器，包括：所述半导体器件。

根据本公开实施例的第三方面，提供一种半导体器件的制作方法，包括：

提供半导体层；

对所述半导体层进行第一掺杂以形成隔离结构；

对隔离结构一侧的所述半导体层进行第二掺杂，以形成第一掺杂区；

对所述第一掺杂区上的所述半导体层进行第三掺杂，以形成第二掺杂区；其中，所述第一掺杂区和所述第二掺杂区构成第一二极管；

对所述隔离结构上的所述半导体层进行第四掺杂以形成缓冲区；

对所述缓冲区上的所述半导体层进行第五掺杂以形成浮置区；

其中，所述浮置区的掺杂类型与所述缓冲区的掺杂类型相反，所述浮置区的掺杂类型与所述第一掺杂区的掺杂类型相同，所述浮置区与所述第一掺杂区电隔离。

本公开实施例，一方面通过在浮置区与隔离结构之间设置缓冲区，缓冲区与浮置区的掺杂类型相反，并且浮置区与第一二极管的第一掺杂区电隔离，来增加第一掺杂区与浮置区的势垒，减少第二掺杂区与浮置区之间的间距，为半导体器件向更小尺寸缩进提供更多的空间，在增加半导体器件集成度的同时，还可减少半导体器件中的漏电流，提高浮置区的电场强度，从而提高满阱容量，提高半导体器件的动态范围和信噪比。另一方面，同等程度的满阱容量增益的前提下，本公开实施例可通过缩小第二掺杂区与浮置区之间的间距来完成，无需增加各个区域的离子注入浓度，避免增加离子注入带来的半导体器件噪声恶化的情形。

附图说明

图1a是根据一示例性实施例示出的一种半导体器件的制作方法示意图一；

图1b是根据一示例性实施例示出的一种半导体器件的制作方法示意图二；

图1c是根据一示例性实施例示出的一种半导体器件的制作方法示意图三；

图1d是根据一示例性实施例示出的一种半导体器件的制作方法示意图四；

图1e是根据一示例性实施例示出的一种半导体器件的制作方法示意图五；

图1f是根据一示例性实施例示出的一种半导体器件的制作方法示意图六；

图1g是根据一示例性实施例示出的一种半导体器件的制作方法示意图七；

图1h是根据一示例性实施例示出的一种半导体器件的制作方法示意图八；

图1i是根据一示例性实施例示出的一种半导体器件的制作方法示意图九；

图2是根据一示例性实施例示出的一种半导体器件漏电测试曲线图；

图3a是根据本公开实施例示出的一种半导体器件的示意图一；

图3b是根据本公开实施例示出的一种半导体器件的示意图二；

图4是根据本公开实施例示出的一种半导体器件漏电测试曲线图；

图5是根据本公开实施例示出的另外一种半导体器件的示意图；

图6是根据本公开实施例示出的一种半导体器件的制作方法流程示意图；

图7a是根据本公开实施例示出的一种半导体器件的制作方法的示意图一；

图7b是根据本公开实施例示出的一种半导体器件的制作方法的示意图二；

图7c是根据本公开实施例示出的一种半导体器件的制作方法的示意图三；

图8a是根据本公开实施例示出的另一种半导体器件的制作方法的示意图一；

图8b是根据本公开实施例示出的另一种半导体器件的制作方法的示意图二；

图8c是根据本公开实施例示出的另一种半导体器件的制作方法的示意图三；

图8d是根据本公开实施例示出的另一种半导体器件的制作方法的示意图四。

具体实施方式

以下结合说明书附图及具体实施例对本公开的技术方案做进一步的详细阐述。

在本公开实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不用于描述特定的顺序或先后次序。

在本公开实施例中，术语“A与B接触”包含A与B直接接触的情形，或者A、B两者之间还间插有其它部件而A间接地与B接触的情形。

在本公开实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。并且，层可以包括多个子层。

可以理解的是，本公开中的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层（即直接在某物上）的含义，而且还包括“在”某物“上”且其间有居间特征或层的含义。

需要说明的是，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其它实施方式。

CMOS图像传感器包括有光电二极管，CMOS图像传感器的像素单元包括一个或者多个光电二极管。光子照射像素单元的表面上，一些光子被光电二极管吸收转换成电子，这些电荷在像素势阱中积蓄。但是当电荷积累到一定程度值，就会达到积累上限，光电二极管不再进行光电转换，这里可以将光电二极管积累的最大电子数量定义为像素的饱和电子容量。当达到像素饱和时，光电二极管中已经达到最大的电子容量，多余的电子将会逸出，CMOS图像传感器此时的输出数字信号就称为饱和输出。饱和输出值结合总体的系统增益，可计算出CMOS图像传感器的满阱容量。满阱容量可以用来表征CMOS传感器一个像素承载光子转变为电子的数量，满阱容量越大，承载、接受的电子量越多，图像传感器的动态范围越大，电讯号越强，信噪比越高，图像质量也就越好。在CMOS图像传感器的尺寸越做越小的情况下，如何提高满阱容量成为亟待解决的问题。

本公开的一示例性实施例提供一种用于CMOS图像传感器的半导体器件的制作方法，该制作方法包括以下步骤：

步骤一：参照图1a所示，在半导体层100上形成介电层110，用以保护半导体层100不被后续的蚀刻等制程损伤。

示例性的，半导体层100的组成材料可包括：单质半导体材料(例如硅、锗)、Ⅲ-Ⅴ族化合物半导体材料、Ⅱ-Ⅵ族化合物半导体材料、有机半导体材料或者本领域已知的其他半导体材料。介电层110的组成材料可包括氧化硅、氮化硅或者氮氧化硅等。半导体层100可以是衬底（或者，裸晶圆），也可以是包括半导体材料的外延层，也可以是经过晶圆减薄工艺去除衬底后留下的外延层。例如，图1a中的半导体层100可以是多晶硅或者单晶硅，也可以对半导体层100进行掺杂。形成介电层110的工艺包括：低温化学气相沉积、低压化学气相沉积、快速热化学气相沉积、原子层沉积或者等离子体增强化学气相沉积等工艺。在一些具体示例中，可以利用热氧化法，直接氧化半导体层100表面，将半导体层100的一部分氧化形成氧化硅。

步骤二：参照图1b所示，以显影之后的第一光刻胶131为掺杂掩膜，对半导体层100进行离子注入，在半导体层100中形成隔离结构140（或者，隔离区）。第一光刻胶131在z方向上的厚度为3μm至4μm，隔离结构140在x方向上的关键尺寸为0.18μm至0.3μm。隔离结构140的掺杂类型可以是P型，掺杂元素可包括硼、铟等三价元素。隔离结构140可以有多个，本公开对隔离结构140的数量不作限制。隔离结构140的掺杂类型也可以是N型掺杂，掺杂元素可包括磷、砷等五价元素。

步骤三：参照图1c所示，去除第一光刻胶131之后，再以第二光刻胶132为掺杂掩膜，对两个隔离结构140之间的半导体层100进行离子注入，在半导体层100中形成第一掺杂区151，第一掺杂区151在x方向上的特征尺寸为0.6μm至2μm；在第一掺杂区151上形成第二掺杂区152，第二掺杂区152的掺杂类型与第一掺杂区151的类型相反。第一掺杂区151第二掺杂区152接触构成二极管，接受光子后将光子转变为电子，完成光信号由电信号的转变。

步骤四：参照图1d所示，以第三光刻胶133为掺杂掩膜，对隔离结构140上的半导体层100进行离子注入，形成第一子区161，第三光刻胶133的厚度为0.4μm至0.8μm，第一子区161在x方向上的特征尺寸为0.18μm至0.3μm。

步骤五：参照图1e所示，在介电层110上方形成第一控制栅171。

示例性的，第一控制栅171的组成材料可包括：金、银、铜、镍、钛、钨或者多晶硅等导电材料。

步骤六：参照图1f所示，以覆盖第一控制栅171的第四光刻胶134为掺杂掩膜，对第一子区161上的半导体层100进行离子注入，以形成第二子区162，第四光刻胶134的厚度为0.4μm至0.8μm。第一子区161与第二子区162的掺杂类型相同，第一子区161与第二子区162构成浮置区160。浮置区160的掺杂类型与第一掺杂区151的掺杂类型相同，浮置区160的掺杂类型与隔离结构140的掺杂类型相反。浮置区160与第一掺杂区151不直接接触以形成电隔离，减少浮置区160与第一掺杂区151直接接触引起的漏电现象。第二子区162的特征尺寸可小于或者等于第一子区161的特征尺寸。

示例性的，第一掺杂区151、浮置区160可以为N型掺杂，第二掺杂区152、隔离结构140可以为P型掺杂。或者，第一掺杂区151、浮置区160可以为P型掺杂，第二掺杂区152、隔离结构140为N型掺杂。

在一些实施例中，去除第四光刻胶134之后形成如图1g所示的半导体器件，半导体器件可用于制作CMOS图像传感器。第一掺杂区151可作为CMOS晶体管的源极，浮置区160可作为漏极，而第二掺杂区152可作为沟道，第一控制栅171至少覆盖浮置区160与第二掺杂区152之间的区域，介电层110作为栅介电层。

在一些实施例中，参照图1h所示，可分别在第一控制栅171和浮置区160上形成导电插塞210a和导电插塞210b，导电插塞210a用于对第一控制栅171施加导通电压，使得作为沟道的第二掺杂区152导通，使第一掺杂区151中接收光子转变来的电子通过沟道区流向浮置区160，导电插塞210b再将电信号引出，与外部其他电路进行电信号交互。浮置区160的第二子区162的掺杂浓度大于第一子区161的掺杂浓度，具有较大的掺杂浓度可以降低浮置区160与导电插塞210b的接触电阻。

示例性的，导电插塞210a和导电插塞210b的组成材料可包括：金、银、铜、镍、钛或者钨等导电材料。

在一些实施例中，可在执行图1c所示的步骤时，在隔离结构140相对第一掺杂区151的一侧形成第三掺杂区181，在隔离结构140相对第二掺杂区152的另一侧形成第四掺杂区182，第三掺杂区181与第四掺杂区182构成第二二极管180，第三掺杂区181与第一掺杂区151的掺杂类型相同。结合图1i所示，该实施例中形成的第二二极管180位于隔离结构140相对第一二极管150的另一侧，浮置区160位于隔离结构140之上，且位于两个二极管之间。此时，当图1i中的第一控制栅171和第二控制栅172同时施加导通电压时，浮置区160接收两个二极管传来的电流。

在图1h中，第二掺杂区152与第一掺杂区151构成第一二极管150，第二掺杂区152与第一掺杂区151重合接触的区域是第一二极管150产生光电效应的有效区域，该有效区域可称为有源区，有源区的面积越大其满阱容量越大，接受的电子量越多，电讯号越强，信噪比越高，CMOS图像传感器的性能越好。第二掺杂区152与浮置区160在x方向上的间距记为D1，D1越小则第一二极管150的有源区面积越大，满阱容量也越大。示例性的，图1h中的D1值可以是第二掺杂区152与浮置区160之间的两条虚线在x方向上的间距。

在一些具体实施例中，可以通过减小D1，在减小第一二极管150尺寸提高器件集成度的同时，也可提高满阱容量。例如可利用图1c所示的第二光刻胶132上的图形在x方向上关键尺寸来增大第二掺杂区152的尺寸，以减小D1，并且还可增加第一掺杂区151以及第二掺杂区152的离子注入浓度来提高满阱容量。

图2示出了不同D1值的半导体器件在相同测试条件下的漏电曲线图。横坐标为导电插塞210a施加的电压，纵坐标为导电插塞210b检测的电压。图2中示出了D1分别为0.02μm、0.04μm、0.06μm、0.08μm以及0.1μm时的漏电流曲线图。结合图2所示的图1h中半导体器件的漏电流测试曲线图。在各个掺杂区域掺杂浓度等条件一定的情况下，导电插塞210a施加电压（横坐标值）相同时，D1越小则导电插塞210b检测到的电压越高（纵坐标值），第一掺杂区151通过第二掺杂区152向浮置区160的漏电流越大。

在图1h中，当D1增大到0.1μm时，其漏电流曲线在其他曲线之下，此时的半导体器件具有较好的抑制漏电流特性，但是会减少第一二极管150的有源区面积，降低满阱容量。需要指出的是，该漏电流是在第一控制栅171未施加导通电压时产生的，也即横坐标的值小于第一控制栅171的导通电压。漏电流的产生会加大尖端放电导致浮置区160等结构被击穿的风险。另一方面，当第一控制栅171施加导通电压后，因为漏电流现象的产生，会使得浮置区160接收的电信号强度不够，使得最终的成像质量降低。

为此，参照图3a所示，本公开实施例提出一种半导体器件，该半导体器件包括：

半导体层100；

第一二极管150，位于半导体层100中；第一二极管150包括第一掺杂区151和第二掺杂区152，第二掺杂区152位于第一掺杂区151之上；

隔离结构140，位于半导体层100，位于第一二极管150的一侧；

浮置区160，位于半导体层100中，且位于隔离结构140上；浮置区160的掺杂类型与第一掺杂区151相同；

缓冲区190，位于浮置区160与隔离结构140之间，缓冲区190的掺杂类型与浮置区160的掺杂类型相反；其中，浮置区160与第一掺杂区151电隔离。

第一掺杂区151与第二掺杂区152构成PN结，掺杂类型相反。第一二级管吸收光子后，利用PN结的光电效应产生电子，从而完成光信号到电信号的转换。本公开实施例中的第一二极管150、隔离结构140、浮置区160以及缓冲区190可采用对半导体层100进行不同类型的掺杂形成。

示例性的，第一掺杂区151、浮置区160的掺杂类型相同，可以为N型掺杂；第二掺杂区152、隔离结构140以及缓冲区190的掺杂类型相同，可以为P型掺杂。或者，第一掺杂区151、浮置区160的掺杂类型相同，可以为P型掺杂；第二掺杂区152、隔离结构140以及缓冲区190的掺杂类型相同，为N型掺杂。

在一些实施例中，参照图3a所示，半导体器件可能包括多个隔离结构140，不同的隔离结构140可以存在不同的高度。例如，z方向上，位于缓冲区190正下方的隔离结构140的顶表面，可比其他未设置缓冲区190的隔离结构140的顶表面要低，以便给浮置区160以及缓冲区190留出更多的设置空间。未设置缓冲区190或者浮置区160的隔离结构140的顶表面可高于第二掺杂区152的顶表面，也可与介电层110接触，以实现更好的电隔离作用。在另外一些实施例中，对隔离结构140顶部进行离子注入以形成缓冲区190和浮置区160时，可能会对隔离结构140顶部的一部分区域进行离子注入，使得隔离结构140顶部的一部分区域被缓冲区190覆盖，以此优化缓冲区190与隔离结构140的接触，减少缓冲区190与隔离结构140的缝隙，减少漏电流。

在一些实施例中，隔离结构140在x方向上的特征尺寸为0.18μm至0.3μm，第一掺杂区151和第二掺杂区152在x方向上的特征尺寸为0.6μm至2μm，浮置区160在x方向上的特征尺寸为0.18μm至0.3μm，缓冲区190在x方向上的特征尺寸为0.18μm至0.3μm。缓冲区190在x方向上的特征尺寸可大于或者等于浮置区160在x方向上的特征尺寸，以此来减少第一掺杂区151与浮置区160之间的漏电。在一些具体的示例中，可通过调节第二掺杂区152或者第一掺杂区151的特征尺寸来调节第一二极管150的有源区，来调节满阱容量。例如，图3a所示的，在x方向上，第一掺杂区151的特征尺寸可等于相邻两个隔离结构140的距离，可增大第二掺杂区152的特征尺寸来增大满阱容量，也可减小第二掺杂区152的特征尺寸来减小满阱容量。

在一些实施例中，参照图3a所示，半导体器件还包括位于半导体层100上的第一控制栅171，第一控制栅171与半导体层100之间设置有介电层110。第一掺杂区151可作为CMOS晶体管的源极，浮置区160可作为漏极，而第二掺杂区152可作为沟道，第一控制栅171至少覆盖浮置区160与第二掺杂区152之间的区域，介电层110作为栅介电层110。

在一些实施例中，参照图3b所示，半导体器件还包括耦接第一控制栅171的导电插塞210a，以及耦接浮置区160的导电插塞210b。导电插塞210a用于对第一控制栅171施加控制电压，使得作为沟道区第二掺杂区152导通，使第一掺杂区151中接收光子转变来的电子通过沟道区流向浮置区160，导电插塞210b再将电信号引出，与外部其他电路进行电信号交互。

在一些实施例中，继续参照图3b所示，在隔离结构140与第二掺杂区152之间设置有浅槽隔离，浅槽隔离的组成材料可包括：氧化硅、氮化硅、氮氧化硅或者氧化铝等绝缘材料。在图3b中，第二掺杂区152与浮置区160在x方向上的间距记为D2，此处D2的表征含义与图1h中的D1相同，这里用D2以便于对比。可以理解的是，D2越小则第一二极管150的有源区面积越大，其满阱容量也越大。在一些具体实施例中，可通过减小D2，在减小第一二极管150尺寸提高器件集成度的同时，也可提高满阱容量，并且还可增加第一掺杂区151以及第二掺杂区152的离子注入浓度来提高满阱容量。

图4示出了图3b中半导体器件的漏电流测试曲线图，测试条件与图2相同。结合图4所示，在各个掺杂区域掺杂浓度等条件与图1h中所示的半导体器件相同的情况下，本公开实施例的D2越小，第一掺杂区151通过第二掺杂区152向浮置区160的漏电流越小。不同于图2中所示的D1越大，半导体器件的抑制漏电流特性越好，本公开实施例D2越小，半导体器件的抑制漏电流特性越好，在减小半导体器件尺寸以提高集成度的同时，还可提高满阱容量。其中，当D2减小到0.02μm时，其漏电流曲线在其他曲线之下，此时的半导体器件具有较好的抑制漏电流特性。

相较于图1g所示的未设置缓冲区190的方案，本公开实施例在浮置区160与隔离区之间增加缓冲区190，缓冲区190与浮置区160以及第一掺杂区151的掺杂类型不同，缓冲区190的设置增加了第一掺杂区151与浮置区160之间的势垒。并且，当第二掺杂区152与浮置区160存在间距D2时，由于分别位于该间距区域两侧的第一掺杂区151与缓冲区190的掺杂类型相同，D2越小，势垒越高，则第一掺杂区151流向浮置区160的漏电流越小，提高第一二极管150的满阱容量。

本公开实施例中，浮置区160与第一掺杂区151电隔离，即浮置区160与第一掺杂区151不直接接触，如图3a中所示的，在浮置区160与隔离结构140之间设置缓冲区190，浮置区160的底表面的高度高于第一掺杂区151的顶表面高度，以减少在第一控制栅171未施加导通电流时的漏电流。

在一些实施例中，在半导体层100上不设置第一控制栅171，浮置区160与第一掺杂区151接触或者间距很小，此时该半导体器件可不包括CMOS晶体管结构，浮置区160直接将第一二极管150产生的电流导出，通过导电插塞210b与外部的CMOS晶体管结构耦接，再运用于CMOS图像传感器中。

本公开实施例在浮置区160与隔离结构140之间设置缓冲区190，将第二掺杂区152与浮置区160之间的间距减小，可为半导体器件向更小尺寸缩进提供更多的空间，在增加半导体器件集成度的同时，还可减少半导体器件中的漏电流，提高浮置区160的电场强度，从而提高满阱容量，提高半导体器件的动态范围和信噪比。另一方面，同等程度的满阱容量增益的前提下，本公开实施例可通过缩小第二掺杂区152与浮置区160之间的间距来完成，无需增加各个区域的离子注入浓度，避免增加离子注入带来的半导体器件噪声恶化的情形。

在一些实施例中，参照图5所示，该半导体器件还包括：

第二二极管180，位于半导体层100中，第二二极管180包括第三掺杂区181和第四掺杂区182，第四掺杂区182位于所述第三掺杂区181上；隔离结构140位于第三掺杂区181和第一掺杂区151之间；浮置区160位于第一掺杂区151和第三掺杂区181之间，缓冲区190位于第一掺杂区151和第三掺杂区181之间；第三掺杂区181的掺杂类型与第一掺杂区151的掺杂类型相同，浮置区160与第三掺杂区181电隔离。

具体的，该半导体器件还包括第二控制栅172，第二控制栅172至少覆盖浮置区160与第四掺杂区182之间的部分区域。第二二极管180位于隔离结构140相对远离第一二极管150的另一侧，第一二极管150和第二二极管180之间的隔离结构140用于防止两个二级管之间的相互漏电。

第一二极管150与第二二极管180共用一个浮置区160，当第一控制栅171以及第二控制栅172同时施加导通电压时，浮置区160接收两个二极管传来的电流。或者，当只有其中的第一控制栅171施加导通电压，浮置区160仅接收第一二极管150传来的电流，此时两个二极管之间的隔离结构140电隔离两个二极管，以实现单个二极管的单独操作。

本公开实施例设置两个二极管共用一个浮置区160和缓冲区190，可减少浮置区160以及缓冲区190的设置，利于提高半导体器件的集成度，降低制作成本。

在一些实施例中，浮置区160的底表面高于所述第一掺杂区151的顶表面，所述浮置区160的底表面高于所述第三掺杂区181的顶表面。

结合图5所示，在z方向上，浮置区160位于隔离结构140之上，浮置区160的底表面高于第一掺杂区151的顶表面，且高于第三掺杂区181的顶表面，使浮置区160与第一掺杂区151和第三掺杂区181不直接接触以形成电隔离，减少漏电。

在一些实施例中，浮置区160包括第一子区161和第二子区162，第二子区162位于第一子区161上，第二子区162的掺杂浓度大于所述第一子区161的掺杂浓度。

结合图3a、图3b以及图5所示，第一子区161在x方向上的特征尺寸为0.18μm至0.3μm，第二子区162的特征尺寸可小于或者等于第一子区161的特征尺寸。浮置区160的第二子区162具有较大的掺杂浓度可以降低浮置区160与导电插塞的接触电阻。第一子区161在满足接收第一二极管150以及第二二极管180的电流的前提下，采取较小的掺杂浓度可降低离子注入的工艺成本。

在一些实施例中，参照图5所示，该半导体器件还包括：

介电层110，位于半导体层100上；

第一控制栅171，位于介电层110之上，且至少覆盖第二掺杂区152与浮置区160之间的区域；

第二控制栅172，位于介电层110之上，且至少覆盖第四掺杂区182与浮置区160之间的区域。

在一些实施例中，半导体层100的掺杂类型与第二掺杂区152的掺杂类型相同。

以第一二极管150为例，第一掺杂区151中的电子以第二掺杂区152为沟道，当第一控制栅171施加导通电压导通沟道后，通过第二掺杂区152流入浮置区160。第二掺杂区152与浮置区160之间可存在部分半导体层100区域，半导体层100可与第二掺杂区152为同型掺杂，半导体层100也可成为沟道的一部分，且该部分半导体层100是直接与浮置区160接触。第一控制栅171至少覆盖第二掺杂区152与浮置区160之间的半导体层100，当第一控制栅171施加导通电压时，该部分半导体层100被导通，使电子流向浮置区160。第二二极管180不再赘述。

可以理解的是，半导体层100的掺杂类型与第一掺杂区151和第三掺杂区181相反，可利于浮置区160与第一掺杂区151的电隔离，也利于第一掺杂区151与第三掺杂区181的电隔离。

在一些实施例中，半导体层100可用于提供接地电压。

在一些实施例中，第一控制栅171除了覆盖第二掺杂区152与浮置区160之间的区域外，还可覆盖第二掺杂区152，增大第一控制栅171对沟道的覆盖面，提高第一控制栅171对沟道道通与截止的控制性能。

在一些实施例中，浮置区160与第二掺杂区152接触，浮置区160与第四掺杂区182接触。

结合图4所示，在浮置区160与隔离结构140设置缓冲区190后，漏电流可随着浮置区160与第二掺杂区152之间间距的减小而减小，以此提高半导体器件的满阱容量，提高信噪比和图像质量。在一些具体实施例中，以第一二极管150为例，可使得浮置区160与第二掺杂区152直接接触，也即是使浮置区160与第二掺杂区152之间的间距为0，增大第一二极管150有源区面积，提高半导体器件的满阱容量和信噪比，为半导体器件向更小尺寸的缩进提供更多空间。第二二极管180不再赘述。

根据本公开实施例的另一些方面，提供一种CMOS图像传感器，包括：所述半导体器件。

本公开实施例的CMOS图像传感器可包括图1g至图1i、图3a和图3b以及图5所示的半导体器件，还可包括与半导体器件耦接的其他器件，例如CMOS晶体管。与本公开实施例耦接的该其他器件可设置在半导体层100中或者半导体层100上，也可设置在半导体层100之外。

根据本公开实施例的另一些方面，提供一种半导体器件的制作方法，结合图6所示，该制作方法包括以下步骤：

S100：提供半导体层；

S200：对半导体层进行第一掺杂以形成隔离结构；

S300：对隔离结构一侧的半导体层进行第二掺杂，以形成第一掺杂区；

S400：对第一掺杂区上的半导体层进行第三掺杂，以形成第二掺杂区；其中，第一掺杂区和第二掺杂区构成第一二极管；

S500：对隔离结构上的半导体层进行第四掺杂以形成缓冲区；

S600：对缓冲区上的半导体层进行第五掺杂以形成浮置区；其中，浮置区的掺杂类型与缓冲区的掺杂类型相反，浮置区的掺杂类型与第一掺杂区的掺杂类型相同，浮置区与第一掺杂区电隔离。

本公开实施例提供一种具有缓冲区190的半导体器件的制作方法，该制作方法可套用示例性实施例中不设置缓冲区190的半导体器件的方法步骤，以降低制作成本。具体的：

参照图1a所示，提供半导体层100，并在半导体层100上形成介电层110。

参照图1b所示，以显影之后的第一光刻胶131为掺杂掩膜，对半导体层100进行第一掺杂以形成隔离结构140，第一掺杂可包括离子注入或者扩散等工艺。第一光刻胶131在z方向上的厚度为3μm至4μm，隔离结构140在x方向上的关键尺寸为0.18μm至0.3μm。

参照图1c所示，以第二光刻胶132为掺杂掩膜，对第一掺杂区151上的半导体层100进行第二掺杂以形成第一掺杂区151。对第一掺杂区151上的半导体层100进行第三掺杂以形成第二掺杂区152，第二掺杂区152的掺杂类型与第一掺杂区151的掺杂类型相反。第一掺杂区151和第二掺杂区152构成第一二极管150。第二光刻胶132在z方向上的厚度为3μm至4μm。第一掺杂区151在x方向上的关键尺寸为0.6μm至2μm，第二掺杂区152在x方向上的关键尺寸为0.6μm至2μm。

参照图7a所示，以第三光刻胶133为掺杂掩膜，对隔离结构140上的半导体层100进行第四掺杂以形成缓冲区190。第三光刻胶133的厚度为0.4μm至0.8μm。

参照图7b所示，在介电层110上形成第一控制栅171，第一控制栅171至少覆盖第二掺杂区152与缓冲区190之间的区域。

参照图7c所示，以第四光刻胶134为掺杂掩膜，对缓冲区190上的半导体层100进行第五掺杂以形成浮置区160，浮置区160的尺寸小于或者等于缓冲区190的特征尺寸。第四光刻胶134的厚度为0.4μm至0.8μm。

在一些实施例中，形成第一控制栅171的方法包括：在介电层110上形成导电材料层，以图案化的光刻胶为蚀刻掩膜蚀刻导电材料层，形成第一控制栅171。图7c中所示的第四光刻胶134可以是该蚀刻过程的蚀刻掩膜，以此降低制作成本。

参照图3a所示，去除第四光刻胶134，并对半导体器件进行热处理，以对各个掺杂区域中的掺杂离子进行激活，以提高离子分散的均一性。热处理温度为900℃至1100℃，热处理时间为5s至30s。可以理解的是，当对缓冲区190以及浮置区160进行激活处理后，浮置区160以及缓冲区190会因为离子的扩散，使得特征尺寸会增大，而第一控制栅171在激活处理过程中尺寸不会改变，可使得第一控制栅171覆盖第二掺杂区152以及浮置区160中间的区域，以提高第一控制栅171的控制能力。

在一些实施例中，离子激活工艺可包括镭射照射激活。

在一些实施例中，对隔离结构一侧的所述半导体层进行第二掺杂还包括：

对隔离结构的另一侧进行第二掺杂，以形成第三掺杂区；隔离结构在第三掺杂区和第一掺杂区之间；第三掺杂区的掺杂类型与第一掺杂区的掺杂类型相同；

对第一掺杂区上的半导体层进行第三掺杂还包括：

对第三掺杂区上的半导体层进行第三掺杂，以形成第四掺杂区；其中，隔离结构位于第三掺杂区和第一掺杂区之间；浮置区位于第一掺杂区和第三掺杂区之间，缓冲区位于第一掺杂区和第三掺杂区之间；第三掺杂区的掺杂类型与第一掺杂区的掺杂类型相同，浮置区与第三掺杂区电隔离。

本公开实施例提供一种形成两个二极管的半导体器件的制作方法，具体如下：

参照图8a所示，以显影之后的第一光刻胶131为掺杂掩膜，对半导体层100进行第一掺杂以形成多个隔离结构140。

参照图8b所示，以第二光刻胶132为掺杂掩膜，对相邻的隔离结构140之间的半导体层100进行第二掺杂，形成第一掺杂区151和第三掺杂区181，一个隔离结构140将第一掺杂区151和第三掺杂区181隔离。再进行第三掺杂，在第一掺杂区151上形成第二掺杂区152，在第三掺杂区181上形成第四掺杂区182。

参照图8c所示，以第三光刻胶133为掺杂掩膜，对隔离结构140上的半导体层100进行第四掺杂以形成缓冲区190。

参照图8d所示，在介电层110上形成第控制栅和第二控制栅172，以第四光刻胶134为掺杂掩膜，对缓冲区190上的半导体层100进行第五掺杂，形成浮置区160。缓冲区190在第二掺杂区152和第四掺杂区182之间，浮置区160在第二掺杂区152和第四掺杂区182之间。去除第四光刻胶134，进行激活处理后得到图5所示的半导体器件。

在一些实施例中，参照图7c和图8d所示，浮置区160包括第一子区161和第二子区162，对缓冲区190上的半导体层100进行第五掺杂以形成浮置区160包括：

对缓冲区190上的半导体层100进行低浓度掺杂，以形成第一子区161；

对第一子区161上的半导体层100进行高浓度掺杂，以形成第二子区162。

第二子区162的掺杂浓度较高，所用的离子注入能量较大，可以将第一控制栅171或者第二控制栅172作为掺杂掩膜的一部分，提高对第二子区162以外的区域的阻挡作用，降低高能量离子对器件的撞击损伤。

在一些示例性实施例中，制作图1i所示的半导体器件时，可以图8c中的第三光刻胶133为掺杂掩膜，对隔离结构140上的半导体层100进行低浓度掺杂，形成第一子区161。形成第一控制栅171和第二控制栅172之后，以位于两个控制栅上的第四光刻胶134为掺杂掩膜，对第一子区161上的半导体层100进行高浓度掺杂，形成第二子区162，去除第四光刻胶134形成图1i所示的半导体器件。

在一些实施例中，该制作方法还包括：

在半导体层100上形成介电层110；

参照图8d所示，在介电层110上形成第一控制栅171，第一控制栅171至少覆盖第二掺杂区152与浮置区160之间的区域；在介电层110上形成第二控制栅172，第二控制栅172至少覆盖第四掺杂区182与浮置区160之间的区域。

在一些实施例中，可在第一控制栅171上形成导电插塞210a，在浮置区160上形成导电插塞210b，导电插塞210a用于对第一控制栅171施加控制电压，导电插塞210b用于将浮置区160接收的第一二极管150引出，用于外部电路作成像分析。在另外一些实施例中，也可在第二控制栅172上形成导电插塞，用于对第二控制栅172施加控制电压。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (12)

1.一种半导体器件，其特征在于，包括：

半导体层；

第一二极管，位于所述半导体层中；所述第一二极管包括第一掺杂区和第二掺杂区，所述第二掺杂区位于所述第一掺杂区之上；

隔离结构，位于所述半导体层中，位于所述第一二极管的一侧；

浮置区，位于所述半导体层中，且位于所述隔离结构上；所述浮置区的掺杂类型与所述第一掺杂区相同；

缓冲区，位于所述浮置区与所述隔离结构之间，所述缓冲区的掺杂类型与所述浮置区的掺杂类型相反；其中，所述浮置区与所述第一掺杂区电隔离；所述浮置区的底表面高于所述第一掺杂区的顶表面。

2.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括：

第二二极管，位于所述半导体层中，所述第二二极管包括第三掺杂区和第四掺杂区，所述第四掺杂区位于所述第三掺杂区上；所述隔离结构位于所述第三掺杂区和所述第一掺杂区之间；所述浮置区位于所述第一掺杂区和所述第三掺杂区之间，所述缓冲区位于所述第一掺杂区和所述第三掺杂区之间；所述第三掺杂区的掺杂类型与所述第一掺杂区的掺杂类型相同，所述浮置区与所述第三掺杂区电隔离。

3.根据权利要求2所述的半导体器件，其特征在于，所述浮置区的底表面高于所述第三掺杂区的顶表面。

4.根据权利要求1至3任一项所述的半导体器件，其特征在于，所述浮置区包括第一子区和第二子区，所述第二子区位于所述第一子区上，所述第二子区的掺杂浓度大于所述第一子区的掺杂浓度。

5.根据权利要求2所述的半导体器件，其特征在于，所述半导体器件还包括：

介电层，位于所述半导体层上；

第一控制栅，位于所述介电层之上，且至少覆盖所述第二掺杂区与所述浮置区之间的区域；

第二控制栅，位于所述介电层之上，且至少覆盖所述第四掺杂区与所述浮置区之间的区域。

6.根据权利要求2所述的半导体器件，其特征在于，所述浮置区与所述第二掺杂区接触，所述浮置区与所述第四掺杂区接触。

7.根据权利要求1所述的半导体器件，其特征在于，所述半导体层的掺杂类型与所述第二掺杂区的掺杂类型相同。

8.一种CMOS图像传感器，其特征在于，包括：

权利要求1所述的半导体器件。

9.一种半导体器件的制作方法，其特征在于，包括：

提供半导体层；

对所述半导体层进行第一掺杂以形成隔离结构；

对隔离结构一侧的所述半导体层进行第二掺杂，以形成第一掺杂区；

对所述第一掺杂区上的所述半导体层进行第三掺杂，以形成第二掺杂区；其中，所述第一掺杂区和所述第二掺杂区构成第一二极管；

对所述隔离结构上的所述半导体层进行第四掺杂以形成缓冲区；

对所述缓冲区上的所述半导体层进行第五掺杂以形成浮置区；

其中，所述浮置区的掺杂类型与所述缓冲区的掺杂类型相反，所述浮置区的掺杂类型与所述第一掺杂区的掺杂类型相同，所述浮置区与所述第一掺杂区电隔离；所述浮置区的底表面高于所述第一掺杂区的顶表面。

10.根据权利要求9所述的制作方法，其特征在于，所述对隔离结构一侧的所述半导体层进行第二掺杂还包括：

对所述隔离结构的另一侧进行所述第二掺杂，以形成第三掺杂区；所述隔离结构在所述第三掺杂区和所述第一掺杂区之间；所述第三掺杂区的掺杂类型与所述第一掺杂区的掺杂类型相同；

所述对所述第一掺杂区上的所述半导体层进行第三掺杂还包括：

对所述第三掺杂区上的所述半导体层进行所述第三掺杂，以形成第四掺杂区；其中，所述隔离结构位于所述第三掺杂区和所述第一掺杂区之间；所述浮置区位于所述第一掺杂区和所述第三掺杂区之间，所述缓冲区位于所述第一掺杂区和所述第三掺杂区之间；所述第三掺杂区的掺杂类型与所述第一掺杂区的掺杂类型相同，所述浮置区与所述第三掺杂区电隔离；所述浮置区的底表面高于所述第三掺杂区的顶表面。

11.根据权利要求9或10所述的制作方法，其特征在于，所述浮置区包括第一子区和第二子区，所述对所述缓冲区上的所述半导体层进行第五掺杂以形成浮置区包括：

对所述缓冲区上的所述半导体层进行低浓度掺杂，以形成所述第一子区；

对所述第一子区上的所述半导体层进行高浓度掺杂，以形成所述第二子区。

12.根据权利要求10所述的制作方法，其特征在于，所述制作方法还包括：

在所述半导体层上形成介电层；

在所述介电层上形成第一控制栅，所述第一控制栅至少覆盖所述第二掺杂区与所述浮置区之间的区域；

在所述介电层上形成第二控制栅，所述第二控制栅至少覆盖所述第四掺杂区与所述浮置区之间的区域。

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