TWI276223B - Semiconductor imaging device and fabrication process thereof - Google Patents

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TWI276223B TW094136295A TW94136295A TWI276223B TW I276223 B TWI276223 B TW I276223B TW 094136295 A TW094136295 A TW 094136295A TW 94136295 A TW94136295 A TW 94136295A TW I276223 B TWI276223 B TW I276223B
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Description

1276223 九、發明說明： <相關申請案> 本發明係依據2005年7月29日申請之No. 2005-220131 曰本專利申請案，並請求該案的優先權，其内容併此附送。 5 【号务明戶斤屬拉:袖T冷員域^】 發明領域 本發明概有關於半導體元件，尤係有關一種構成 CMOS顯像裝置的半導體檢光元件。 10 發明背景 今曰，CMOS顯像裝置已被廣泛地使用於照相手機、 數位相機及類似物中。該CMOS顯像裝置具有一比CCD顯 像裝置更佳的優點即其構造較簡單且能以低成本來製造。 第1圖示出一 CMOS顯像裝置100的構造。 15 請參閱第1圖，該CMOS顯像裝置1〇〇包含一檢光區 101A，其中會有大量的CMOS像素元件1〇被排設成多行多 列，並有一選行電路101B及一讀訊電路i〇ic會被設來與該 測光區101A中的CMOS像素元件1〇配合操作。該選行電路 101B能選出一所需CMOS像素元件1〇的傳輸控制線TG，一 20重設控制線RST，及一選擇控制線SEL，而該讀訊電路101C 則會供應一重設電壓至重設電壓線VR，並由該像素讀出訊 號電壓，而輸出至訊號讀取線SIG。 第2圖係示出一使用於第i圖的CMOS顯像裝置中之一 像素的CMOS元件10構造。 1276223 請參閱第2圖，一光電二極體i〇d會連接於一電源端子 10A，該端子10A係連接於重設電壓線Vr而會被供以一重設 電壓，其中該光電二極體10D會在反向偏壓狀態透過一被該 重設控制線RST上的重設訊號所控制的重設電晶體1〇B，及 5 一被該傳輸控制線TG上的傳輸控制訊號所控制的傳輸閘 電晶體10C等，來連接於該電源端子1〇A。故，由該光電二 極體10D中之光照射所產生的光電子會積存在一浮動擴散 區FD中，該區FD會形成重設電晶體10B和傳輸閘電晶體 10C之間的中接結點。因此，該等光電子將會在該浮動擴散 10 區FD中轉化成電壓。 在第2圖的結構中，一回應於來自光電二極體1〇D之光 笔子而在该浮動擴散區FD中所形成的電壓訊號，將會被一 讀取電晶體10F所接收，該電晶體1〇F亦由來自電源端子 10A之一供應電壓所驅動；其中該讀取電晶體ι〇ρ會形成一 15隧源電路，而經由一串聯於該讀取電晶體10F的選擇電晶體 10S來將一輸出訊號供至訊號線SIG。該選擇電晶體i〇s係被 該選擇控制線SEL上之一選擇控制訊號所控制，而該讀取電 晶體10F的輸出會在該訊號線SIG上被獲取，以回應透過該 讯唬控制線SEL上的選擇控制訊號對該選擇電晶體1〇s的 20 運作。 第3圖係為一用來說明第2圖中的CMOS像素元件1〇之 操作的圖表。 请麥閱第3圖，在該選擇控制線SEL上的選擇控制訊號 έ首先升n ’而一行包含有該所須cM〇s像素元件的整行元 6 1276223 件將會被選出來作為該選擇電晶體10S導通的結果。 嗣，在重設控制線RST上的重設訊號會升高，而使該 重設電晶體10B導通。籍此，該浮動擴散區FD會被充電成 一起始狀態（重設）。在此階段時，該傳輪閘電晶體10c是關 閉的。回應於該重設訊號的升高，該浮動擴散區FD的電位 將會同時升高，且該區FD升高電位的作用亦會經由呈導接 狀態的讀取電晶體10F和選擇電晶體i〇s而傳輸至訊號線 SIG，但請注意該訊號線SIG的電位升高並非要用來讀取气 號0 10 嗣，該重設訊號會降低，而該浮動擴散區FD的電位會 在該傳輸閘電晶體保持在關閉的狀態下，來被該讀取電 晶體10F讀出至該訊號線SIG。藉此，乃可完成雜訊電平的 讀取。 又，於上述的雜訊電平讀取之後，在該傳輸控制線tg 15上的傳輸控制訊號將會升高，而積存在光電二極體1〇D内的 • 電荷會經由傳輸閘電晶體1〇C來傳送至該浮動擴散區FD。 、 因此，該浮動擴散區？]〇的電位會由於移轉的電荷量Q而改 ^△V=Q/C，其中C是該浮動擴散區|^1：)的電容。故，當該 • 傳輸控制訊號變低之後，該浮動擴散區FD的電位會被該讀 〇取電晶體10F讀出，並可經由選擇電晶體1〇s輸出至訊號線 SIG。 〜參考資訊〜 專利參考資料1:曰本早期公開專利申請案U-27445〇。 專利參考資料2 :日本早期公開專利中請案2刪]5727。 7 專利參考資料3 ··曰本早期公開專利申請案n_284166。 t發明内容】 聲明概要 第4A和4B圖分別為第2圖之電路中的電晶體1〇(：和光 電二極體10D之截面圖與平面圖。 第4A與4B圖相當於專利參考資料1的結構，其中該電 晶體ioc係被製設在一p型主動區21上，該主動區21係被一 STI元件隔離區211限界在一矽基材21上，並有一多晶矽閘 電極23會被製成於一閘絕緣膜22上，該閘絕緣膜22係為一 高品質絕緣膜，典型是熱氧化物膜而對應於一 1)型通道區 21P 〇 又，其中亦設有一η型擴散區21D，其會在該矽基材21 中構成該光電二極體10D而位在閘電極23的一側，及一〆 型的擴散區21Ν會構成該浮動擴散區]^^)而位在閘電極”的 另一側。 當操作時，該擴散區21D將會耗乏，且回應於入射光的 妝射光電子將會被生成。如此生成的光電子嗣會在電荷傳 輸操作模式時，經由設在閘電極23右下方的傳輸閘電晶體 10C之通道區21Ρ來流向擴散區21Ν，如第4Α圖中的箭號所 示，而致使其中的電位改變。
在第4Α及4Β圖的結構中，有一〆型的高度摻雜擴散區 形成之屏蔽層21Ρ+會設在η型擴散區21D的表面上，以免由 於石夕基材表面的介面狀態而造成泡漏電流。因此，該η型擴 散區加會形成—埋人的擴散區。藉著在該η型擴散區21D I276223 的表面上形成此一p+的屏蔽層21P+，則以圖示乂號所代表面 的介面將可藉該p+屏蔽層21P+所產生的位能障而來與該n 型擴散區21D隔離。 另一方面，當有該p+型屏蔽區211>+被設在該11型擴散區 5 21D的表面上時，在第4A圖中之光電子路徑箭號被以圓圈 圈示的部份將會造成電位的增升，而會阻礙光電子有效率 地傳輸至該浮動擴散區21N。 因為如此，故專利參考資錢丨揭示一種技術，即將一 型擴散區21P-製設在該p+型屏蔽層21p+靠近該閘電極23的 10部份，以減低該部份的位能障，如第5圖所示。堯第5圖中， 對應於先前所述的各構件係被以相同的編號來標示。 但，在有一 p型之低能障區21匕被設在鄰接於一 CVD 氧化物膜24之矽基材21表面上的情況下，其將會極可能含 有雜質，而致不可能充分地消除該矽基材21表面與CVD氧 15化物膜24之間所存在之介面狀態的影響；因此，在該n型擴 散區21D中造成洩漏電流的問題將會增加。 因此之故，專利參考資料2和3乃提供一種結構，即將 该η型擴散區21D部份向右延伸至該閘電極23正下方如第6 圖所示，以使光電子能有效率地流入位在閘電極Μ正下方 20的通道區21]?中。藉此，其乃可改善光電子流入該浮動擴散 區21Ν的傳輸效率，同時並能有效地屏蔽該矽基材21表面之 介面狀態對該等光電子的影響。 但以此構造時，低電位的擴散區21D與該〆型擴散 區21P+會形成一位能障存在於鄰近前述的？型通道區21p之 9 1276223 處，故沿該等光電子之路徑所形成的電位鹿線將會因該等 擴散區的影響而有變化。因此，其會呈現一種複雜的電位 分佈廓線而在中央部份具有一凹曲部如第7圖所示。 應請注意，形成於該通道區21P的位能障若在頂部具有 5 一凹曲部，則將會聚集該等電子，尤其是在矽基材21與閘 絕緣膜22之間的介面被熱激發的熱電子，而積存在該凹部
中的電子可能會突破該能障來達到該光電二極體的η型擴 散區21D或該浮動擴散區21Ν。 其中，已達到該浮動擴散區21Ν的電子並不會造成如它 10們藉第3圖中之重設操作來消除的問題。且，其存餘的影響 將可藉該雜訊讀取步驟來補償。但是，那些已到達光電二 極體之擴散區21D的電子將會在第3圖的電荷移轉步驟令與 光電子一起移轉至該浮動擴散區21Ν，而形成爹） 今在第一態樣中，本發明係提供一種半導體顯像元 15 件，包含： 一矽基材具有一主動區； 一閘電極設在該石夕基材上，而透過一閘絕緣膜來對鹿 於該主動區内之一通道區； 一檢光區係由第/導電性類型的擴散區所形成，該檢 20光區係被設在該主動區中位於閘電極的第一侧，而令其丁貝 部與該矽基材的頂面分開，且使一内緣部份伸入該閘電極 正下方之一通道區底下； 一屏蔽層係由第二導電性類型的擴散區所形成，該屏 蔽層係被設在該主動區中位於閘電極第一側的矽基材表面 1276223 處，而使其内緣部份會與閘電極第一側的側壁表面對齊， 該屏蔽層係被設成能覆蓋該檢光區位在閘電極第一側的部 份； 一浮動擴散區係由一前述第一導電性類型的擴散區所 5 形成，該浮動擴散區係被設在主動區中位於閘電極的第二 側；及 一通道區係由一前述第二導電性類型的擴散區所形 成，該通道區係被設在閘電極正下方的主動區中； 該通道區包含： 10 一第一通道區具有第二導電性類型，此通道區的第一 端係鄰接於該屏蔽層，而另一端側伸入閘電極的正下方區 域，並覆蓋該檢光區伸入通道區底下的部份；及 一第二通道區部具有第二導電性類型，而鄰接於浮動 擴散區； 15 該第一通道區部含有一該第二導電性類型的雜質元 素，其雜質濃度係小於該屏蔽層中的雜質濃度； 而第二通道區部亦含有該雜質元素，其雜質濃度係小 於該第一通道區部的雜質濃度。 el在另一態樣中，本發明係提供一種半導體顯像元件， 20 包含： 一石夕基材設有一主動區； 一閘電極設在該矽基材上，而透過一閘絕緣膜來對應 於該主動區内之一通道區； 一檢光區係由第一導電性類型的擴散區所形成，該檢 11 1276223 光區係被設在該主動區中位於閘電極的第一側，而令其頂 部與該矽基材的頂面分開，且使一内緣部份伸入該閘電極 正下方之一通道區底下； 一屏蔽層係由第二導電性類型的擴散區所形成，該屏 5 蔽層係被設在該主動區中位於閘電極第一側的矽基材表面 處，而使其内緣部份會與閘電極第一側的側壁表面對齊， 該屏敵層係被設成能覆蓋該檢光區位在閘電極弟一側的部 份； 一浮動擴散區係由一前述第一導電性類型的擴散區所 10 形成’該浮動擴散區係被設在主動區中位於閘電極的弟二 側；及 一通道區係由一前述第二導電性類型的擴散區所形 成’該通道區係被設在閘電極正下方的主動區中， 該通道區包含： 15 一第一通道區部具有第二導電性類型，此通道區的第 一端係鄰接於該屏蔽層，而另一端側伸入閘電極的正下方 區域，並覆蓋該檢光區伸入通道區底下的部份；及 一第二通道區部具有第二導電性類型，而鄰接於浮動 擴散區； 20 該第一通道區部含有一該第二導電性類型的雜質元 素，其雜質濃度係小於該屏蔽層中的雜質濃度； 且該第一通道區部和第二通道區部會含有一第一導電 性類型的雜質元素及一第二導電性類型的雜質元素，而在 第一通道區部中之第二導電性類型的載體濃度會比第二通 12 1276223 道區部中更大。 又，依據本發明之另一態樣，係在提供一種製造半導 體顯像元件的方法，包含以下步驟： 將第一型導電性的雜質元素注入一矽基材上被界限的 5 主動區中，而在該石夕基材的表面形成一第一型導電性的第 一擴散區，並使該第一擴散區以一第一深度及第一雜質濃 度覆設在該主動區的整體表面上； 以一第一阻罩圖案覆蓋第一擴散區的第一部份，而使 用該第一阻罩圖案作為罩體來將一第二型導電性的雜質元 10 素注入與該第一擴散區重疊的主動區中，並使該第二型導 電性的雜質元素被注入一比第一深度更深的第二深度，而 在第一擴散區底下製成一第二型導電性的檢光區； 使用該第一阻罩圖案作為罩體來將該第一型導電性的 雜質元素注入與該檢光區重疊的主動區中至前述第一深度 15 或較淺的深度，而在該檢光區上形成一第一型導電性的第 二擴散區，並令該第二擴散區所含之第一型導電性雜質元 素具有一第二雜質濃度高於前述的第一擴散區； 透過一閘絕緣膜在該矽基材上製成一閘電極，而使該 閘電極覆蓋該第一擴散區與第二擴散區之間的邊界； 20 使用該閘電極與一第二阻罩圖案作為罩體，該第二阻 罩圖案會覆蓋該主動區一相對於閘電極位在檢光區之相反 側的部份，來將一第一型導電性的雜質元素注入該主動 區，而在第二擴散區的表面製成一第一型導電性之擴散區 的屏蔽層，並使該屏蔽層所含之第一型導電性的雜質元素 13 1276223 具有一第三雜質濃度，其係大於前述的第二雜質濃度；及 使用該閘電極與一第三阻罩圖案作為罩體，該第三阻 罩圖案會覆蓋該主動區一相對於閘電極位在檢光區之同側 的部份，來將一第二型導電性的雜質元素注入該主動區， 5 而製成一第二型導電性的浮動擴散區。 又在另一態樣本發明係提供一種製造半導體顯像 w"—…一 一...一.'...，一..，一一一、…^ 元件的方法，包含以下步驟： 將一第一型導電性的雜質元素注入一第一深度，而在 一石夕基材上被一元件隔離區所界限的主動區中形成一第一 10 型導電性的第一擴散區，該第一深度係比該元件隔離區的 底緣更深； 將一第二型導電性的雜質元素注入一較淺的第二深 度，而在該第一擴散區的表面上製成一第二型導電性的第 二擴散區； 15 在該第一擴散區中製成一具有第二型導電性的井，並 界定該顯像元件之一檢光區，其係在該主動區上製成一對 應於該檢光區的第一阻罩圖案來覆蓋一要形成該檢光區的 第一區，並使用該第一阻罩圖案作為罩體而將一第二型導 電性的雜質元素注入該主動區至一深度，該深度係比該元 20 件隔離區的底緣更深但不超過第一擴散區的底緣； 使用該第一阻罩圖案作為罩體來將一第一型導電性的 雜質元素注入至該第二深度，而製成一第二型導電性的第 二區，其具有一載體濃度小於第一區的載體濃度，且該第 二區會形成於該主動區之一未被該第一阻罩圖案所覆蓋的 14 1276223 部份中； 在該矽基材上透過一閘絕緣膜來製成一閘電極，其會 覆蓋該第一區和第二區之間的邊界； 以一第三阻罩圖案覆蓋該主動區之一相對於閘電極位 5 在檢光區相反側的部份，並使用閘電極與該第三阻罩圖案 作為罩體來將一第二雜質元素注入與第二擴散區重疊的主 動區中，而製成一屏蔽層其具有第二型導電性及一載體濃 度係比該主動區中的第一部份更高；及 在該主動區中位於該檢光區的相反侧處注入一第一型 10 導電性的雜質元素來製成一第一型導電性的浮動擴散區。 依據本發明，藉著將構成該光電二極體的擴散區製成 ' 令其一端部伸入該傳輸閘電晶體之閘電極正下方的通道區 底下，並將該通道區製成令其靠近光電二極體的部份具有 比靠近浮動擴散區的部份更高的雜質濃度或載體濃度，而 15 來形成該傳輸閘電晶體的汲極區，則將可在一半導體顯像 元件中形成一位能障朝向該傳輸閘電晶體之通道區中的浮 動擴散區斜傾，該半導體顯像元件中有一光電二極體及一 傳輸閘電晶體被整合在一矽基材上而構成一 CMOS顯像裝 置的一部份。 20 利用此結構，於該矽基材與閘絕緣膜間之介面處的通 道區中被熱激發的大部份電子，將會在用來收集射入光子 的光電二極體之接收光操作模式時流向該浮動擴散區，故 該等熱電子對該光電二極體之擴散區的流入將會最少化。 藉此，由熱電子所造成的雜質將會在讀取操作模式中 15 1276223 被抑制，該讀取操作模式係會在所述的接收光操作模式之 後藉導通該傳輸閘電晶體來進行，因此積存於光電二極體 之擴散區中的光電子將會被移轉至該浮動擴散區。故，該 半導體顯像元件的S/Ν比將會改善。但請注意，該等流入浮 5 動擴散區的熱電子將會在該讀取操作模式之前的重設操作 模式中被除去，因此，光訊號的檢測不會受到該等§電：^ 的影響。 又，利用此半導體顯像元件，因構成光電二極體的擴 散區有一端伸入該傳輸閘電晶體的通道區正下方位置處， 10 故當該傳輸閘電晶體導通時該光電二極體生成的光電子並 不會受該石夕基材表面的表面狀態所影響，且該等光電子將 會流向浮動擴散區。故在讀取操作模式時發射生洩漏電流 的現象將可被抑止。 又，利用該傳輸閘電晶體在其通道區中具有一斜傾的 15 位能廓線，乃可在該光電二極體的接收光操作模式時，藉 對該電晶體的閘極施加一小正電壓，而來促進熱電子釋放 至浮動擴散區；且在接收光操作模式時該傳輸閘電晶體會 關閉。 又，利用此在通道區中具有一斜傾位能廓線的傳輸閘 20 電晶體，亦可在接收光模式操作時藉對該閘電極施加一小 負電壓而來抑止在通道區中之熱電子的激發。故，暗電流 將可被抑止而來形成一具有大S/Ν比的半導體元件。 本發明之其它的目的和特徵將可配合所附圖式而由以 下詳細說明來清楚瞭解。 16 1276223 圖式簡單說明 第1圖為一半導體顯像元件之整體結構的示意圖； 第2圖為使用第1圖之半導體顯像元件的CMOS顯像裝 置結構示意圖； 5 第3圖為第2圖之CMOS顯像元件的操作說明圖； 第4A和4B圖為一習知CMOS顯像元件的結構圖； 第5圖係為另一習知CMOS顯像元件的結構圖； 第6圖為又另一習知CMOS顯像元件的結構圖； 第7圖為第5及6圖中之CMOS顯像元件的問題說明圖； 10 第8圖為本發明第一實施例之半導體顯像元件的結構 圖； 第9圖為在第8圖之半導體顯像元件的傳輸閘電晶體通 道區中所形成的位能分佈廓線； 第10A〜10E圖係示出第8圖之半導體顯像元件的製造 15 方法； 第11A和11B圖為示出第8圖之半導體顯像元件構造的 平面圖， 第12圖係示出第8圖之半導體顯像元件在檢測操作時 驅動傳輸閘電晶體之例； 20 第13A和13B圖係示出本發明第二實施例之半導體顯 像元件的製造方法； 第14圖係示出本發明第二實施例之半導體顯像元件的 結構； 第15A和15B圖係示出本發明第三實施例之半導體顯 17 1276223 «像元件的製造方法； 第16A〜16D圖係示出本發明第四實施例之半導體顯 像元件的製造方法；及 第17A和17B圖係示出本發明第五實施例之半導體顯 5像元件在檢測操作時驅動傳輸閘電晶體之例。 C實施方式3 較佳實施例之詳細說明 •〔第一實施例〕 第8圖為本發明第一實施例之半導體顯像元件40的截 1〇面構造圖，其中該元件4〇係相當於第2圖中之CMOS顯像裝 置的電晶體10C和光電二極體10D。 請參閱第8圖，該半導體顯像元件4〇係被製設在一矽基 材41上由一 STI元件隔離結構411所界限的p型元件區41A 中，其中並透過一閘絕緣膜42來將一多晶矽的閘電極43製 15設在該矽基材41上，該閘絕緣膜42典型為一熱氧化物膜而 g 對應於一設在元件區41A中的通道區。 在該主動區41A中，位於閘電極43的第一側係設有—n 型的擴散區41D來作為光電二極體1〇D的檢光區，並有 型擴散區41P+被設在該擴散區41D的表面上來作為一屏蔽 20層。又，有一n+型擴散區41N被設在該主動區41八中，而相 對於閘電極43位在擴散區41D的相反側來作為浮動擴散區 FD 〇 ϋ〇 另有一CVD氧化物膜44設在矽基材41上而覆蓋該元件 區41Α包括閘電極43。 18 1276223 、 於本實施例中，該η型擴散區41D係被製成令其構成内 、'、彖之‘部伸入該通道區底下的區域，而該通道區係被設 在閘電極43正下方；因此，生成於該擴散區41D中的光電子 在"亥電晶體導通時將可經由該通道區流入浮動擴散區 5 41Ν ’而不會穿過形成高能障的屏蔽層41Ρ+。 • 如此，本發明乃玎藉製>一第二7JL5L區基於該浮 • 動擴散區4讀及—第二蓋ULMi£±，並將 φ 在區域41P2中之p型雜質元素的濃度（p2)設成大於區域 41P1中的p型雜質元素濃度(ρι)，即令ρ2〉ρι，但小於該屏 1〇蔽層41P+中的P型雜質元素濃度(P3)，即P3>P2>P1，而來形 成該通道區。其中，該P型區41P2係被製成會覆蓋該n型擴 散區41D伸入通道下方的部份。 、利用此等結構，其在通道區中的雜質濃度將會形成一 減降斜坡，而由於1型⑧會對電子形成二蜂:故在光電 15子的路徑中尤其是在閘電極43正下方的通道區内將位形成 • —位能梯度(差)如第9圖所#，而使該位能梯度朝向浮動擴 散區41Ν斜傾。 、 故，即使在形成該通道區的矽晶體導帶中造成熱電子 • _發，及當該顯像裝置於接收光操作模式中在石夕基材41 2〇與閘絕緣膜22間的介面生成熱電子時，該等熱電子皆會立 即沿著該位能梯度來排放至浮動擴散區4咖而不會找通 逼區中積査熱震土。當在接收光操作模式時，該傳輸閘電 晶體10C將會關閉，而使光電子能積存在擴散區仙中。 又’因藉通逗區和擴散區41D之間的區域41P2來形成能障， 19 1276223 5
故在通道區中生成的熱電子不會流至該擴散區仙，因此在 檢測操作時由被積存在擴散區仙之光電子❸卜的電子所 造成的雜訊問題將不會產生。尤其是，藉著在第9圖:示之 區域41P2中形成的僅能尖峰部a與區域侧中的位能平坦 部B之間形成-aw或更多的位能差，則將可使產生於該 通道區内的熱電子99%以上皆能排放至該浮動擴散區 41N故月匕在接收光操作模式時有效地抑制雜訊的生成。若 i曰加O.IV的電位差’則由熱電子所生成而流入擴散區*⑴ 的電荷量將可減少約1/4〇〜1/5〇。 10 又，利用此結構，該擴散區41D將會被製成對齊於閘電 極43邊緣的〆型屏蔽層411>+而有效地阻蔽該石夕基材表面。 藉此，在該矽基材41與擴散區41D上的CVD氧化物膜44間之 介面所存在的介面狀態之影響將能被有效地摒除。
因為在光電子的傳輸路徑中係以區域41Ρ2來形成位能 15障，故在此區域中光電子的傳輸會被阻礙至某種程度，但 利用本發明乃可藉將區域41Ρ2和41Ρ1的雜質濃度設成比該 屏蔽層41Ρ+中的雜質濃度充分地小使該位能障對該傳輸效 率的影響最小化。又，因如前所述，其會形成一電位梯度 斜向該區域41Ρ2和區域41Ρ1之後的浮動擴散區41Ν，故光電 20子將能有效地穿過該通道區，因此本發明的顯像裝置將能達到 一可相比於前述專利參考資料2和3之顯像裝置的傳輸效率。 以下，將會說明該半導體顯像元件4〇的製造方法。 請參閱第10Α圖，有一ρ型的元件區41Α會被製設在由 元件隔離結構411所限界的矽基材41上；在第10Α圖的步驟 20 1276223 中，離子植入將會透過設在矽基材41上的阻抗圖案R1來進 行，而曝露出該元件區41A。又，當使用該阻抗圖案R1來 作為一罩體，並以7度的角度在1〇〜30keV的加速電壓和0.5 〜2.0xl012cm·2的劑量下，B+將會被注入。如此，即會在整 5個元件區41A上製成一 p型擴散區來形成該區域41P1。 嗣，在第10B圖的步驟時，一阻抗圖案R2會設在矽基 材41上，而來曝露要形成光電二極體1〇D之擴散區41D的區 域，且p+的離子植入會使用該阻抗圖案R2作為罩體來注入 石夕基材41内，首先係以ii〇〜150keV的加速電壓和1〜 10 1〇12cm_2的劑量及7度的角度，然後會用180〜220keV的加速 電壓和1〜3xl012cnT2的劑量及7度的角度來進行。藉此，該 η型擴散區41D即可製成。 又，在第10Β圖的步驟中，同樣的阻抗圖案R2會被用 作罩體，且B+會被以1〇〜30keV的加速電壓和1〜3xl〇12cm_2 15的劑里及7度的角度來植入該石夕基材41内。藉此，一形成該 區域41P2的p型擴散區將會被製成於該擴散區41D的表面 上，其會具有一雜質濃度超過擴散區4ΐρι的雜質濃度。 嗣，在第10C圖的步驟中，一熱氧化物膜會被以8〇〇它 的熱氧化法來製設在矽基材41上而具有4〜10nm厚俾作為 20閘絕緣膜42，且一多晶矽膜會被以CVD法設於其上而具有 約180nm的厚度。又，藉著圖案化該多晶矽膜，該閘電極43 和閘絕緣膜42會被製成跨疊該擴散區41D，而該擴散區具有 〇·4〜0·8μηι的閘長度。故，該閘電極43與11型擴散區41d的 重疊長度L係可例如被設為〇.丨5〜〇 4〇|lm。 21 1276223 又，在第10D圖的步驟中，會將一阻抗圖案R3製設在 第ioc圖的結構上，而曝露出一部份的閘電極43和要製成屏 蔽層41P+的區域，並使用該阻抗圖案尺3作為罩體來進行y 的離子植入，而使B+以5〜l5keV的加速電壓及工〜 5 5xl〇13cm_2的劑量和7度的角度來注入矽基材中。藉此，該 屏蔽層41P+將會被製成對齊於閘電極43的側壁。而如此形 成的屏蔽層41P+將會由閘電極43的側壁表面延伸至相反側 的元件隔離結構411，並請注意於該屏蔽層41p+中含有以均 一濃度注入的B+。 10 又，在第10E圖的步驟中，會製設一阻抗圖案R4，而 曝露該元件區41A相對於閘電極43位在該屏蔽層41P+之相 反側的部份，嗣p +的離子植入會在丨〇〜3 〇 k e v的加速電壓及 2〜50xl〇12cm_2的劑量和〇度角度下，使用該阻抗圖案似作 為罩體而來注入矽基材41中。藉此，將可製成一n+型的擴 15 散區41N與該閘電極43切齊而來作為該浮動擴散區FD。 又’藉著在該第10E圖的結構上製成CVD膜44，則第8 圖的半導體顯像元件40即可獲得。 第11A圖示出該矽基材41在第10B圖之狀態的平面圖。 請參閱第11A圖，其中可看出該元件區41A係被製設在 20 STI元件隔離結構411内部，且η型擴散區41D係被設在該元 件區41Α中，並以至少0.2μΐη偏離該元件隔離結構411。又， 其中可看出該ρ型擴散區41Ρ2係被設成對齊該η型擴散區 41D 〇 第11Β圖係示出該矽基材41在第10Ε圖之狀態的平面 22 1276223
請參閱第11B圖，其中可看出該主動區41A在相對於閘 電極43位於η型擴散區41D的同側設有該屏蔽層41P+切齊 於該閘電極43，且該η型擴散區41D的内緣部份會伸入閘電 5 極43正下方區域中。 又，該η型擴散區41Ν係相對於閘電極43在該屏蔽層 41Ρ+的相反側設在主動區41Α中，而切齊於閘電極43。 第12圖係示出在第8圖的半導體顯像元件之接收光操 作模式時，於通道區内所形成的電位。
10 一般而言，在一CMOS顯像裝置中當該光電二極體10D 於接收光操作模式時，該傳輸閘電晶體l〇C的閘電壓會被設 定為0V。如前於第9圖中所述，在本實施例的電晶體i〇c之 通道區中會造成一電位梯度，帶該通道區中被激發而流向 光電二極體10D的熱電子會被阻擋，而將被促成流向浮動擴 15 散區41N。此狀態在第12圖中係以虛線來示出。 另一方面，第12圖中的實線係示出當在接收光操作模 式時，施加於閘電極43的閘電壓被設為+0.3〜0.7V的狀況。 即’在該CMOS顯像裝置的接收光操作模式時，藉著 施加一小正電壓於該傳輸閘電晶體10C的閘電極43，則流經 20 第8圖之前號所示路徑的電子之電位，將會受到前述之一小 閘電壓甚大的影響，尤其是在電子以較淺深度來傳輸而沿 著靠近閘電·極43的路徑部份時。故，該等電子的電位會顯 著地減降，如第12圖中之箭號A所示。相反地，在該等電子 被以較大深度來傳經該矽基材41的通道區41P2中，受閘電 23 1276223 極的影響較小，故該等電子的電位只會小量改變，如第12 圖的前號B所示。 故，藉著施加一七ϋ星^該傳輸閘電晶體10C的閘電 極43，其將可更增加教處輯里缝内的電位梯度 。因此， 5 雜訊的發生更能被抑止。 〔第二實施例〕 第13Α和13Β圖係示出依本發明第二實施例之前述第 10Β圖的離子植人製法之一變化例，而第_係示出依據第 13Α及13Β圖的製法所製成之_半導體顯像元^4〇α 〇 1〇 請參閱第13Α及13Β圖，本實施例會將在第ι〇Β圖的步 驟中來製成ρ型擴散區41Ρ2時，被形成於矽基材41上的阻抗 圖案R2之厚度設為大約，且矿的離子植入會由至少二 方向以7度的角度來注入該11型擴散區41D的表面中。 於此情況下，在該阻抗圖案以2之陰影部份内的離子植 15入劑«會減少，如第13B圖所示；故將會在？型區4ip2_ 型區41P1之間形成一中間雜質濃度區41pm。 故，當第10C圖的製程和後續的步驟實施於此一結構 犄，將會製成一ρ型擴散區41pm，其B+濃度係介於ρ型擴散 區41P1(具有B+濃度Pi)與ρ型擴散區“打(具有B+濃度p幻之 2〇間，因此其矿濃度會介於P1與P2之間（P2>pm>P1)。 舉例而曰，畜此一中間區4ipm被製成具有〇15μιη寬 度，且當該η型擴散區41D係在閘電極43底下重疊〇·3μηι 4，則鄰接於該中間區4ipm之區域41Ρ2的寬度亦會變成大 約 0·15μπι〇 24 1276223 故藉著將该中間區41pm製設在區域41P2與4lpi之 間，則生成於該通道區中如第12圖所示的電位將會被修 正，而使平直部份減少。因此，熱電子對該浮動擴散區的 排放將會更加強。 5 在第14圖之例中，該屏蔽層41P+係僅被製設在擴散區 41P1和41P2的表面上，而利用此結構該屏蔽層4lp將能有效 地屏蔽該矽基材表面上的表面狀態對在擴散區41D内被激 發之光電子的作用。 〔第三實施例〕 10 第15A及MB圖係示出本發明第三實施例之半導體顯 像元件40B的製造方法，其中對應於先前揭述的構件會以相 同編號來標示，且其說明將予省略。 第15A圖示出一對應於第10B圖的製程，只是該p型擴 散區41P2係被設在此p型擴散區41上|較淺之處。例如，在第 15 15A圖的步驟中，B+的離子植入會在8〜15keV的加速電壓 下，以0.5〜3.0xl012cnT2的劑量和7度的角度，使用阻抗圖案 R2作為罩體來進行，而注入在與11型擴散區41D重疊的區域中。 由於如此離子植入的結果，將在閘電極43正下方的通 道區形成位能障的p型區41P2，僅會形成於第i〇c圖之步驟 20後所獲得結構中的通道區之表面部份處，如第15B圖所示； 因此其將會變成能藉將閘電壓施加於閘電極而來輕易地控 制該位能障。故，其將可在傳輸操作模式中改善光電子的 傳輸效率，而將光電子從擴散區經由傳輸閘電晶體1〇c傳送 至浮動擴散區41N。 25 1276223 又，利用第⑽圖的結構，其將能以-比p型擴散區41P2 更大的深度來製成p型擴散區41P1，且其將可抑止在該口型 擴散區41D與η型擴散區41N之間的穿通。 〔第四實施例〕 5 第16Α〜16D圖係示出本發明第四實施例之半導體顯 • 像元件4〇C的製造方法，其中對應於先前已述的構件會以相 同編號來標示，且其說明會被省略。 請參閱第16A圖，在該石夕基材41中之主動區41A的一部 • 份會被使用阻抗圖案RA作罩體，而首先以110〜15〇keV的 10加速電壓和1〜3xl022cm_2的劑量及7度的角度來注入〆，再 以180〜220keV的加速電壓和〇·5〜1 ·5χ1〇12(：ιη-2的劑量及7 度的角度來注入，嗣又以300〜600keV的加速電壓和〇.5〜 1.5xl012cm2的劑量來注入。藉此，該η型擴散區41D會被製 設至一比元件隔離結構411的底緣（約有350〜400nm深度） 15 更低的深度。 又，在第16A圖的步驟中，B+會被使用同一阻抗圖案 Φ RA作為罩體，在1〇〜30keV的加速電壓下，以2〜5xl012cm-2 的劑量和約7度的角度來離子植入。藉此，該p型擴散區41P2 將會形成於η型擴散區41D的表面上。 20 嗣，在第16Β圖的步驟中，一阻抗圖案RB會被製設成 使該主動區41Α在該元件隔離結構411附近的部份，及要形 成該電晶體10C之通道區的部份，和要製成浮動擴散區FN 的區域等會被曝露，且該阻抗圖案RB亦會覆蓋一大部份的 η型擴散區41D ;嗣Β+會被使用該阻抗圖案RB作罩體，而首 25 先在65keV的加速電壓下，以2〜10xl0]2cnf2的劑量和約7 26 1276223 度的角度來進行離子植入，再以140keV的加速電壓和1.5〜 5xl012cm_2之劑量，及180keV的加速電壓和1〜5xl012cm-2 之劑量用約7度的角度來注入。
藉此，前在第16A圖的步驟中已製成之η型擴散區41D 5 沿該元件隔離結構411的區域將會被消除，而形成一ρ型井 41PW其深度由該元件隔離結構411底緣算起約有Ο.ίμιη，因 此該η型擴散區41D的底緣不會曝露於該元件隔離結構411 的底緣。 又，在第16Β圖的步驟中，As+離子亦會使用同一阻抗 10圖案RB作為罩體，在5〇〜80keV的加速電壓下，以 2xl012cm·2的劑量來植入。因此，因有B+植入矽基材表面來 製成該井41PW而形成ρ型傳導性，且該擴散區4ip2會被部 份地消除，故ρ型擴散區41P1私會被形成而具有較 低的電洞濃度。 15 又，在第16C圖的步驟中，該多晶矽閘電極43會透過閘 絕緣膜42被製設在矽基材41上，該閘絕緣膜42係對應於要 被設在該元件區41A中之傳輸閘電晶體的通道區，而會跨疊 該二擴散區41P2與41P1之間的邊界。 又，在第16C圖的步驟中，亦會置設一阻抗圖案rc來 20覆蓋一部份的閘電極43及該矽基材41表面要製成浮動擴散 區FN的部份，且B+會在5〜15keV的加速電壓下。以工〜 5xl013cm·2的劑量，使用該阻抗圖案Rc作為罩體來注入矽 基材41中。藉此，該屏蔽層41p+即會被製設在該n型擴散區 41D的表面上。 27 1276223 “ _在第16D圖的步驟中，將會製設—阻抗圖案如來 覆蓋該元件區41A中之—部份的問電極，及财基材η表面 設有屏蔽層41P+的部份，且p+將會在⑴〜施v的加速電壓 下，以2〜5xlG13c：m.2的劑量和〇度角度，並使用該阻抗圖案 RD作罩來植人抑基材中。藉此，1型擴散區彻即可 被製成來作為該浮動擴散區FN。
利用此等結構的半導體顯像元件彻，因在f i 6 A圖的 步驟中係使用-較大開孔面積的阻抗圖案ra，故其乃可使 用-較厚的阻抗_來作為雜子植人^RA。如此，其會 1〇變成可使用較大的離子植入能量來將構成該光電二極體 10D的η型擴散區41〇製設至一超過該元件隔離結構4邮 的深度。因此，該空乏層在接收光操作模式中會延伸更深， 而能以更大的檢測體積來收集進入的光子。藉此，該顯像 元件的S/N比將會更為改善。 利用本貫施例，不能以該二{)型擴散區411>2和41]?1來在 閘包極43正下方的通道區中形成一電、位梯度，故當接收光 知作模式時形成於該通道區内的熟電子會被烈地排放至 忒〉予動擴散區FN，令其對訊號檢部的影響將能被消減。 在本實施例中，該二ρ型擴散區41Ρ1和4lP2會如在同時 2〇獲得Β+，而會造成電位梯度的載體濃度差秦可由在該各區 域中之Β+與As+的濃度差異來形成。 〔第五實施例〕 第17A圖示出本發明的第五實施例。 請參閱第17A圖，本實施例會使用前在第8圖所述的半 28 1276223 - 導體顯像元件40,只是有一約_〇5〜_2v的負 光操作模式中被施於該閘電極43，如圖所示。i曰 收 …在該半導體顯像元件中，該傳輪間電晶體1GC係為1 $通賴⑽電晶體’且該通道區會被摻雜成p垫。 5 負電壓如前所述地施加於該閘電極43時，將合在 • ^通道區中造成電洞累積的狀態，而此電洞積存於通_ . t搞會抑止電子触發的發生，故㈣免產生暗電流。 • 故’依據本發明，乃可在該™〇S顯像裝置的接收光操 作模式時施加-小負電壓於其傳輸間電晶體i〇c而來抑止 10 暗電流。 又明瞭解，该抑止暗電流的原理亦可同樣應用於一第 ΠΒ圖所示的習知半導體顯像元件中。 明參閱第ΠΒΐ] ’該半導體顯像元件係類似於第6圖中 所述者，其亦可在純光操作模式時同樣地施加_〇·5〜_2ν Μ的間電壓於該問電極23中來抑制電子的熱激發，而得抑止 • 纟該通道區内被激發之熱電子所造成的暗電流產生。 又，雖本毛日月已參照車父佳實施例來說明，但應請瞭解 • 本發明並不受該等特定實施例所限制，且各種變化修正亦 - 可被實施而不超出本發明的範圍。 20 【圖式簡翠^兒明】 第1圖為一半導體顯像元件之整體結構的示意圖； 第2圖為使用第1圖之半導體顯像元件的(：：]^〇3顯像裝 置結構示意圖； 第3圖為第2圖之CMOS顯像元件的操作說明圖； 29 1276223 第4A和4B圖為一習知CMOS顯像元件的結構圖； 第5圖係為另一習知CMOS顯像元件的結構圖； 第6圖為又另一習知CMOS顯像元件的結構圖； 第7圖為第5及6圖中之CMOS顯像元件的問題說明圖； 5 第8圖為本發明第一實施例之半導體顯像元件的結構 圖； 第9圖為在第8圖之半導體顯像元件的傳輸閘電晶體通 道區中所形成的位能分佈廓線； 第10A〜10E圖係示出第8圖之半導體顯像元件的製造 10 方法； 第11A和11B圖為示出第8圖之半導體顯像元件構造的 平面圖； 第12圖係示出第8圖之半導體顯像元件在檢測操作時 驅動傳輸閘電晶體之例； 15 第13A和13B圖係示出本發明第二實施例之半導體顯 像元件的製造方法； 第14圖係示出本發明第二實施例之半導體顯像元件的 結構； 第15A和15B圖係示出本發明第三實施例之半導體顯 20 像元件的製造方法； 第16A〜16D圖係示出本發明第四實施例之半導體顯 像元件的製造方法；及 第17A和17B圖係示出本發明第五實施例之半導體顯 像元件在檢測操作時驅動傳輸閘電晶體之例。 30 1276223 【主要元件符號說明】 10…像元元件 41D…擴散區 10A···電源端子 411···隔離區 10B···重設電晶體 41Ν…Π+擴散區 10C···傳輸閘電晶體 41Pl···第一 Ρ型區 10D…光電二極體 41P2…第二P型區 10F···讀取電晶體 41P+…P+擴散區 10S···選擇電晶體 41PM…中間雜質濃度區 21…矽基材 41Ρλ¥…P型井 21D…型擴散區 100—CMOS顯像裝置 211···隔離區 101A···檢光區 21Ν···Ν+型擴散區 101B…選行電路 21Ρ···Ρ型通道區 101C···讀訊電路 21Ρ+…屏蔽層 FD…浮動擴散區 21Ρ_···Ρ型擴散區 RST···重設控制線 22，42···閘絕緣膜 SEL···選擇控制線 23，43…閘電極 SIG…訊號讀取線 24，44…氧化物膜 TG···傳輸控制線 40，40Α，40Β…半導體顯像元件 41…矽基材 41Α···元件區 VR…重設電壓線 31

Claims (1)

1276223 十、申請專利範圍： 1. 一種半導體顯像元件，包含： 一石夕基材設有一主動區； 一閘電極透過一閘絕緣膜被設在該矽基材上而對 5 應於該主動區中之一通道區； 一檢光區係由一第一導電性類型的擴散區所形 成’該檢光區係被設在該主動區中位於閘電極的弟一 側，而使其頂部與矽基材表面分開，且其内緣會伸入閘 電極正下方的通道區底下； 10 一屏蔽層係由一第二導電性類型的擴散區所形 成，該屏蔽層係被設在矽基材表面位於閘電極第一側的 主動區中，而使其内緣與閘電極第一側的側壁表面對 齊，且該屏蔽層會覆蓋該檢光區位在閘電極第一側的部 份； 15 一浮動擴散區係由第一導電性類型的擴散區所形 成，而被設在該主動區中位於閘電極的第二側；及 一通道區係由第二導電性類型的擴散區所形成，而 被設在該主動區中位於閘電極的正下方； 該通道區包含： 20 一第一通道區部具有第二導電性類型，該第一通道 區部的第一端係鄰接於屏蔽層，而另一端會伸入閘電極 正下方的區域，並覆蓋該檢光區伸入通道區底下的部 份；及 一第二通道區部具有第二導電性類型而鄰接於浮 32 1276223 動擴散區； 該第一通道區部含有一第二導電性類型的雜質元 素其濃度係低於該屏蔽層中的雜質濃度； 該第二通道區部所含的雜質元素之濃度係比第一 5 通道區部的雜質濃度更低。 2·如申請專利範圍第1項之半導體顯像元件’其中該屏蔽 層至少在一覆蓋位於閘電極第一側之檢光區的部份會 瞻 含有均一濃度的雜質元素。 3·如申請專利範圍第1項之半導體顯像元件，其中又在第 1〇 一通道區部底下會設有一中間區介於該第一通道區部 與檢光區之間，而使該中間區具有一雜質濃度相同於第 一通道區部的雜質濃度。 4·如申請專利範圍第1項之半導體顯像元件，其中又在第 一通道區部與第二通道區部之間會設有一第三通道區 5 部，而使該第三通道區部具有一雜質濃度介於第一和第 % 二通道區部的雜質濃度之間。 • 5·如申請專利範圍第1項之半導體顯像元件，其中該第一 和弟二通道區部會在該通道區内形成一電位梯度，而使 • 該電位梯度整體朝該浮動擴散區斜傾。 20 6· 一種半導體顯像元件，包含： 一矽基材設有一主動區； 一閘電極透過一閘絕緣膜被設在該矽基材上而對 應於該主動區中之一通道區； 一檢光區係由一第一導電性類型的擴散區所形 33 1276223 成’該檢光區係被設在該主動區中位於閘電極的第一 側，而使其頂部與矽基材表面分開，且其内緣會伸入閘 電極正下方的通道區底下； 一屏蔽層係由一第二導電性類型的擴散區所形 5 成5該屏蔽層係被設在石夕基材表面位於閘電極第一側的 主動區中，而使其内緣與閘電極第一側的側壁表面對 齊，且該屏蔽層會覆蓋該檢光區位在閘電極第一側的部 份； 一浮動擴散區係由第一導電性類型的擴散區所形 10 成’而被設在該主動區中位於閘電極的第二側，及 一通道區係由第二導電性類型的擴散區所形成，而 被設在該主動區中位於閘電極的正下方； 該通道區包含： 一第一通道區部具有第二導電性類型，該第一通道 15 區部的第一端係鄰接於屏蔽層，而另一端會伸入閘電極 正下方的區域，並覆蓋該檢光區伸入通道區底下的部 份；及 一第二通道區部具有第二導電性類型而鄰接於浮 動擴散區； 20 該第一通道區部含有一第二導電性類型的雜質元 素其濃度係低於該屏蔽層中的雜質濃度； 該第二通道區部含有一第一導電'性類型的雜質元 素及一第二導電性類型的雜質元素，而使該第一通道區 部中的第二導電性類型之載體濃度大於第二通道區部 34 1276223 中者。 7.如申請專利範圍第6項的半導體顯像元件，其中該檢光 區的底緣係被設在一比形成該主動區的元件隔離結構 之底緣更深的深度。 5 8.如申請專利範圍第7項的半導體顯像元件，其中會製成 一第二導電性類型的井包圍該檢光區，而使該檢光區具 有一深度超過該元件隔離結構的底緣但不超過該檢光 區的底緣。 9. 一種使用半導體顯像元件的光檢測方法，該半導體元件 10 包含：一矽基材設有一主動區；一閘電極透過一閘絕緣 膜被設在該矽基材上而對應於該主動區中之一通道 區；一檢光區係由一第一導電性類型的擴散區所形成， 該檢光區係被設在主動區中位於閘電極的第一側，而使 其頂部與矽基材表面分開，且其内緣會伸入閘電極正下 15 方的通道區底下；一屏蔽層係由一第二導電性類型的擴 散區所形成，該屏蔽層係被設在矽基材表面位於閘電極 第一側的主動區中，而使其内緣與閘電極第一側的側壁 表面對齊，且該屏蔽層會覆蓋該檢光區位在閘電極第一 側的部份；一浮動擴散區係由第一導電性類型的擴散區 20 所形成，而被設在該主動區中位於閘電極的第二側；及 一通道區係由第二導電性類型的擴散區所形成，而被設 在該主動區中位於閘電極的正下方；該通道區包含：一 第一通道區部具有第二導電性類型，該第一通道區部的 第一端係鄰接於該屏蔽層，而另一端會伸入閘電極正下 35 1276223 方的區域，並覆蓋該檢光區伸入通道區底下的部份；及 一第二通道區部具有第二導電性類型而鄰接於浮動擴 散區；該第一通道區部含有一第二導電性類型的雜質元 素其濃度係低於該屏蔽層中的雜質濃度；該第二通道區 5 部所含的雜質元素之濃度係比第一通道區部的雜質濃 度更低； 而該光檢測方法包含在一接收光模式中對該閘電 極施加一+0·3至+0.7V之電壓的步驟。 10. —種使用半導體顯像元件的光檢測方法，該半導體元件 10 包含：一石夕基材設有一主動區被一元件隔離結構所界 限；一閘電極透過一閘絕緣膜被設在該矽基材上而對應 於該主動區中之一通道區；一檢光區係由一 η型擴散區 所形成’該檢光區係被設在主動區中位於閘電極的第一 側，而使其頂部與矽基材表面分開，且其内緣會伸入閘 15 電極正下方的通道區底下；一屏蔽層係由一ρ型擴散區 所形成，該屏蔽層係被設在矽基材表面位於閘電極第一 側的主動區中，而使其内緣與閘電極第一側的側壁表面 對齊，且該屏蔽層會覆蓋該檢光區位在閘電極第一側 的部份；一導動擴散區係由一η型擴散區所形成，且被 20 設在該主動區中位於閘電極的第二側；及一通道區係由 一Ρ型擴散區所形成，且被設在該主動區中位於閘電極 的正下方； 而該光檢測方法包含在一接收光模式中對該閘電 極施加一-0.5至-2V之電壓的步驟。 36 1276223 11. 一種半導體顯像元件的製造方法，包含以下步驟： 在一矽基材的表面上製成一第一導電性類型的第 一擴散區，其係將一第一導電性類型的雜質元素注入該 矽基材上之一主動區中，而使該第一擴散區以一第一深 5 度與一第一雜質濃度覆設在該主動區的整個表面上； 在第一擴散區底下製成一第二導電性類型的檢光 區，其係以一第一阻罩圖案覆蓋該第一擴散區的第一部 份，並用該第一阻罩圖案作為罩體來將一第二導電性類 型的雜質元素注入與第<擴散區重疊的主動區中，而使 10 該第二導電性類型的雜質元素注入一比第一深度更深 的第二深度； 在該檢光區上製成一第一導電性類型的第二擴散 區，其係用該第一阻罩圖案作為罩體來將一第一導電性 類型的雜質元素注入與檢光區重疊的主動區中至前述 15 第一深度或一較淺的深度，而使該第二擴散區所含的第 一導電性類型之雜質元素具有比第一擴散區更高的第 二雜質濃度； 在該矽基材上透過一閘絕緣膜來製成一閘電極，而 使該閘電極覆蓋第一擴散區和第二擴散區之間的邊界； 20 在第二擴散區的表面上製成一第一導電性類型之 擴散區的屏蔽層，其係用該閘電極與一第二阻罩圖案作 為罩體5該第二阻罩圖案會覆盡該主動區相對於閘電極 位在檢光區之相反側的部份，來將一第一導電性類型的 雜質元素注入主動區中，而使該屏蔽層所含的第一導電 37 1276223 性類型之雜質元素具有一比第二雜質濃度更高的第三 雜質濃度；及 製成一第二導電性類型的浮動擴散區，其係用該閘 電極與一第三阻罩圖案作為罩體來將一第二導電性類 5 型的雜質元素注入主動區中，而該第三阻罩圖案會覆蓋 該主動區相對於閘電極位在該檢光區同側的部份。 12. 如申請專利範圍第11項之方法，其中該製成第二擴散區 的步驟係包含複數個離子植入步驟，而將一第一導電性 類型的雜質元素對人矽基材的表面呈一斜角來注入，該 10 各離子植入步驟係會改變雜質元素的注入方向來進行。 13. —種半導體顯像元件的製造方法，包含以下步驟： 在一矽基材上被一元件隔離區所界限的主動區中 製成一第一導電性類型的第一擴散區，其係將一第一導 電性類型的、雜質元素注入主動區中至一比該元件隔離 15 區之底緣更深的第一深度； 在第一擴散區的表面上製戒一第二導電性類型的 第二擴散區，其係將一第二導電性類型的雜質元素注入 一較淺的第二深度； 在第一擴散區中製成一第二導電性類型的井並界 20 定該顯像元件之一檢光區，其係在該主動區上製設一第 一阻罩圖案對應於該檢光區，而來覆蓋要形成該檢光區 的第一區，並使用該第一阻罩圖案作為罩體來將一第二 導電性類型的雜質元素注入主動區至一深度，該深度會 比元件隔離區的底緣更深但不超過第一擴散區的底緣； 38 1276223 製成一第二導電性類型的第二區，但使其載體濃度 低於第一區的載體濃度，其係用該第一阻罩圖案將一第 一導電性類型的雜質元素注入主動區至前述第二深 度，而使該第二區形成於該主動區未被第一阻罩圖案覆 5 蓋的部份中； 在該矽基材上透過一閘絕緣膜來製成一閘電極，而 使其覆蓋前述第一和.第二部份之間的邊界； 製成一第二導電性類型的屏蔽層，而使其載體濃度 高於該主動區中的第一部份，其係以一第三阻罩圖案來 10 覆蓋該主動區相對於閘電極位在檢光區相反側的部 份，並用閘電極與第三阻罩圖案作為罩體來將一第二雜 質元素注入與第二擴散區重疊的主動區中；及 在該檢光區相反側的主動區中注入一第一導電性 類型的雜質元素來製成一第一導電性類型的浮動擴散 15 區0
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Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070001100A1 (en) * 2005-06-30 2007-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Light reflection for backside illuminated sensor
JP4764682B2 (ja) * 2005-09-07 2011-09-07 パナソニック株式会社 固体撮像装置の製造方法
KR100871714B1 (ko) * 2005-12-05 2008-12-05 한국전자통신연구원 트랜스퍼 트랜지스터 및 이를 구비한 저잡음 이미지 센서
US7638852B2 (en) * 2006-05-09 2009-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making wafer structure for backside illuminated color image sensor
US8704277B2 (en) * 2006-05-09 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Spectrally efficient photodiode for backside illuminated sensor
US7791170B2 (en) 2006-07-10 2010-09-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a deep junction for electrical crosstalk reduction of an image sensor
US7795655B2 (en) * 2006-10-04 2010-09-14 Sony Corporation Solid-state imaging device and electronic device
JP5584982B2 (ja) 2009-02-09 2014-09-10 ソニー株式会社 固体撮像素子およびカメラシステム
US7999342B2 (en) 2007-09-24 2011-08-16 Taiwan Semiconductor Manufacturing Company, Ltd Image sensor element for backside-illuminated sensor
FR2924532B1 (fr) 2007-11-30 2009-12-18 E2V Semiconductors Capteur d'image a pixel a quatre ou cinq transistors avec reduction de bruit de reinitialisation
KR100959435B1 (ko) * 2007-12-26 2010-05-25 주식회사 동부하이텍 이미지 센서 및 그 제조방법
KR100997326B1 (ko) * 2007-12-27 2010-11-29 주식회사 동부하이텍 이미지 센서 및 그 제조방법
JP5215963B2 (ja) * 2009-04-10 2013-06-19 シャープ株式会社 固体撮像素子およびその駆動方法、固体撮像素子の製造方法、電子情報機器
EP2453477B1 (en) * 2009-07-10 2015-10-14 Shimadzu Corporation Solid state imaging element
JP5531580B2 (ja) * 2009-11-25 2014-06-25 ソニー株式会社 固体撮像装置、および、その製造方法、電子機器
US8237207B2 (en) * 2010-01-12 2012-08-07 Himax Imaging, Inc. Back side illumination image sensor and a process thereof
US9153621B2 (en) 2010-01-12 2015-10-06 Himax Imaging, Inc. Process of forming a back side illumination image sensor
JP5651982B2 (ja) * 2010-03-31 2015-01-14 ソニー株式会社 固体撮像装置、固体撮像装置の製造方法、及び電子機器
EP2654074B1 (de) 2010-03-31 2016-10-26 EV Group E. Thallner GmbH Verfahren zum permanenten Verbinden zweier Metalloberflächen
JP5489855B2 (ja) * 2010-05-14 2014-05-14 キヤノン株式会社 固体撮像装置の製造方法
US8487350B2 (en) 2010-08-20 2013-07-16 Omnivision Technologies, Inc. Entrenched transfer gate
CN102387316B (zh) * 2010-08-31 2014-11-05 比亚迪股份有限公司 一种高动态范围的像素单元及图像传感器
JP5818452B2 (ja) * 2011-02-09 2015-11-18 キヤノン株式会社 固体撮像装置
JP2013016675A (ja) * 2011-07-05 2013-01-24 Sony Corp 固体撮像装置、電子機器、及び、固体撮像装置の製造方法
US8853783B2 (en) * 2012-01-19 2014-10-07 Globalfoundries Singapore Pte. Ltd. ESD protection circuit
FR2986906B1 (fr) * 2012-02-15 2015-06-19 New Imaging Technologies Sas Structure de pixel actif a transfert de charge ameliore
JP5458135B2 (ja) * 2012-03-28 2014-04-02 シャープ株式会社 固体撮像素子の製造方法
US8872301B2 (en) * 2012-04-24 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Dual profile shallow trench isolation apparatus and system
US9287319B2 (en) * 2012-11-16 2016-03-15 Sri International CMOS multi-pinned (MP) pixel
GB2516971A (en) * 2013-08-09 2015-02-11 St Microelectronics Res & Dev A Pixel
US9748290B2 (en) * 2014-02-03 2017-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for forming image sensor with lateral doping gradient
CN104505394B (zh) * 2014-12-10 2019-02-01 中国科学院半导体研究所 兼容测距的cmos图像传感器像素单元及其制作方法
JP2016178145A (ja) * 2015-03-19 2016-10-06 セイコーエプソン株式会社 固体撮像素子及びその製造方法
JP6668600B2 (ja) * 2015-03-19 2020-03-18 セイコーエプソン株式会社 固体撮像素子及びその製造方法
JP6609948B2 (ja) * 2015-03-19 2019-11-27 セイコーエプソン株式会社 固体撮像素子及びその製造方法
JP6623594B2 (ja) * 2015-07-22 2019-12-25 セイコーエプソン株式会社 固体撮像素子及びその製造方法
CN108419031B (zh) * 2018-03-08 2020-12-29 京东方科技集团股份有限公司 像素电路及其驱动方法和图像传感器
CN110544701A (zh) * 2019-08-30 2019-12-06 德淮半导体有限公司 半导体结构及其形成方法
KR20220108477A (ko) * 2021-01-27 2022-08-03 삼성전자주식회사 반도체 장치 및 이를 포함하는 이미지 센서
KR20220152457A (ko) 2021-05-07 2022-11-16 삼성전자주식회사 이미지 센서 및 그 동작 방법
CN115911072B (zh) * 2023-01-04 2023-05-26 湖北江城芯片中试服务有限公司 半导体器件及其制作方法以及cmos图像传感器

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5268587A (en) * 1989-03-20 1993-12-07 Hitachi, Ltd. Semiconductor integrated circuit device including a dielectric breakdown prevention circuit
JP3125303B2 (ja) * 1990-11-26 2001-01-15 日本電気株式会社 固体撮像素子
KR100192954B1 (ko) * 1996-07-18 1999-06-15 김광호 수직형 전달게이트를 가지는 전하결합형 고체촬상소자 및 그 제조방법
JP3176300B2 (ja) * 1997-01-09 2001-06-11 山形日本電気株式会社 固体撮像装置及びその製造方法
US6023081A (en) * 1997-11-14 2000-02-08 Motorola, Inc. Semiconductor image sensor
JP3403061B2 (ja) 1998-03-31 2003-05-06 株式会社東芝 固体撮像装置
US6690423B1 (en) * 1998-03-19 2004-02-10 Kabushiki Kaisha Toshiba Solid-state image pickup apparatus
JPH11274450A (ja) * 1998-03-19 1999-10-08 Toshiba Corp 固体撮像装置
JP2000091551A (ja) 1998-09-11 2000-03-31 Toshiba Corp 固体撮像装置およびその製造方法
JP4284752B2 (ja) * 1999-05-31 2009-06-24 ソニー株式会社 固体撮像素子
JP3934827B2 (ja) * 1999-06-30 2007-06-20 株式会社東芝 固体撮像装置
KR100436060B1 (ko) * 2001-12-07 2004-06-12 주식회사 하이닉스반도체 전하운송효율을 높인 시모스 이미지센서
JP3635279B2 (ja) * 2003-02-21 2005-04-06 松下電器産業株式会社 固体撮像装置およびその製造方法およびインターライン転送型ｃｃｄイメージセンサ
US6921934B2 (en) * 2003-03-28 2005-07-26 Micron Technology, Inc. Double pinned photodiode for CMOS APS and method of formation
US7148528B2 (en) * 2003-07-02 2006-12-12 Micron Technology, Inc. Pinned photodiode structure and method of formation
JP4758061B2 (ja) * 2003-10-16 2011-08-24 パナソニック株式会社 固体撮像装置およびその製造方法
US7271430B2 (en) * 2004-06-04 2007-09-18 Samsung Electronics Co., Ltd. Image sensors for reducing dark current and methods of fabricating the same
US7666703B2 (en) * 2005-01-14 2010-02-23 Omnivision Technologies, Inc. Image sensor pixel having a lateral doping profile formed with indium doping

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