KR100555618B1 - 반도체장치 - Google Patents

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Abstract

반도체기판(1) 상에 웰(2)이 형성되어 있다. 그 웰(2)에는, 게이트전극(7a), 소스영역(4b), 소스전계 완화층(5b) 및 소스·드레인영역(5a)을 포함하는 하나의 MOS 트랜지스터(T1)와, 게이트전극(7b), 드레인영역(4a), 드레인전계 완화층(5c) 및 소스·드레인영역(5a)을 포함하는 다른 MOS 트랜지스터(T2)가 각각 형성되어 있다. 하나의 MOS 트랜지스터(T1)와 다른 MOS 트랜지스터(T2)는, 양쪽 트랜지스터에 공통의 소스·드레인영역(5a)을 통해 직렬로 접속되어 있다. 이것에 의해 고내압 MOS 트랜지스터를 포함하는 소자의 직렬접속에서, 패턴레이아웃의 면적의 증대가 억제되는 반도체장치를 제공한다.
반도체, 고내압, MOS, 트랜지스터, 소스, 드레인, 직렬접속

Description

반도체장치{SEMICONDUCTOR DEVICE}
도 1은 본 발명의 실시예 1에 관한 반도체장치의 도 2에 나타내는 단면선 I-I에서의 단면도이다.
도 2는 동실시예에서, 도 1에 나타내는 반도체장치의 평면도이다.
도 3은 동실시예에서, 도 1 및 도 2에 나타내는 반도체장치의 하나의 등가회로를 나타내는 도면이다.
도 4는 동실시예에서, 도 1 및 도 2에 나타내는 반도체장치의 다른 등가회로를 나타내는 도면이다.
도 5는 본 발명의 실시예 2에 관한 반도체장치의 도 6에 나타내는 단면선 V-V에서의 단면도이다.
도 6은 동실시예에서, 도 5에 나타내는 반도체장치의 평면도이다.
도 7은 동실시예에서, 도 5 및 도 6에 나타내는 반도체장치의 등가회로를 나타내는 도면이다.
도 8은 본 발명의 실시예 3에 관한 반도체장치의 평면도이다.
도 9는 동실시예에서, 도 8에 나타내는 반도체장치의 효과를 설명하기 위한 하나의 평면도이다.
도 10은 본 발명의 실시예 4에 관한 반도체장치의 평면도이다.
도 11은 동실시예에서, 도 10에 나타내는 반도체장치의 하나의 등가회로를 나타내는 도면이다.
도 12는 동실시예에서, 도 10에 나타내는 반도체장치의 다른 등가회로를 나타내는 도면이다.
도 13은 본 발명의 실시예 5에 관한 반도체장치의 도 14에 나타내는 단면선 XIII-XIII에서의 단면도이다.
도 14는 동실시예에서, 도 13에 나타내는 반도체장치의 평면도이다.
도 15는 본 발명의 실시예 6에 관한 반도체장치의 평면도이다.
도 16은 본 발명의 실시예 7에 관한 반도체장치의 평면도이다.
도 17은 동실시예에서, 도 16에 나타내는 반도체장치의 하나의 등가회로를 나타내는 도면이다.
도 18은 동실시예에서, 도 16에 나타내는 반도체장치의 다른 등가회로를 나타내는 도면이다.
도 19는 본 발명의 실시예 8에 관한 반도체장치의 평면도이다.
도 20은 동실시예에서, 도 19에 나타내는 반도체장치의 하나의 등가회로를 나타내는 도면이다.
도 21은 동실시예에서, 도 19에 나타내는 반도체장치의 다른 등가회로를 나타내는 도면이다.
*도면의 주요부분에 대한 부호의 설명*
1 : 반도체기판 2 : 웰
3a∼3e : 소자분리 절연막 4a : 드레인영역
4b : 소스영역 4c, 4d : 소스·드레인영역
5a : 소스·드레인영역 5b : 소스전계 완화층
5c : 드레인전계 완화층
5d, 5e : 소스·드레인전계 완화층
6a, 6b, 6c 게이트 절연막 7a∼7d : 게이트전극
7e : 전극 8 : 실리콘 산화막
8a∼8d : 콘택홀
9, 10, 12, 13, 14, 15, 16 : 알루미늄 배선
9a, 10a, 12a, 13a, 14a, 15a, 16a : 콘택부
11a, 11b, 11c : 채널영역
본 발명은 반도체장치에 관한 것으로, 특히, 고내압 MOS 트랜지스터를 구비한 반도체장치에 관한 것이다.
로직회로나 아날로그 회로에 고내압 MOS(Metal Oxide Semiconductor) 트랜지스터가 적용되어 있는 반도체장치가 있다. 그와 같은 반도체장치의 일례로서 일본 특허공개 2001-94103호 공보에 기재된 반도체장치에 대하여 설명한다.
동일 공보에 기재된 반도체장치에서는, 반도체기판 상의 소정의 영역에 하나의 n채널형의 고내압 MOS 트랜지스터가 형성되어 있다.
우선, P형 반도체기판 중에 P형 웰이 형성되어 있다. P형 웰은 고내압 MOS 트랜지스터용의 웰 확산층이다. 이 P형 웰 상에 게이트 산화막을 개재시켜 게이트전극이 형성되어 있다.
게이트전극과 드레인 확산층과의 사이 및 게이트전극과 소스확산층과의 사이에는, LOCOS(Local Oxidation of Silicon) 산화막이 형성되어 있다. LOCOS 산화막에 의해, 게이트전극과 드레인 확산층이 표면 상에서 전기적으로 분리됨과 동시에, 게이트전극과 소스확산층이 표면 상에서 전기적으로 분리된다.
게이트전극 양단부 하의 LOCOS 산화막의 바로 아래에는, 드레인측 오프셋영역과 소스측 오프셋영역이 각각 형성되어 있다. 드레인 확산층의 아래쪽에 드레인측 웰 오프셋영역이 형성되어 있다. 소스확산층의 아래쪽에 소스측 웰 오프셋영역이 형성되어 있다.
게이트, 드레인 및 소스는, N형 분리확산층, P형 분리확산층, LOCOS 산화막에 의해, P형 웰 확산층의 전위를 취하기 위한 확산층이 되는 채널스토퍼와 전기적으로 분리되어 있다. 그 채널스토퍼는 고내압 MOS 트랜지스터를 둘러싸도록 형성되어 있다.
종래의 고내압 MOS 트랜지스터를 구비한 반도체장치는, 상기한 바와 같이 구성되어 있다.
그렇지만, 전술한 종래의 반도체장치에서는, 다음과 같은 문제점이 있었다. 고내압 MOS 트랜지스터를 NAND 회로 및 NOR 회로 등의 로직회로에 적용하는 경우나 아날로그 회로에 적용한 경우에서는, 고내압 MOS 트랜지스터를 직렬로 접속해야 한다.
전술한 고내압 MOS 트랜지스터를 직렬로 접속시키기 위해서는, 하나의 채널스토퍼 내에 형성된 고내압 MOS 트랜지스터의 소스·드레인과 다른 채널스토퍼 내에 형성된 고내압 MOS 트랜지스터의 소스·드레인을, 예를 들면 알루미늄 배선에 의해 접속하게 된다.
이때, 채널스토퍼를 포함하는 고내압 MOS 트랜지스터가 형성된 영역(패턴)을 반복하여 배치함으로써, 고내압 MOS 트랜지스터가 직렬로 접속된다.
이와 같이 하여 해당 패턴이 반복하여 배치됨으로써, 반도체기판 상에 차지하는 해당 패턴의 점유면적이 커져, 반도체장치 전체로서 패턴레이아웃의 면적이 커진다는 문제가 생겼다.
또한, 고내압 MOS 트랜지스터에 저항소자가 접속되는 회로인 경우에는, 저항소자가 고내압 MOS 트랜지스터에 접속되기 때문에, 저항소자에도 높은 내압이 요구된다.
높은 내압을 확보하기 위해 저항소자로서, 예를 들면 LOCOS 산화막 상에 폴리실리콘막으로 이루어지는 저항소자가 형성되는 경우가 있다. 이와 같이 하여 형 성된 저항소자는, 예를 들면 알루미늄 배선을 통해 고내압 MOS 트랜지스터의 소스·드레인에 접속되게 된다.
저항소자가 고내압 MOS 트랜지스터에 직렬접속되는 경우에서도, LOCOS 산화막 상에 폴리실리콘막으로 이루어지는 저항소자를 형성하기 위한 영역을 확보하지 않으면 안되고, 반도체장치 전체로서 패턴레이아웃의 면적이 커진다는 문제가 생겼다.
본 발명은 상기 문제점을 해결하기 위해 이루어진 것으로, 그 목적은, 고내압 MOS 트랜지스터와 같이 직렬접속이나 고내압 MOS 트랜지스터와 저항소자와의 직렬접속과 같이, 고내압 MOS 트랜지스터를 포함하는 소자의 직렬접속에서, 패턴레이아웃의 면적의 증대가 억제되는 반도체장치를 제공하는 것이다.
본 발명에 관한 하나의 반도체장치는, 제1 도전형의 제1 불순물영역과 제1 분리절연막과 제2 도전형의 제2 불순물영역과 제2 도전형의 제3 불순물영역과 제2 도전형의 제4 불순물영역과 제1 전극부와 제2 전극부를 구비하고 있다. 제1 도전형의 제1 불순물영역은, 반도체기판의 주표면에 형성되어 있다. 제1 분리절연막은 제1 불순물영역의 표면에 형성되어 있다. 제2 도전형의 제2 불순물영역은, 제1 분리절연막의 바로 아래에 위치하는 제1 불순물영역의 부분에 형성되어 있다. 제2 도전형의 제3 불순물영역은, 제1 불순물영역의 부분의 표면에 제1 분리절연막과 거리를 두고 형성되어 있다. 제2 도전형의 제4 불순물영역은, 제1 분리절연막에 대하여 제3 불순물영역이 위치하는 측과는 반대측의 제1 불순물영역의 부분의 표면에, 제1 분리절연막과 거리를 두고 형성되어 있다. 제1 전극부는, 제2 불순물영역과 제3 불순물영역의 사이에 배치진 제1 불순물영역의 부분 상에 형성되어 있다. 제2 전극부는, 제2 불순물영역과 제4 불순물영역의 사이에 배치된 제1 불순물영역의 부분 상에 형성되어 있다.
이 구조에 의하면, 우선, 제2 불순물영역, 제3 불순물영역 및 제1 도전부를 포함하는 하나의 MOS 트랜지스터가 구성되고, 제2 불순물영역, 제4 불순물영역 및 제2 도전부를 포함하는 다른 MOS 트랜지스터가 구성된다. 하나의 MOS 트랜지스터와 다른 MOS 트랜지스터는, 양쪽 MOS 트랜지스터에 공통의 제2 불순물영역을 통해 직렬로 접속되어 있다. 이것에 의해, 각각의 MOS 트랜지스터를 직렬로 접속시킨 경우와 비교하면, MOS 트랜지스터의 점유면적을 감소할 수 있어, 반도체장치에서의 패턴레이아웃의 면적의 증대를 억제할 수 있다.
본 발명에 관한 다른 반도체장치는, 제1 도전형의 제1 불순물영역과 분리절연막과 제2 도전형의 제2 불순물영역과 제2 도전형의 제3 불순물영역과 제2 도전형의 제4 불순물영역과 전극부를 구비하고 있다. 제1 도전형의 제1 불순물영역은 반도체기판의 주표면에 형성되어 있다. 분리절연막은 제1 불순물영역의 표면에 형성되어 있다. 제2 도전형의 제2 불순물영역은, 분리절연막의 바로 아래에 위치하는 제1 불순물영역의 부분에 형성되어 있다. 제2 도전형의 제3 불순물영역은, 제2 불순물영역과 전기적으로 접속되고, 분리절연막으로부터 떨어진 방향으로 향하여 제1 불순물영역의 부분에 형성되어 있다. 제2 도전형의 제4 불순물영역은, 분리절연막과 거리를 두고 제3 불순물영역이 위치하는 측과는 반대측의 제1 불순물영역의 부분의 표면에 형성되어 있다. 전극부는 제2 불순물영역과 제4 불순물영역의 사이에 배치된 제1 불순물영역의 부분 상에 형성되어 있다. 제2 불순물영역에서는, 전극부 측으로부터 제3 불순물영역의 측에 도달할 때까지의 사이에, 전극부로부터 제3 불순물영역을 향하는 방향과 대략 직교하는 방향에 따른 폭이 보다 좁아지는 부분이 형성되어 있다.
이 구조에 의하면, 우선, 제2 불순물영역, 제3 불순물영역, 제4 불순물영역 및 전극부를 포함하는 MOS 트랜지스터가 구성된다. 그 MOS 트랜지스터에서의 제2 불순물영역이 저항소자로서의 기능도 다하게 하여, MOS 트랜지스터에 저항소자가 직렬로 접속된 것으로 된다. 이것에 의해, MOS 트랜지스터와 저항소자를, 예를 들면 알루미늄 배선 등에 의해 접속하는 경우 등과 비교하면, MOS 트랜지스터와 저항소자와의 점유면적을 감소할 수 있어, 반도체장치에서의 패턴레이아웃의 면적의 증대를 억제할 수 있다.
[발명의 실시예]
(실시예 1)
본 발명의 실시예 1에 관한 고내압 MOS 트랜지스터를 구비한 반도체장치에 대하여 설명한다. 도 1 및 도 2에 나타내는 바와 같이, 반도체기판(1) 상에 제1 불순물영역으로서의 웰(2)이 형성되어 있다. 그 웰(2)의 표면의 소정의 영역에, 소자분리 절연막(3a∼3e)이 각각 형성되어 있다.
소자분리 절연막(3a, 3b) 사이에 배치된 웰(2)의 표면에는, 제4 불순물영역으로서의 드레인영역(4a)이 형성되어 있다. 그 소자분리 절연막(3a, 3b)의 바로 아래의 웰(2)의 영역에는, 드레인의 전계를 완화하기 위한 제4 불순물영역으로서의 드레인전계 완화층(5c)이 형성되어 있다.
한편, 소자분리 절연막(3d, 3e) 사이에 배치된 웰(2)의 표면에는, 제3 불순물영역으로서의 소스영역(4b)이 형성되어 있다. 그 소자분리 절연막(3d, 3e)의 바로 아래의 웰(2)의 영역에는, 소스의 전계를 완화하기 위한 제3 불순물영역으로서의 소스전계 완화층(5b)이 형성되어 있다.
그리고, 소자분리 절연막(3c)의 바로 아래의 웰(2)의 영역에는, 제2 불순물영역으로서의 소스·드레인영역(5a)이 형성되어 있다. 소자분리 절연막(3b, 3c) 사이에 배치된 웰(2)의 표면 상에는, 게이트 절연막 6b를 개재시켜 제2 전극부로서의 게이트전극(7b)이 형성되어 있다.
또한, 소자분리 절연막(3c, 3d) 사이에 배치된 웰(2)의 표면 상에는, 게이트 절연막(6a)을 개재시켜 제1 전극부로서의 게이트전극(7a)이 형성되어 있다.
게이트전극(7a, 7b)을 덮도록 반도체기판(1) 상에 실리콘 산화막(8)이 형성되어 있다. 그 실리콘 산화막에 드레인영역(4a), 소스(4b)의 표면을 각각 노출하는 콘택홀(8b, 8a)이 각각 형성되어 있다.
실리콘 산화막(8) 상에는, 알루미늄 배선(9, 10, 12, 13)이 형성되어 있다. 드레인영역(4a)은 콘택부(10a)를 통해 알루미늄 배선(10)과 전기적으로 접속되어 있다. 한편, 소스영역(4b)은 콘택부(9a)를 통해 알루미늄 배선(9)와 전기적으로 접속되어 있다.
또한, 게이트전극(7a)은 알루미늄 배선(12)과 콘택부(12a)를 통해 전기적으로 접속되어 있다. 게이트전극(7b)은 알루미늄 배선(13)과 콘택부(13a)를 통해 전기적으로 접속되어 있다.
하나의 MOS 트랜지스터(T1)는, 게이트전극(7a), 소스영역(4b), 소스전계 완화층(5b) 및 소스·드레인영역(5a)을 포함하여 구성된다. 다른 MOS 트랜지스터(T2)는, 게이트전극(7b), 드레인영역(4a), 드레인전계 완화층(5c) 및 소스·드레인영역 (5a)을 포함하여 구성된다.
전술한 반도체장치에서는, 소자분리 절연막(3c)의 바로 아래의 웰(2)의 영역에 형성된 소스·드레인영역(5a)은, 하나의 MOS 트랜지스터(T1)에 대해서는 드레인영역이 되고, 다른 MOS 트랜지스터(T2)에 대해서는 소스영역이 된다. 그 소스·드레인영역(5a)을 통해, 도 3 및 도 4에 나타내는 바와 같이, 하나의 MOS 트랜지스터 (T1)와 다른 MOS 트랜지스터(T2)가 직렬로 접속되어 있다.
이때, 도 3에서는, MOS 트랜지스터(T1, T2)가 n채널형 MOS 트랜지스터인 경우의 등가회로가 표시되고, 도 4에서는, MOS 트랜지스터(T1, T2)가 p채널형 MOS 트랜지스터인 경우의 등가회로가 표시되어 있다.
이와 같이, 본 반도체장치에서는, 하나의 MOS 트랜지스터(T1)와 다른 MOS 트랜지스터(T2)와 공통의 소스·드레인영역(5a)을 통해, 하나의 MOS 트랜지스터(T1)와 다른 MOS 트랜지스터(T2)가 직렬로 접속되어 있다.
이것에 의해, 개개의 MOS 트랜지스터를 직렬로 접속시킨 반도체장치와 비교하면, 본 반도체장치에서는, MOS 트랜지스터(T1, T2)의 점유면적을 감소할 수 있어, 반도체장치에서의 패턴레이아웃의 면적의 증대를 억제할 수 있다.
또한, 소스전계 완화층(5b), 드레인전계 완화층(5c) 및 소스·드레인영역(5a)의 각각의 불순물 농도는, 드레인영역(4a) 및 소스영역(4b)의 불순물 농도보다도 낮게 설정되어 있음으로써, 이들 영역과 웰(2)과의 접합에 대하여 높은 접합내압을 갖게 할 수 있다.
(실시예 2)
전술한 반도체장치에서는, 소자분리 절연막(3a∼3e)의 각각의 바로 아래에 위치하는 웰(2)의 영역의 부분에, 드레인전계 완화층(5c), 소스·드레인영역(5a) 및 소스전계 완화층(5b)이 형성되는 경우를 예로 들어 설명하였다.
여기서는, 드레인전계 완화층, 소스·드레인영역 및 소스전계 완화층이 웰로서 형성되는 경우를 예로 들어 설명한다.
도 5 및 도 6에 나타내는 바와 같이, 소자분리 절연막(3a, 3b) 및 드레인영역(4a)의 바로 아래의 영역에는, 반도체기판(1)의 표면에 도달하는 웰(55c)이 형성되어 있다.
또한, 소자분리 절연막(3c)의 바로 아래의 영역에는, 반도체기판(1)의 표면에 도달하는 웰(55a)이 형성되어 있다. 더욱이, 소자분리 절연막(3d, 3e) 및 소스영역 (4b)의 바로 아래의 영역에는, 반도체기판(1)의 표면에 도달하는 웰(55b)이 형성되어 있다. 반도체기판(1)은, 웰(55a∼55c)의 도전형과는 반대의 도전형으로 설정되어 있다.
따라서, 도 7에 표시되는 반도체장치의 등가회로에서는, 직렬로 접속된 하나의 MOS 트랜지스터(T1)와 다른 MOS 트랜지스터(T2)에서의 백게이트는 반도체기판(1)의 전위와 동일한 전위가 된다.
또한, 웰(55a∼55c)의 불순물 농도는, 드레인영역(4a) 및 소스영역(4b)의 불순물 농도보다도 낮게 설정되어 있다.
이때, 이외의 구성에 대해서는 도 1에 나타내는 반도체장치와 동일하므로, 동일부재에는 동일부호를 부착하고 그 설명을 생략한다.
전술한 반도체장치에서는, 실시예 1에서 설명한 효과에 부가하여 다음과 같은 효과를 얻을 수 있다.
즉, 예를 들면 반도체기판(1)으로서 p형의 반도체기판을 사용하여 n채널형의 MOS 트랜지스터를 형성하는 경우에는, n형의 웰(55a∼55c)을 형성함으로써, n형의 전계완화층을 형성할 필요가 없어져, 공정의 간략화를 도모할 수 있다.
(실시예 3)
여기서는, 게이트폭(채널폭)이 서로 다른 2개의 MOS 트랜지스터를 직렬로 접속시킨 반도체장치를 예로 들어 설명한다.
도 8에 나타내는 바와 같이, MOS 트랜지스터(T1)에서의 채널(W1)은, MOS 트랜지스터(T2)에서의 채널폭(W2)보다도 짧게 설정되어 있다. 소스·드레인영역(5a)에서의 각 게이트전극(7a, 7b)이 연장되는 방향에 따른 폭에서는, 점선프레임(A)에 나타내는 바와 같이, 채널영역(11b)의 측에 위치하는 부분으로부터 채널영역(11a)의 측에 위치하는 부분에 걸쳐 원만하게 변화되는 부분이 있다.
이때, 이것 이외의 구성에 대해서는 도 1에 나타내는 반도체장치의 구성과 동일하므로, 동일부재에는 동일부호를 부착하고 그 설명을 생략한다.
전술한 반도체장치에서는 실시예 1에서 설명한 효과에 부가하여 다음과 같은 효과를 얻을 수 있다.
우선, MOS 트랜지스터(T1, T2)에서의 채널폭(W1, W2)이 서로 다른 것으로, 소스·드레인영역(5a)에서는, 채널영역(11b)의 측에 위치하는 부분에서의 게이트전극(7b)이 연장되는 방향에 따른 폭과, 채널영역(11a)의 측에 위치하는 부분에서의 게이트전극(7a)이 연장되는 방향에 따른 폭이 다르게 된다.
이때, 도 9에서의 점선프레임 B에 나타내는 바와 같이, 소스·드레인영역(5a)에서 원만하게 변화되는 부분이 없고 약 270℃ 각도를 갖고 급격하게 변화되는 반도체장치인 경우에서는, 이 급격하게 변화되는 부분에서 소스·드레인영역(5a)과 웰(2)과의 접합내압이 현저히 저하하게 된다.
이것에 비해, 본 반도체장치에서는, 소스·드레인영역(5a)에서, 채널영역 (11b)의 측에 위치하는 부분으로부터 채널영역(11a)의 측에 위치하는 부분에 걸쳐 원만하게 변화되는 부분이 있다.
이것에 의해, 소스·드레인영역(5a)과 웰(2)과의 사이에 있어 전계가 집중하는 부분이 없어져, 소스·드레인영역(5a)과 웰(2)과의 접합내압을 향상할 수 있다.
(실시예 4)
실시예 3에서는, 게이트폭(채널폭)이 서로 다른 2개의 MOS 트랜지스터를 직렬로 접속시킨 반도체장치인 경우에서, 한쪽의 채널영역의 측에 위치하는 부분으로부터 다른쪽 채널영역의 측에 위치하는 부분에 걸쳐 소스·드레인영역의 폭이 급격하게 변화되는 부분이 있으면, 그 부분에서 소스·드레인영역과 웰과의 접합내압이 현저하게 저하하는 것을 기술하였다.
여기서는, 그와 같은 소스·드레인영역의 폭이 급격하게 변화되는 부분을 가지고 있어도, 전계가 완화되는 반도체장치에 대하여 설명한다.
도 10에 나타내는 바와 같이, MOS 트랜지스터(T1)에서의 채널폭(W1)은, MOS 트랜지스터(T2)에서의 채널폭(W2)보다도 짧게 설정되어 있다. 소스·드레인영역(5a)에서는, 점선프레임(B)에 나타내는 바와 같이, 채널영역(11b)의 측에 위치하는 부분으로부터 채널영역(11a)의 측에 위치하는 부분에 걸쳐, 그 폭이 급격하게 변화되는 부분이 설치되어 있다.
게이트전극(77b)은, 채널영역(11b)에 부가하여 그 급격하게 변화되는 부분도 덮도록 형성되어 있다. 이때, 이외의 구성에 대해서는 도 1에 나타내는 반도체장치의 구성과 동일하므로, 동일부재에는 동일부호를 부착하고 그 설명을 생략한다.
전술한 반도체장치에서는, 실시예 1에서 설명한 효과에 부가하여 다음과 같은 효과를 얻을 수 있다.
우선, 도 11은, n채널형의 MOS 트랜지스터(T1, T2)를 직렬로 접속시킨 경우의 등가회로를 나타내고, 도 12는, p채널형의 MOS 트랜지스터(T1, T2)를 직렬로 접속시킨 경우의 등가회로를 나타낸다.
도 11 및 도 12에서, 점선프레임(B)에 대응하는 부분은, 2개의 MOS 트랜지스터(T1, T2)에 공통의 소스·드레인영역(5a)의 부분이다.
예를 들면, 도 11에 나타내는 경우에서는, 소스·드레인영역(5a)에 역바이어스 전압이 인가되는 것은, 드레인영역 4a(알루미늄 배선10)에 역바이어스 전압이 인가되는 상태에서 MOS 트랜지스터(T2)가 온하는 경우뿐이다.
n채널형 MOS 트랜지스터(T1, T2)인 경우에서는, 드레인영역(4a)의 전압이 Vdd일 때에 n채널형의 MOS 트랜지스터(T2)가 온상태(게이트전극 77b의 전압=Vdd)가 된다.
이것에 의해, 소스·드레인영역(5a)의 전압은, 드레인영역(4a)과 동일한 전압(Vdd)가 된다. 이때, 소스·드레인영역(5a)과 PN 접합을 형성하는 웰(2)은, 소스영역(4b)과 동일한 전압(GND)이 되어, 역바이어스 전압(Vdd)이 인가된 상태가 된다.
요컨대, 소스·드레인영역(5a)에 역바이어스 전압이 인가될 때에, 게이트전극(77b)의 전압과 소스·드레인영역(5a)의 전압 동일한 전압이 된다.
본 반도체장치에서는, 도 10에 나타내는 바와 같이, 소스·드레인영역(5a)과 웰(2)과의 접합내압이 작아지는 급격한 부분을 덮도록 게이트전극(77b)이 형성되어 있다.
소스·드레인영역(5a)에 역바이어스 전압이 인가되는 경우에는, 이 게이트전극(7b)에도 소스·드레인영역(5a)과 동일한 전압이 인가되게 된다. 게이트전극(77b)에 해당 전압이 인가됨으로써, 반도체기판(1)의 웰(2)의 측으로 향하여 전계가 생긴다.
그리고, 그 전계에 의해 소스·드레인영역(5a)과 웰(2)과의 계면으로부터 연장되는 공핍층이 보다 확대되게 된다. 전술한 작용은, 도 12에 나타내는 경우에 대해서도 동일하게 적합하다.
이것에 의해, 소스·드레인영역(5a)에서 급격한 부분이 형성되어 있어도, MOS 트랜지스터에서의 내압을 확보할 수 있다.
(실시예 5)
본 발명의 실시예 5에 관한 반도체장치로서, MOS 트랜지스터와 저항소자가 직렬로 접속된 반도체장치를 예로 들어 설명한다.
도 13 및 도 14에 나타내는 바와 같이, 반도체기판(1) 상에 제1 불순물영역으로서의 웰(2)이 형성되어 있다. 그 웰(2)의 표면의 소정의 영역에, 소자분리 절연막(3a∼3d)이 각각 형성되어 있다.
소자분리 절연막(3a, 3b) 사이에 배치된 웰(2)의 표면에는, 제4 불순물영역으로서의 소스·드레인영역(4c)이 형성되어 있다. 그 소자분리 절연막(3a, 3b)의 바로 아래의 웰(2)의 영역에는, 소스·드레인의 전계를 완화하기 위한 제4 불순물영역으로서의 소스·드레인전계 완화층(5e)이 형성되어 있다.
한편, 소자분리 절연막(3c, 3d) 사이에 배치된 웰(2)의 표면에는, 제3 불순물영역으로서의 소스·드레인영역(4d)이 형성되어 있다. 그 소자분리 절연막(3c, 3d)의 바로 아래의 웰(2)의 영역에는, 소스·드레인의 전계를 완화하기 위한 제2 불순물영역으로서의 소스·드레인전계 완화층 5d가 형성되어 있다.
소자분리 절연막(3b, 3c) 사이에 배치된 웰(2)의 표면 상에, 게이트 절연막 (6c)을 개재시켜 게이트전극(7c)이 형성되어 있다.
게이트전극(7c)을 덮도록 반도체기판(1) 상에 실리콘 산화막(8)이 형성되어 있다. 그 실리콘 산화막(8)에 소스·드레인영역(4c, 4d)의 표면을 각각 노출하는 콘택홀(8d, 8c)이 각각 형성되어 있다.
실리콘 산화막(8) 상에는, 알루미늄 배선(15, 14, 16)이 형성되어 있다. 소스·드레인영역(4c)은, 콘택부(15a)를 통해 알루미늄 배선(15)과 전기적으로 접속되어 있다.
한편, 소스·드레인영역(4d)은 콘택부(14a)를 통해 알루미늄 배선(14)과 전기적으로 접속되어 있다. 또한, 게이트전극(7c)은 콘택부(16a)를 통해 알루미늄 배선(16)과 전기적으로 접속되어 있다.
MOS 트랜지스터(T)는, 게이트전극(7a), 소스·드레인영역(4c, 4d) 및 소스·드레인전계 완화층(5e, 5d)을 포함하여 구성된다.
통상, MOS 트랜지스터를 형성하는 경우에는, 트랜지스터로서의 능력이 향상하도록 소스·드레인영역(4c, 4d)은 채널영역에 가까이 하여 형성된다.
전술한 반도체장치에서는, 1쌍의 소스·드레인영역(4c, 4d) 중 한쪽의 소스·드레인영역(4d)이, 채널영역(11c)으로부터 소정의 거리를 두고 형성되어 있다. 이때, 이 소정의 거리는, 소스·드레인영역(4c, 4d)보다도 불순물 농도가 낮은 소스·드레인전계 완화층(5d)에서 전류가 흐르는 방향에 따른 길이에 대응하게 된다.
불순물 농도의 보다 낮은 소스·드레인전계 완화층(5d)의 길이가 보다 길어지는 것으로, 소스·드레인전계 완화층(5d)이 저항소자(R)로서의 기능을 다하게 된다.
특히, 도 14에 나타내는 바와 같이, 소스·드레인전계 완화층(5d)에서 채널영역(11c)에서 소스·드레인영역(4d)으로 향하는 방향과 대략 직교하는 방향의 길이(폭)가 보다 좁아지는 것으로, 저항소자(R)의 저항값을 보다 높게 할 수 있다.
이와 같이, 본 반도체장치에서는, 하나의 MOS 트랜지스터(T)에서의 소스·드레인전계 완화층(5d)이 저항소자(R)로서의 기능을 가져, MOS 트랜지스터(T)와 저항소자(R)가 직렬로 접속되어 있게 된다.
이것에 의해, 하나의 MOS 트랜지스터와 저항소자를 알루미늄 배선에 의해 직렬로 접속시킨 반도체장치나, 직렬로 접속된 2개의 MOS 트랜지스터 중 한쪽의 MOS 트랜지스터를 상시 ON 상태로 해 놓고, 이 ON 상태로 된 MOS 트랜지스터를 온저항으로 한 반도체장치인 경우와 비교하면, 본 반도체장치에서는, MOS 트랜지스터(T)와 저항소자(R)의 점유면적을 감소할 수 있어, 반도체장치에서의 패턴레이아웃의 면적의 증대를 억제할 수 있다.
이때, 전술한 반도체장치에서는, 한쌍의 소스·드레인전계 완화층 5d, 5e 중 한쪽의 소스·드레인영역(5d)에 대하여 저항소자(R)를 형성하는 경우를 예로 들어 설명하였지만, 쌍방의 소스·드레인영역(5d, 5e)에 대하여 저항소자를 형성하도록 해도 된다.
(실시예 6)
여기서는, 실시예 5에서 설명한 반도체장치의 접합내압을 더 향상시키는 반도체장치의 일례에 대하여 설명한다.
도 15에서의 점선프레임(A)에 나타내는 바와 같이, 저항소자(R)로서의 기능을 갖는 소스·드레인전계 완화층(5d)에서, 폭이 좁은 부분으로부터 폭이 넓은 부분에 걸쳐 원만하게 변화되는 부분이 형성되어 있다.
이때, 이것 이외의 구성에 대해서는 도 13 및 도 14에 나타내는 구성과 동일하므로, 동일부재에는 동일부호를 부착하여 그 설명을 생략한다.
전술한 반도체장치에서는, 실시예 5에서 설명한 효과에 부가하여 다음과 같은 효과를 얻을 수 있다.
즉, 소스·드레인전계 완화층(5d)에서 그 폭이 원만하게 변화되는 부분이 형성되어 있는 것에 따라, 폭이 급격하게 변화되는 경우와 비교하여, 소스·드레인전계 완화층(5d)과 웰(2)과의 사이에서 전계가 집중하는 부분이 없어진다. 그 결과, 소스·드레인전계 완화층(5d)과 웰(2)과의 접합내압을 향상할 수 있다.
(실시예 7)
여기서는, 실시예 5에서 설명한 반도체장치의 접합내압을 더 향상시키는 반도체장치의 다른 예에 대하여 설명한다.
도 16에 나타내는 바와 같이, 저항소자(R)로서의 기능을 갖는 소스·드레인전계 완화층(5d)에서는, 도 14에 표시된 반도체장치인 경우와 마찬가지로, 그 폭이 급격하게 변화되는 부분이 설치되어 있다.
게이트전극(7d)은, 그 급격하게 변화되는 부분을 덮도록 형성되어 있다. 이때, 이외의 구성에 대해서는 도 13 및 도 14에 나타내는 반도체장치의 구성과 동일하므로, 동일부재는 동일부호를 부착하고 그 설명을 생략한다.
전술한 반도체장치에서는, 실시예 5에서 설명한 효과에 부가하여 다음과 같은 효과를 얻을 수 있다.
우선, 도 17은, n채널형의 MOS 트랜지스터(T)와 저항소자(R)를 직렬로 접속시킨 경우의 등가회로를 나타내고, 도 18은, p채널형의 MOS 트랜지스터(T)와 저항소자(R)를 직렬로 접속시킨 경우의 등가회로를 나타낸다.
도 17 및 도 18에서의 저항소자(R)는, 도 16에서의 소스·드레인전계 완화층(5d)에 대응한다. 저항소자(R)의 채널영역측의 부분(점 C)에 높은 역바이어스 전압이 인가되는 것은, 소스·드레인영역(4c)에 역바이어스 전압이 인가된 상태로 MOS 트랜지스터(T)가 온하는 경우뿐이다.
예를 들면, 도 17에 표시된 n채널형 MOS 트랜지스터(T)인 경우에서, 소스·드레인영역(4c)에 전압(Vdd)이 인가되어, 게이트전극(7d)에 전압(Vdd)이 인가되는 경우를 생각한다.
이 경우에서는, n채널형 MOS 트랜지스터(T)는 온상태가 되고, 저항소자(R)의 점(C)의 부분의 전압도 거의 Vdd가 된다.
한편, 저항소자(R)와 PN 접합을 형성하는 웰(2)의 전압은 GND 전압이다. 그 때문에, 저항소자(R)의 점(C)에는 역바이어스 전압이 인가되게 된다. 요컨대, 저항소자(R)의 채널영역측의 부분에 역바이어스 전압이 인가될 때에는, 게이트전극(7d)에 인가되는 전압도 이 역바이어스 전압과 거의 동일하게 된다.
본 반도체장치에서는, 도 16에 나타내는 바와 같이, 저항소자(R)에서의 폭이 급격하게 변화되는 부분을 덮도록 게이트전극(7d)이 형성되어 있다.
저항소자(R)의 채널영역측(점 C)의 부분에 역바이어스 전압이 인가될 때에는, 게이트전극(7d)에도 이 역바이어스 전압과 거의 동일한 전압이 인가되게 된다.
게이트전극(7d)에 해당 전압이 인가되는 것에 의해, 반도체기판(1)의 웰(2)의 측으로 향하여 전계가 생긴다. 그 전계에 의해, 저항소자(R)를 형성하는 소스·드레인전계 완화층(5d)과 웰(2)과의 계면으로부터 연장되는 공핍층이 보다 확대되게 된다.
이것에 의해, 저항소자(R)를 형성하는 소스·드레인영역(5d)에서 급격한 부분이 형성되어 있어도, 저항소자(R) 및 MOS 트랜지스터에서의 내압을 확보할 수 있다.
이때, 도 18에 나타내는 p채널형 MOS 트랜지스터(T)인 경우에서는, 저항소자, 의 채널영역측(점 C)의 부분에 역바이어스 전압이 인가되는 것은, 소스·드레인영역(4c)에 예를 들면 GND 전압 등의 역바이어스 전압이 인가된 상태로, p채널형 MOS 트랜지스터(T)가 온하는 경우이다.
이 상태일 때에는, n채널형 MOS 트랜지스터인 경우와 마찬가지로, 게이트전극(7d)에 역바이어스 전압과 동일한 전압이 인가되게 된다. 이것에 의해, 공핍층이 확대되어, 저항소자(R) 및 MOS 트랜지스터에서의 내압을 확보할 수 있다.
또한, 소스·드레인전계 완화층(5d)에서는 웰(2)과의 접합내압의 향상을 도모하기 위해, 그 불순물 농도는 될 수 있는 한 낮게 억제하고 있다. 특히, 불순물 농도가 낮은 저항소자(R)의 폭이 보다 좁은 부분에 높은 역바이어스 전압이 인가되면, 그 저항소자(R)의 부분이 공핍화되어 버리는 경우가 있다.
본 반도체장치에서는, 게이트전극(7d)에 인가되는 전압에 의해 생긴 전계에 의해, 소스·드레인전계 완화층(5d)(저항소자 R)이 공핍화하는 것이 억제되게 된다. 이것에 의해, 저항소자(R)의 전계 의존성이 감소되어 안정한 저항값을 유지할 수 있다.
(실시예 8)
여기서는, 실시예 5에서 설명한 반도체장치의 접합내압을 더욱 향상시키는 반도체장치의 또 다른 예에 대하여 설명한다.
우선, 도 19에 나타내는 바와 같이, 저항소자(R)로서의 기능을 갖는 소스·드레인전계 완화층(5d)에서는, 도 14에 표시된 반도체장치인 경우와 마찬가지로, 그 폭이 급격하게 변화되는 부분이 설치되어 있다.
그 급격하게 변화되는 부분을 덮도록 전극(7e)이 형성되어 있다. 그 전극(7e)은, 소스·드레인영역(4d)에 접속된 알루미늄 배선(14)과 전기적으로 접속되어 있다.
이때, 이외의 구성에 대해서는 도 13 및 도 14에 나타내는 반도체장치의 구성과 동일하므로, 동일부재에는 동일부호를 부착하고 그 설명을 생략한다.
전술한 반도체장치에서는, 실시예 5에서 설명한 효과에 부가하여 다음과 같 은 효과를 얻을 수 있다.
우선, 도 20은, n채널형의 MOS 트랜지스터(T)와 저항소자(R)를 직렬로 접속시킨 경우의 등가회로를 나타내고, 도 21은, p채널형의 MOS 트랜지스터(T)와 저항소자(R)를 직렬로 접속시킨 경우의 등가회로를 나타낸다.
도 13에 나타내는 경우에서는, 콘택부(14a)를 통해 소스·드레인영역(4d)에 높은 역바이어스 전압이 인가되고, n채널형 MOS 트랜지스터 또는 p채널형 MOS 트랜지스터가 오프상태이면, 저항소자(R)의 전체에 높은 역바이어스 전압이 인가되게 된다.
본 반도체장치에서는, 도 19에 나타내는 바와 같이, 저항소자 R(소스·드레인전계 완화층(5d))을 덮도록 전극(7e)이 형성되어 있다. 그 전극(7e)에는 알루미늄 배선(14)과 전기적으로 접속되어, 전극(7e)은 소스·드레인영역(4d)의 전압과 동일한 전압이 된다.
전극(7e)에 인가되는 전압에 의해, 웰(2)의 측으로 향하여 전계가 생긴다. 그 전계에 의해, 저항소자(R)를 형성하는 소스·드레인전계 완화층(5d)과 웰(2)과의 계면으로부터 연장되는 공핍층이 보다 확대되게 된다.
이것에 의해, 저항소자(R)를 형성하는 소스·드레인영역(5d)에서 급격한 부분이 형성되어 있어도, 저항소자(R) 및 MOS 트랜지스터에서의 내압을 확보할 수 있다.
이때, 소스·드레인영역(4d)에 높은 역바이어스 전압이 인가되고, n채널형 MOS 트랜지스터 또는 p채널형 MOS 트랜지스터가 온상태인 경우에는, 저항소자(R)에서의 채널영역(11c)측의 부분에서는, 저항소자(R)에 의한 전압강하에 의해 역바이어스 전압은 완화되게 된다.
그 때문에, 저항소자(R)와 웰(2)과의 내압은, 주로 저항소자(R)의 소스·드레인영역(14a)측의 부분에 인가되는 역바이어스 전압에 의존하게 된다. 이때, 전극 (7e)에 인가되는 전압에 의해 생기는 전계에 의해 공핍층이 보다 확대되기 때문에, MOS 트랜지스터가 온상태라도 내압을 향상할 수 있다. 전술한 작용효과는, 도 21에 나타내는 경우에 대해서도 마찬가지로 적합하다.
이번 개시된 실시예는 모든 점에서 예시로서, 제한적인 것은 아니라고 생각되어야 할 것이다. 본 발명은 상기한 설명만이 아니며 특허청구의 범위에 의해 표시되고, 특허청구의 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명에 관한 하나의 반도체장치에 의하면, 우선, 제2 불순물영역, 제3 불순물영역 및 제1 전극부를 포함하는 하나의 MOS 트랜지스터가 구성되고, 제2 불순물영역, 제4 불순물영역 및 제2 전극부를 포함하는 다른 MOS 트랜지스터가 구성된다. 하나의 MOS 트랜지스터와 다른 MOS 트랜지스터는, 양쪽 MOS 트랜지스터에 공통의 제2 불순물영역을 통해 직렬로 접속되어 있다. 이것에 의해, 개개의 MOS 트랜지스터를 직렬로 접속시킨 경우와 비교하면, MOS 트랜지스터의 점유면적을 감소할 수 있어, 반도체장치에서의 패턴레이아웃의 면적의 증대를 억제할 수 있다.
본 발명에 관한 다른 반도체장치에 의하면, 우선, 제2 불순물영역, 제3 불순 물영역, 제4 불순물영역 및 전극부를 포함하는 MOS 트랜지스터가 구성된다. 그 MOS 트랜지스터에서의 제2 불순물영역이 저항소자로서의 기능도 다하여, MOS 트랜지스터에 저항소자가 직렬로 접속된 것으로 된다. 이것에 의해, MOS 트랜지스터와 저항소자를, 예를 들면 알루미늄 배선 등에 의해 접속하는 경우 등과 비교하면, MOS 트랜지스터와 저항소자와의 점유면적을 감소할 수 있어, 반도체장치에서의 패턴레이아웃의 면적의 증대를 억제할 수 있다.

Claims (3)

  1. 반도체기판의 주표면에 형성된 제1 도전형의 제1 불순물영역과,
    상기 제1 불순물영역의 표면에 형성된 제1 분리절연막과,
    상기 제1 분리절연막의 바로 아래에 위치하는 상기 제1 불순물영역의 부분에 형성된 제2 도전형의 제2 불순물영역과,
    상기 제1 불순물영역의 부분의 표면에 상기 제1 분리절연막과 거리를 두고 형성된 제2 도전형의 제3 불순물영역과,
    상기 제1 분리절연막에 대하여 상기 제3 불순물영역이 위치하는 측과는 반대측의 상기 제1 불순물영역의 부분의 표면에, 상기 제1 분리절연막과 거리를 두고 형성된 제2 도전형의 제4 불순물영역과,
    상기 제2 불순물영역과 상기 제3 불순물영역 사이에 배치된 상기 제1 불순물영역의 부분 상에 형성된 제1 전극부와,
    상기 제2 불순물영역과 상기 제4 불순물영역 사이에 배치된 상기 제1 불순물영역의 부분 상에 형성된 제2 전극부를 구비한 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서,
    상기 제1 분리절연막에 대하여 상기 제3 불순물영역이 위치하는 측의 상기 제1 불순물영역의 부분의 표면에 상기 제1 분리절연막과 거리를 두고 형성된 제2 분리절연막과,
    상기 제1 분리절연막에 대하여 상기 제4 불순물영역이 위치하는 측의 상기 제1 불순물영역의 부분의 표면에 상기 제1 분리절연막과 거리를 두고 형성된 제3 분리절연막을 구비하고,
    상기 제3 불순물영역은,
    상기 제2 분리절연막의 바로 아래에 위치하는 상기 제1 불순물영역의 부분에 형성된 소정의 불순물 농도를 갖는 제1 농도영역과,
    상기 제1 농도영역과 전기적으로 접속되어 상기 제2 분리절연막에 대하여 상기 제1 분리절연막과는 멀어지는 방향으로 향하여 형성되고, 상기 제1 농도영역보다도 높은 불순물 농도를 갖는 제2 농도영역을 포함하며,
    상기 제4 불순물영역은,
    상기 제3 분리절연막의 바로 아래에 위치하는 상기 제1 불순물영역의 부분에 형성된 소정의 불순물 농도를 갖는 제3 농도영역과,
    상기 제3 농도영역과 전기적으로 접속되어 상기 제3 분리절연막에 대하여 상기 제1 분리절연막과는 멀어지는 방향으로 향하여 형성되고, 상기 제3 농도영역보다도 높은 불순물 농도를 갖는 제4 농도영역을 포함한 것을 특징으로 하는 반도체장치.
  3. 반도체기판의 주표면에 형성된 제1 도전형의 제1 불순물영역과,
    상기 제1 불순물영역의 표면에 형성된 분리절연막과,
    상기 분리절연막의 바로 아래에 위치하는 상기 제1 불순물영역의 부분에 형성된 제2 도전형의 제2 불순물영역과,
    상기 제2 불순물영역과 전기적으로 접속되고, 상기 분리절연막으로부터 멀어지는 방향으로 향하여 상기 제1 불순물영역의 부분에 형성된 제2 도전형의 제3 불순물영역과,
    상기 분리절연막과 거리를 두고 상기 제3 불순물영역이 위치하는 측과는 반대측의 상기 제1 불순물영역의 부분의 표면에 형성된 제2 도전형의 제4 불순물영역과,
    상기 제2 불순물영역과 상기 제4 불순물영역 사이에 배치된 상기 제1 불순물영역의 부분 상에 형성된 전극부를 구비하고,
    상기 제2 불순물영역에서는, 상기 전극부의 측으로부터 상기 제3 불순물영역의 측에 도달할 때까지의 사이에, 상기 전극부로부터 상기 제3 불순물영역을 향하는 방향과 직교하는 방향에 따른 폭이 보다 좁아지는 부분이 형성된 것을 특징으로 하는 반도체장치.
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