JPH0521791A - 高圧電界効果トランジスタ及び集積回路 - Google Patents
高圧電界効果トランジスタ及び集積回路Info
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- JPH0521791A JPH0521791A JP3175691A JP17569191A JPH0521791A JP H0521791 A JPH0521791 A JP H0521791A JP 3175691 A JP3175691 A JP 3175691A JP 17569191 A JP17569191 A JP 17569191A JP H0521791 A JPH0521791 A JP H0521791A
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- Japan
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- drain
- region
- electrode
- drain electrode
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 高圧ＭＯＳトランジスタのドレイン・ソース
間の耐圧劣化の防止。 【構成】 半導体基板（１）のチャネルストッパ領域
（２）で囲まれた部所にドレイン領域（３）とソース領
域（４）を形成し、ドレイン・ソース領域間上に酸化膜
（５）を介しゲート電極（６）を形成し、ドレイン領域
（３）上にドレイン電極（７）をその一部から延長する
ドレイン電極引出パターン（８）と共に形成する。この
トランジスタのドレイン・チャネルストッパ領域間とド
レイン電極引出パターン（８）の交差する部所（20）に
低電位電極（９）を絶縁層（10）を介して形成する。低
電位電極（９）は、高電位のドレイン電極引出パターン
（８）の電界が、ドレイン・チャネルストッパ領域間に
作用するのを防止する電界シールド作用を呈し、ドレイ
ン・ソース間の耐圧劣化を防止する。
間の耐圧劣化の防止。 【構成】 半導体基板（１）のチャネルストッパ領域
（２）で囲まれた部所にドレイン領域（３）とソース領
域（４）を形成し、ドレイン・ソース領域間上に酸化膜
（５）を介しゲート電極（６）を形成し、ドレイン領域
（３）上にドレイン電極（７）をその一部から延長する
ドレイン電極引出パターン（８）と共に形成する。この
トランジスタのドレイン・チャネルストッパ領域間とド
レイン電極引出パターン（８）の交差する部所（20）に
低電位電極（９）を絶縁層（10）を介して形成する。低
電位電極（９）は、高電位のドレイン電極引出パターン
（８）の電界が、ドレイン・チャネルストッパ領域間に
作用するのを防止する電界シールド作用を呈し、ドレイ
ン・ソース間の耐圧劣化を防止する。
Description
【０００１】
【産業上の利用分野】本発明は、ＩＣペレットなどに組
み込まれる高圧電界効果トランジスタ及びこの高圧電界
効果トランジスタを半導体基板に複数形成してなる集積
回路（ＩＣ）に関する。
み込まれる高圧電界効果トランジスタ及びこの高圧電界
効果トランジスタを半導体基板に複数形成してなる集積
回路（ＩＣ）に関する。
【０００２】
【従来の技術】オフセットゲートＭＯＳ−ＦＥＴなどの
高圧電界効果トランジスタ（以下、単に高圧ＦＥＴと称
する）の従来構造例を、図５及び図６を参照して説明す
る。なお、図５は高圧ＮチャンネルＭＯＳ−ＦＥＴの要
部断面を、図６はその電極平面が示してある。
高圧電界効果トランジスタ（以下、単に高圧ＦＥＴと称
する）の従来構造例を、図５及び図６を参照して説明す
る。なお、図５は高圧ＮチャンネルＭＯＳ−ＦＥＴの要
部断面を、図６はその電極平面が示してある。
【０００３】グランド領域となるＰ型半導体基板（１）
にＰ型のチャネルストッパ領域（２）で囲まれた略矩形
のＦＥＴ領域が設定され、ここの離隔２部所にＮ型不純
物の数回の選択拡散で略矩形のドレイン領域（３）とソ
ース領域（４）が形成される。ドレイン領域（３）とソ
ース領域（４）の間の表面に酸化膜（５）を介してゲー
ト電極（６）が形成される。ドレイン領域（３）上にド
レイン電極（７）が形成され、ソース領域（４）上にソ
ース電極（11）が形成される。ゲート電極（６）は多結
晶シリコン層であり、ドレイン電極（７）とソース電極
（11）はアルミニウム層である。ドレイン電極（７）は
ドレイン領域（３）に対応した矩形をなし、その一部か
らドレイン電極引出パターン（８）が一体に延びて、Ｆ
ＥＴ領域外部の回路要素に接続される。なお、図５の
（10）は絶縁層で、シリコン酸化膜であるフィールド酸
化膜（10ａ）と、リンガラスの層間絶縁膜（10ｂ）で形
成される。
にＰ型のチャネルストッパ領域（２）で囲まれた略矩形
のＦＥＴ領域が設定され、ここの離隔２部所にＮ型不純
物の数回の選択拡散で略矩形のドレイン領域（３）とソ
ース領域（４）が形成される。ドレイン領域（３）とソ
ース領域（４）の間の表面に酸化膜（５）を介してゲー
ト電極（６）が形成される。ドレイン領域（３）上にド
レイン電極（７）が形成され、ソース領域（４）上にソ
ース電極（11）が形成される。ゲート電極（６）は多結
晶シリコン層であり、ドレイン電極（７）とソース電極
（11）はアルミニウム層である。ドレイン電極（７）は
ドレイン領域（３）に対応した矩形をなし、その一部か
らドレイン電極引出パターン（８）が一体に延びて、Ｆ
ＥＴ領域外部の回路要素に接続される。なお、図５の
（10）は絶縁層で、シリコン酸化膜であるフィールド酸
化膜（10ａ）と、リンガラスの層間絶縁膜（10ｂ）で形
成される。
【０００４】このような高圧ＦＥＴは、ソース電極（1
1）が接地され、ドレイン電極（７）にその引出パター
ン（８）から２００Ｖ程度の高電圧が印加されて動作す
る。つまり、ドレイン電極（７）を高電位にして、ゲー
ト電極（６）に制御電圧を印加すると、酸化膜（５）下
のチャネル部（12）に電子が集まってＮチャネルの反転
層が形成され、ドレイン・ソース領域（３）（４）間が
導通する。
1）が接地され、ドレイン電極（７）にその引出パター
ン（８）から２００Ｖ程度の高電圧が印加されて動作す
る。つまり、ドレイン電極（７）を高電位にして、ゲー
ト電極（６）に制御電圧を印加すると、酸化膜（５）下
のチャネル部（12）に電子が集まってＮチャネルの反転
層が形成され、ドレイン・ソース領域（３）（４）間が
導通する。
【０００５】
【発明が解決しようとする課題】上記高圧ＦＥＴの動作
時、ドレイン電極（７）は２００Ｖ程度の高電位であ
り、ドレイン電極引出パターン（８）も同様な高電位で
ある。一方、集積化されてパターン設計されたドレイン
領域（３）とチャネルストッパ領域（２）の間は短く
て、外部電界の作用で空乏化し易い領域であり、この領
域の一部は必ずドレイン電極引出パターン（８）と交差
する位置にある。その結果、ドレイン電極引出パターン
（８）に高電圧が印加されると、これと交差する前記空
乏化し易い領域にドレイン電極引出パターン（８）から
の電界が作用して空乏層（13）が発生し、ドレイン・ソ
ース間の耐圧劣化を引き起こすことがあった。このよう
な高圧ＦＥＴの耐圧劣化は、多数の高圧ＦＥＴを半導体
基板に形成してなる集積回路において発生率が高く、集
積回路の信頼性を損なう一要因になっている。
時、ドレイン電極（７）は２００Ｖ程度の高電位であ
り、ドレイン電極引出パターン（８）も同様な高電位で
ある。一方、集積化されてパターン設計されたドレイン
領域（３）とチャネルストッパ領域（２）の間は短く
て、外部電界の作用で空乏化し易い領域であり、この領
域の一部は必ずドレイン電極引出パターン（８）と交差
する位置にある。その結果、ドレイン電極引出パターン
（８）に高電圧が印加されると、これと交差する前記空
乏化し易い領域にドレイン電極引出パターン（８）から
の電界が作用して空乏層（13）が発生し、ドレイン・ソ
ース間の耐圧劣化を引き起こすことがあった。このよう
な高圧ＦＥＴの耐圧劣化は、多数の高圧ＦＥＴを半導体
基板に形成してなる集積回路において発生率が高く、集
積回路の信頼性を損なう一要因になっている。
【０００６】高圧ＦＥＴのドレイン・ソース間の上記耐
圧劣化の問題の解決策として、ドレイン電極にその電極
引出パターンを設けず、ドレイン電極と外部回路要素と
をワイヤで橋絡接続することが考えられている。この場
合、ワイヤの高電位による電界は半導体基板内部まで作
用せず、上記の耐圧劣化は無くなる。しかし、これでは
半導体基板に多数の回路要素を高密度で集積化すること
が困難となり、近年ますます高密度集積化、多機能化さ
れる集積回路に適応しない。
圧劣化の問題の解決策として、ドレイン電極にその電極
引出パターンを設けず、ドレイン電極と外部回路要素と
をワイヤで橋絡接続することが考えられている。この場
合、ワイヤの高電位による電界は半導体基板内部まで作
用せず、上記の耐圧劣化は無くなる。しかし、これでは
半導体基板に多数の回路要素を高密度で集積化すること
が困難となり、近年ますます高密度集積化、多機能化さ
れる集積回路に適応しない。
【０００７】従って、本発明の目的とするところは、ド
レイン・ソース間の耐圧劣化を防止した高信頼度の高圧
ＦＥＴ、高集積度の集積回路を提供することにある。
レイン・ソース間の耐圧劣化を防止した高信頼度の高圧
ＦＥＴ、高集積度の集積回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明は、一導電型半導
体基板の同一導電型チャネルストッパ領域で囲まれた部
所に、他導電型不純物を選択拡散してドレイン領域とソ
ース領域を形成し、ドレイン・ソース領域間上に酸化膜
を介しゲート電極を形成し、ドレイン領域上にドレイン
電極をその一部から延長するドレイン電極引出パターン
と共に形成した高圧ＦＥＴで、ドレイン・チャネルスト
ッパ領域間とドレイン電極引出パターンの交差する部所
のドレイン電極引出パターン下に低電位電極を絶縁層を
介して形成したことにより、上記目的を達成するもので
ある。
体基板の同一導電型チャネルストッパ領域で囲まれた部
所に、他導電型不純物を選択拡散してドレイン領域とソ
ース領域を形成し、ドレイン・ソース領域間上に酸化膜
を介しゲート電極を形成し、ドレイン領域上にドレイン
電極をその一部から延長するドレイン電極引出パターン
と共に形成した高圧ＦＥＴで、ドレイン・チャネルスト
ッパ領域間とドレイン電極引出パターンの交差する部所
のドレイン電極引出パターン下に低電位電極を絶縁層を
介して形成したことにより、上記目的を達成するもので
ある。
【０００９】前記低電位電極層は、ＦＥＴ外部から低電
圧が印加されるものでもよく、いずれのパターン、電極
性質のものでもよいが、高圧ＦＥＴ自身のゲート電極の
延長したものが、回路設計上に有利である。
圧が印加されるものでもよく、いずれのパターン、電極
性質のものでもよいが、高圧ＦＥＴ自身のゲート電極の
延長したものが、回路設計上に有利である。
【００１０】また、高圧ＦＥＴの複数個を同一半導体基
板に形成した集積回路においては、上記低電位電極を全
ての高圧ＦＥＴに備えるのが望ましい。各低電位電極を
半導体基板上で低電位配線を利用してパターン配線する
ことが、集積回路の設計上望ましい。
板に形成した集積回路においては、上記低電位電極を全
ての高圧ＦＥＴに備えるのが望ましい。各低電位電極を
半導体基板上で低電位配線を利用してパターン配線する
ことが、集積回路の設計上望ましい。
【００１１】
【作用】半導体基板における高圧ＦＥＴのドレイン・チ
ャネルストッパ領域間とドレイン電極引出パターンの交
差部所に配置した低電位電極は、ドレイン電極引出パタ
ーンの高電位による電界がドレイン・チャネルストッパ
領域間に作用するのを阻止する電界シールド作用を呈す
る。この電界シールド作用でもって、高圧ＦＥＴのドレ
イン・ソース間の耐圧劣化が無くなる。
ャネルストッパ領域間とドレイン電極引出パターンの交
差部所に配置した低電位電極は、ドレイン電極引出パタ
ーンの高電位による電界がドレイン・チャネルストッパ
領域間に作用するのを阻止する電界シールド作用を呈す
る。この電界シールド作用でもって、高圧ＦＥＴのドレ
イン・ソース間の耐圧劣化が無くなる。
【００１２】
【実施例】図５の高圧ＦＥＴに適用した本発明の実施例
を、図１乃至図４を参照して説明する。なお、全図を通
じて同一または相当部分には同一符号を付して、説明は
省略する。
を、図１乃至図４を参照して説明する。なお、全図を通
じて同一または相当部分には同一符号を付して、説明は
省略する。
【００１３】図１の実施例に示す高圧ＦＥＴは、ドレイ
ン領域（３）とチャネルストッパ領域（２）の間と、ド
レイン電極引出パターン（８）の交差する部所（20）に
低電位電極（９）を追加形成したことを特徴とする。具
体的には、前記交差する部所（20）にあるフィールド酸
化膜（10ａ）と層間絶縁膜（10ｂ）の間に低電位電極
（９）を形成し、これに高圧ＦＥＴ動作時に低電位を付
与するよう配線する。さらに具体的には、図２に示すよ
うに、ゲート電極（６）をドレイン領域（３）に沿わせ
前記部所（20）まで延長させて形成し、このゲート電極
延長部分を低電位電極（９）とする。このような低電位
電極（９）を有する高圧ＦＥＴの等価回路を、図３に示
す。
ン領域（３）とチャネルストッパ領域（２）の間と、ド
レイン電極引出パターン（８）の交差する部所（20）に
低電位電極（９）を追加形成したことを特徴とする。具
体的には、前記交差する部所（20）にあるフィールド酸
化膜（10ａ）と層間絶縁膜（10ｂ）の間に低電位電極
（９）を形成し、これに高圧ＦＥＴ動作時に低電位を付
与するよう配線する。さらに具体的には、図２に示すよ
うに、ゲート電極（６）をドレイン領域（３）に沿わせ
前記部所（20）まで延長させて形成し、このゲート電極
延長部分を低電位電極（９）とする。このような低電位
電極（９）を有する高圧ＦＥＴの等価回路を、図３に示
す。
【００１４】以上の高圧ＦＥＴにおいて、ソース電極
（11）を接地し、ドレイン電極（７）に２００Ｖ程度の
高電圧を印加して動作させると、ドレイン電極引出パタ
ーン（８）の高電位による電界は、ドレイン電極引出パ
ターン（８）の直下にあるゲート制御低電圧印加の低電
位電極（９）でシールドされ、ドレイン・チャネルスト
ッパ領域（３）（２）間にはほとんど作用しない。従っ
て、本来の空乏化し易い領域であるドレイン・チャネル
ストッパ領域（３）（２）間が空乏化し難い領域とな
り、ドレイン電極引出パターン（８）に高電圧を印加し
ても、ドレイン・ソース間の耐圧が劣化する心配が無く
なる。
（11）を接地し、ドレイン電極（７）に２００Ｖ程度の
高電圧を印加して動作させると、ドレイン電極引出パタ
ーン（８）の高電位による電界は、ドレイン電極引出パ
ターン（８）の直下にあるゲート制御低電圧印加の低電
位電極（９）でシールドされ、ドレイン・チャネルスト
ッパ領域（３）（２）間にはほとんど作用しない。従っ
て、本来の空乏化し易い領域であるドレイン・チャネル
ストッパ領域（３）（２）間が空乏化し難い領域とな
り、ドレイン電極引出パターン（８）に高電圧を印加し
ても、ドレイン・ソース間の耐圧が劣化する心配が無く
なる。
【００１５】上記低電位電極（９）はゲート電極（６）
を延長させたものに限らず、ゲート電極（６）と独立し
たものでもよいが、電極パターンの設計や製造工数の点
から、低電位電極（９）とゲート電極（６）を一体にす
ることが好ましい。また、ゲート電極（６）を延長して
低電位電極（９）を形成した場合、ゲート電極（６）の
延長分だけ電極間容量が増大するが、この容量増大はト
ランジスタ動作にほとんど影響を及ぼさず、特性的に何
ら問題ない。
を延長させたものに限らず、ゲート電極（６）と独立し
たものでもよいが、電極パターンの設計や製造工数の点
から、低電位電極（９）とゲート電極（６）を一体にす
ることが好ましい。また、ゲート電極（６）を延長して
低電位電極（９）を形成した場合、ゲート電極（６）の
延長分だけ電極間容量が増大するが、この容量増大はト
ランジスタ動作にほとんど影響を及ぼさず、特性的に何
ら問題ない。
【００１６】図４は、図１と同様な高圧ＦＥＴの複数を
備えた本発明実施例の集積回路を説明するための回路図
である。この集積回路は、複数全ての高圧ＦＥＴ（Tr）
…の低電位電極（９）をパターン配線して接地するよう
にしている。このようにすると集積回路の高密度集積化
が損なわれること無く、複数全ての高圧ＦＥＴ（Tr）…
のドレイン・ソース間の耐圧劣化が、簡単な配線パター
ンだけで防止できる。
備えた本発明実施例の集積回路を説明するための回路図
である。この集積回路は、複数全ての高圧ＦＥＴ（Tr）
…の低電位電極（９）をパターン配線して接地するよう
にしている。このようにすると集積回路の高密度集積化
が損なわれること無く、複数全ての高圧ＦＥＴ（Tr）…
のドレイン・ソース間の耐圧劣化が、簡単な配線パター
ンだけで防止できる。
【００１７】図４に示す実施例によれば、低電位電極を
接地したが、この部分を集積回路の低電位配線として利
用することもできる。
接地したが、この部分を集積回路の低電位配線として利
用することもできる。
【００１８】なお、本発明は、Ｎチャネル型ＭＯＳ−Ｆ
ＥＴに限らず、Ｐチャネル型ＭＯＳ−ＦＥＴにおいても
上記同様に適用できる。
ＥＴに限らず、Ｐチャネル型ＭＯＳ−ＦＥＴにおいても
上記同様に適用できる。
【００１９】
【発明の効果】本発明によれば、ドレイン電極引出パタ
ーン直下に配置した低電位電極が、ドレイン電極引出パ
ターンの高電位電界の半導体基板内への影響を阻止し
て、ドレイン・チャネルストッパ領域間を空乏層の発生
し難い領域になし、高圧ＦＥＴのドレイン・ソース間の
耐圧劣化を防止する。また、低電位電極はゲート電極と
一体物、別体物いずれも可能で、ゲート電極など他の電
極パターンと同様に形成できて製作的に有利であり、集
積回路に適用した場合は、集積回路の高密度集積化を損
なうことが無く、高信頼度の集積回路の提供を可能にす
る効果がある。
ーン直下に配置した低電位電極が、ドレイン電極引出パ
ターンの高電位電界の半導体基板内への影響を阻止し
て、ドレイン・チャネルストッパ領域間を空乏層の発生
し難い領域になし、高圧ＦＥＴのドレイン・ソース間の
耐圧劣化を防止する。また、低電位電極はゲート電極と
一体物、別体物いずれも可能で、ゲート電極など他の電
極パターンと同様に形成できて製作的に有利であり、集
積回路に適用した場合は、集積回路の高密度集積化を損
なうことが無く、高信頼度の集積回路の提供を可能にす
る効果がある。
【図１】本発明に係る高圧電界効果トランジスタの一実
施例を示す要部断面図
施例を示す要部断面図
【図２】図１のトランジスタの電極だけの平面図
【図３】図１のトランジスタの等価回路図
【図４】本発明に係る集積回路の一実施例を示すトラン
ジスタ部分だけの配線回路図
ジスタ部分だけの配線回路図
【図５】従来の高圧電界効果トランジスタの要部断面図
【図６】図５のトランジスタの電極だけの平面図
１ 半導体基板
２ チャネルストッパ領域
３ ドレイン領域
４ ソース領域
５ 酸化膜
６ ゲート電極
７ ドレイン電極
８ ドレイン電極引出パターン
９ 低電位電極
10 絶縁層
Tr 高圧電界効果トランジスタ
Claims (3)
- 【請求項１】 一導電型半導体基板の同一導電型チャネ
ルストッパ領域で囲まれた部所に、他導電型不純物を選
択拡散してドレイン領域とソース領域を形成し、ドレイ
ン・ソース領域間上に酸化膜を介しゲート電極を形成
し、ドレイン領域上にドレイン電極をその一部から延長
するドレイン電極引出パターンと共に形成した高圧電界
効果トランジスタにおいて、 ドレイン・チャネルストッパ領域間とドレイン電極引出
パターンの交差する部所に低電位電極を絶縁層を介して
形成したことを特徴とする高圧電界効果トランジスタ。 - 【請求項２】 低電位電極層がゲート電極の延長したも
のであることを特徴とする請求項１記載の高圧電界効果
トランジスタ。 - 【請求項３】 請求項１記載の高圧電界効果トランジス
タの複数個を有し、この複数全ての低電位電極がパター
ン配線されていることを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3175691A JPH0521791A (ja) | 1991-07-17 | 1991-07-17 | 高圧電界効果トランジスタ及び集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3175691A JPH0521791A (ja) | 1991-07-17 | 1991-07-17 | 高圧電界効果トランジスタ及び集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0521791A true JPH0521791A (ja) | 1993-01-29 |
Family
ID=16000559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3175691A Pending JPH0521791A (ja) | 1991-07-17 | 1991-07-17 | 高圧電界効果トランジスタ及び集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0521791A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6633065B2 (en) * | 1996-11-05 | 2003-10-14 | Power Integrations, Inc. | High-voltage transistor with multi-layer conduction region |
| US6639277B2 (en) | 1996-11-05 | 2003-10-28 | Power Integrations, Inc. | High-voltage transistor with multi-layer conduction region |
| JP2007218774A (ja) * | 2006-02-17 | 2007-08-30 | Toyobo Co Ltd | 多色発光の測定方法 |
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| JPS5372577A (en) * | 1976-12-10 | 1978-06-28 | Hitachi Ltd | High dielectric strength field effect transistor |
| JPS62229880A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH02197172A (ja) * | 1989-01-26 | 1990-08-03 | Fuji Electric Co Ltd | 高耐圧ｍｏｓｆｅｔ |
-
1991
- 1991-07-17 JP JP3175691A patent/JPH0521791A/ja active Pending
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