CN1523672A - 半导体集成电路器件 - Google Patents

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Abstract

本发明公开了一种不同电源共用的电源供给单元，包括路径，通过该路径分别自区域焊盘和探测焊盘接受电势彼此不同的电源电压，且通过该路径向需要这些电源电压的区提供电压。

Description

半导体集成电路器件
技术领域
本发明涉及一种半导体集成电路器件。更具体地，本发明涉及一种输入和输出电路单元的结构。
背景技术
如图7中所示，其中图7是示出倒装芯片LSI布置轮廓的视图，该倒装芯片LSI包括：布置在芯片外围中的探测焊盘2；以及，LSI外围电路元件9，诸如布置在芯片内部区域中的输入和输出电路单元3，用于输入和输出电路的电源单元4，以及用于向LSI内部逻辑电路5供给电源电压的LSI内部逻辑电路的电源单元6，其中以预定的间距布置这些LSI外围电路元件9，而LSI内部逻辑电路5布置在LSI外围电路元件9的内部区域中。
而且，在芯片1的表面上，布置连接于倒装芯片封装的电源引线的区域焊盘7和用于将区域焊盘7连接至LSI的再布置引线8。用于提供电源电压以驱动这些电路元件的电源线是用于LSI外围电路的电源线10，其布置在LSI外围电路元件9的上部，以及用于LSI内部逻辑电路、布置在LSI内部逻辑电路5的外围中的电源线7，并且这些电源线布置为彼此电隔离。在这种情况中，将包括形成于加强件中的球栅阵列(BGA)在内的封装用于倒装芯片封装。
在操作器件时和器件受成品检验时，向LSI芯片中的每个电路元件施加电源电压。对于成品检验，提供有在晶片阶段进行的探测检验和在装配完成后进行的制成品检验。对于在装配完成后进行的制成品检验，通过电源操作产品，电源的频率与实际使用频率相同，并检验信号的输入和输出时间。在这种情况下，出于从功能和性能的观点判断制造LSI芯片结果的目的，必须向LSI外围电路元件9和LSI内部逻辑电路5提供足够高的电力强度。
然而，随着LSI的规模日益扩大，电源的电阻压(IR)降将导致问题产生。为了减小电阻压降，采用如下方法。自倒装芯片封装供给的电源电压经区域焊盘7提供给LSI外围电路元件9和LSI内部逻辑电路5，该区域焊盘7设置在位于LSI芯片金属引线层上表面上的再布置引线层上。
另一方面，为了判断制造工艺的结果，在安装之前要进行探测检验。在该探测检验中，通常，进行用于检验晶体管制造结果的DC检验，诸如输入和输出电路的输出电流的测量和漏电流的测量。当制得的内部逻辑电路的触发率(toggle ratio)接近于100％时进行这些测量电流的测量，这被称之为扫描检测。在这种情况中，经过布置在LSI外围中的探测焊盘自探测检验装置提供的电源电压进入电源单元并提供到LSI外围电路元件9和LSI内部逻辑电路5，并进行自测。
下面，将对作为LSI倒装芯片1外围电路元件9的电源单元4的结构和操作以及区域焊盘7、探测焊盘2和LSI外围电路元件9上的LSI外围电路电源线10一起进行阐述。
图8为示出常规输入和输出电路电源单元轮廓的视图。在这种情况中，输入和输出电路电源单元20包括：输入和输出电路电源VDDQ供给单元20a；以及，输入和输出电路电源VSSQ供给单元20b。图9为示出输入和输出电路电源VDDQ供给单元20a的视图，而图10为沿线B-B’的剖面图。图11为示出输入和输出电路电源VSSQ供给单元的视图，而图12为沿线B-B’的剖面图。
输入和输出电路电源VDDQ供给单元20a由电源输入口21、电源供给口22、电源引线23和电源之间的过电压保护电路24构成。电源输入口21通过引线25连接于探测焊盘26。而且，电源输入口21通过再布置引线28连接于再布置引线层上的区域焊盘27，其中再布置引线层位于LSI芯片1的上部中。电源供给口22通过单元中的电源引线23连接于LSI外围电路电源线29。从区域焊盘27和探测焊盘26输入的输入和输出电路电源从电源输入口21经单元中的电源引线23和电源供给口22提供到布置在LSI外围电路元件9上的LSI外围电路电源线29。
图11为示出输入和输出电路VSSQ电源单元20b轮廓的视图，而图12是沿线B-B’的剖面图。
在这种情况中，如下描述输入和输出电路VSSQ电源供给单元20b与输入和输出电源VDDQ供给单元20a的不同点。在输入和输出电路电源VDDQ供给单元20a中，由第一金属层构成的信号引线23直接延伸到电源输入口21以便于可以将其从电源输入口21布置到电源供给口22。另一方面，在输入和输出电路VSSQ电源供给单元20b中，由第一金属层构成的信号引线23经过由第二金属层构成的LSI外围电路电源线29延伸到电源供给口22。其它方面相同，且使用相同的附图标记表示相同的部分。
图13为示出LSI内部逻辑电路电源单元轮廓的视图。图14为示出LSI内部逻辑电路VDD或VSS电源单元的视图，而图15为沿线A-A’的剖面图。这些视图与前述那些相同。LSI内部逻辑电路电源单元30由电源输入口31、电源供给口32、电源引线23和电源之间的过电压保护电路34构成。电源输入口31通过引线35连接于探测焊盘36。而且，电源输入口31通过再布置引线38连接于位于LSI芯片上部中的再布置引线层上的区域焊盘37。电源供给口32通过引线43连接到LSI内部逻辑电路电源线39。自区域焊盘37和探测焊盘36输入的LSI内部逻辑电路电源从电源输入口31经过单元中的电源引线33和电源供给口32提供到布置在LSI内部逻辑电路的外围中的LSI内部逻辑电路电源线39。
对向其提供电源的诸如输入和输出电路或LSI内部逻辑电路的每一种电源的电路，提供布置在常规LSI外围电路中的电源单元。
提供一种常规的LSI，其中当电源焊盘建立在具有在其中未布置电极焊盘的空焊盘空间的LSI外围电路元件中时，抑制根据LSI接线端数量的增加的导致的芯片面积的增加。关于该常规LSI，参考专利文献1。
[专利文献1]
未审日本专利公开No.Hei-05-251562
在将多个输入和输出电路单元以及电源单元布置在LSI外围的LSI的实例中，数据以高速度从LSI传送到外部电路。因此，提供各种标准的输入和输出电路以及用于向输入和输出电路供给参考电压的各种标准的电源供给电路。
然而，当采用在其中数据位宽增加的高速传输数据的方法时，会遇到下面的问题。增加输入和输出电路单元的数量。相应地，增加用于向输入和输出电路单元供给的输入和输出电路电源单元的数量。
当构成LSI的部件制作精细、集成度提高并且该集成电路高速工作时，LSI内部逻辑电路中的电功耗增加。结果，整个LSI的电功耗增加，且必须与电功耗成比例地增加必须的LSI内部逻辑电路电源单元的数量。
在LSI工作期间，为了稳定电路的工作，LSI外围电路元件和LSI内部逻辑电路都必须提供有足够高的电力强度以保护免受电源电路中的电涌。
在检验产品时，在制成品的检验中或在实际操作产品时，操作包括所有输入和输出电路的LSI的全部电路元件。然而，在探测检验的DC检验中，在布置在LSI外围中的输入和输出电路单元中，基于各种接口标准测量输入和输出电路单元的代表单元就足够了。因此，不同于制成品的检验，未被操作的、用于向输入和输出电路单元供给电力的电源单元变得无用。
在LSI内部逻辑电路的扫描测试中，需要立即操作所有的电路。因此，需要经LSI内部逻辑电路电源单元向内部逻辑电路提供足够高的电力强度。因此，必须提供更多的电源单元。
然而，一般地，要布置的LSI内部逻辑电路电源单元的数量小于按照相对于LSI外围中的输入和输出电路单元成预定比例布置的输入和输出电路电源单元的数量。
在制成品检验的情况中以及在实际操作器件的情况中，这些输入和输出电路单元3接受来自连接到封装的区域焊盘7的信号。输入和输出电路电源单元4接受来自区域焊盘7的要供给于输入和输出电路单元3的电力并向被保护免受单元中电涌的输入和输出电路单元3供给电源电压。
然而，在探测检验的时候，由于下面的原因，并不操作这些输入和输出电路单元3。
(1)检验被代表的其它输入和输出电路单元3。
(2)探测检验器件具有的与LSI的连接口的数量不多于LSI焊盘的数量，即该器件有限。
因此，在探测检验时，不必向这些输入和输出电路单元3提供电源电压。因此，连接到输入和输出电路电源单元4的探测焊盘也没有使用。在这种连接中，输入和输出电路电源单元4自身必须保护电源不受制成品检验时电涌的影响。因此，不可能由于在探测检验中不使用而免除输入和输出电路电源单元4。
为了提高LSI的噪声阻抗特性且为了减小由电阻压降带来的影响，有效地通过利用其数量受限制的电源单元向输入和输出电路和内部逻辑电路供给电力是很重要任务。
考虑到上述实际情况，实现本发明。本发明的目的是提供一种半导体集成电路器件，其中减少布置在LSI外围中的电路元件的数量，以减小芯片面积。
本发明的另一目的是通过在探测检验时增加通往内部逻辑电路的电源路径并减小由电阻压降带来的影响来提高检验精度。
发明内容
本发明提出一种不同电源共用的电源供给单元，通过其自区域焊盘和探测焊盘接受电势彼此不同的电源电压，并通过路径向每一个需要电源电压的电路区供给电源电压。
在图7中示出的常规芯片的例子中，在探测检验时，需要更多用于内部逻辑电路(芯)的电源单元6。因此自连接于并未使用的输入和输出电路电源单元4的探测焊盘2接受用于内部逻辑电路(芯)的电源电压，以便于增加向内部逻辑电路5供给电源电压的路径数量。基于前述，可以在探测检验时稳定内部逻辑电路(芯)，即，可以避免由电阻压降造成的影响。
因此，代替具有用于自区域焊盘7和探测焊盘2接收相同电势的电源电压并向电路区提供电压的路径且还具有过电压保护电路的常规的电源单元，根据本发明，提出一种不同电源共用的电源供给单元，通过该单元接受来自区域焊盘的电源电压，以及接受来自探测焊盘的、其电势不同于上述电压电势的电源电压，并通过路径向每一个需要电源电压的电路区供给电源电压。在该结构中，与常规单元的芯片面积相比，不增加芯片面积。
当使用如上描述的不同电源共用的电源供给单元时，可以提供下述优点：
(1)对于不充足的内部逻辑电路(芯)电源，能够在探测检验时增加电源路径的数量而不增加要布置的常规电源单元的数量。因此，能够抑制在LSI内部逻辑电路5中的电阻压降。
(2)另一方面，可以保持用于供给电力的路径的数量而减少输入和输出电路电源单元的数量。因此，对于LSI芯片，其芯片面积由输入和输出电路电源单元的布置宽度确定，可以减小芯片面积。
本发明提供一种半导体集成电路器件，其包括：多个电路区；以及，连接到电路区的输入和输出电路单元，其中多个电路区通过公共的输入和输出电路单元连接于不同的节点。
根据上述构造，共同使用对每一节点必须初始提供的输入和输出电路单元。因此，可以减小输入和输出电路单元的数量。相应地，能够减小芯片面积。
在检验时，因为可以增加电源路径的数量，所以可以减小由电阻压降带来的影响。
例如，这些电路区是LSI内部逻辑电路、LSI外围电路等。在该实例中，从探测焊盘接受内部逻辑电路电力并将其供给于LSI内部逻辑电源线。除此之外，从区域焊盘接受输入和输出电路电力并将其供给于LSI外围电路电力线。这样，提供不同电源共用的电源供给单元，其中提供多个彼此电势不同的电源的路径，且单元面积与单个电源单元的面积相同。
优选地，该输入和输出电路单元设置有过电压保护电路，且多个电路区经过电压保护电路彼此相连。基于前述，可在不增加芯片面积的情况下保护电路免受电涌的影响。
在输入和输出电路单元布置在半导体集成电路的外围中的情况下，限制输入和输出电路单元的数量，然而，根据本发明，共用的输入和输出电路单元。因此，不增加单元的数量。
上述输入和输出电路单元通过第一和第二焊盘连接于外部。因此，根据是第一焊盘还是第二焊盘连接到外部，将多个电路区中的一个连接于相应节点的侧。
根据上述构造，当改变与外部的连接时，可以容易地供给适当强度的电流。
输入和输出电路单元连接于用于探测检验的探测焊盘和用于外部连接的接线端焊盘。在检验的情况下，输入和输出电路单元连接于探测焊盘，以便于可以在一个电路区上进行探测检验。在驱动的情况下，输入和输出电路单元连接于接线端焊盘，以便于可以驱动其它电路区。
基于前述，能够提供一种半导体器件，即使在探测检验的情况下，其电阻压降也很小，而不增加芯片面积。
本发明提供一种半导体集成电路器件，其中多个电路区包括半导体集成电路的内部逻辑电路区以及外围中的输入和输出电路区，半导体集成电路的内部逻辑电路区以及外围中的输入和输出电路区通过输入和输出电路单元连接于用于探测检验的探测焊盘和用于外部连接的接线端焊盘，在检验的情况下半导体集成电路的内部逻辑电路区以及外围中的输入和输出电路区连接于探测焊盘，并在一个电路区上进行探测检验；在驱动的情况下，半导体集成电路的内部逻辑电路区以及外围中的输入和输出电路区连接于接线端焊盘，并驱动内部逻辑电路区。
根据上述构造，可以在探测检验的情况下增加从探测焊盘到LSI内部逻辑电路的电源路径的数量。因此，能够减少来自逻辑电路中电阻压降的影响。相应地，可以提高探测检验精度。
本发明提供一种半导体集成电路器件，其中输入和输出电路元件包括多层引线部分，且用于探测检验的探测焊盘和用于外部连接的接线端焊盘由不同层的引线构成。
基于上述构造，不增加占用面积。
该探测焊盘布置在半导体集成电路的芯片表面上。上述接线端焊盘经过形成于覆盖探测焊盘的绝缘膜之上的接触连接到内部逻辑电路区，该内部逻辑电路区连接于输入和输出电路单元。
根据上述构造，可以减小芯片的占用面积。
在探测焊盘布置在半导体集成电路芯片外围表面上的情况中，可以有效地利用芯片面积。
当这些接线端由凸块构成时，该凸块为布置在半导体集成电路芯片的元件区域中形成的再布置引线中的区域焊盘，可以减小引线长度并可以充分地扩大焊盘面积。
本发明提供一种半导体集成电路器件，还包括：连接于第一节点的LSI外围电路；以及，连接于第二节点的LSI内部电路，并通过输入和输出电路单元中的第一电源引线和第二电源引线制得到第一和第二节点的电连接。
根据上述构造，通过相同的输入和输出电路单元在不同节点上进行输入和输出。因此，可以减小芯片面积并可以降低操作速度。
优选地，半导体集成电路器件为倒装芯片LSI，在其表面上设置再布置引线，该引线连接于倒装状态下的安装板。
基于上述构造，能够形成区域焊盘并以BGA安装它们。因此，可以减小引线长度。在这种情况中，“区域焊盘”意味着输入和输出焊盘并不仅布置在芯片外围中还通过再布置引线布置在芯片的中央部分中。
本发明提供一种半导体集成电路器件，其中输入和输出电路单元在电源之间设置有过电保护电路，且该过电保护电路在用于LSI外围电路的电源与用于LSI内部逻辑电路的电源之间共用。
根据上述结构，因为过电保护电路共用，所以可以减小芯片面积。
附图说明
附图中：
图1为示出倒装芯片LSI轮廓的视图，在LSI上安装有所示实施例的不同电源共用的电源供给单元；
图2为示出一实施例的不同电源共用的电源供给单元轮廓的视图；
图3为一实施例的不同电源(VDD-VSSQ)共用的电源单元沿线A-A’截取的剖面图；
图4A和4B为示出用于防止一实施例的不同电源(VDD-VSSQ)共用的电源单元的电源之间的电涌的过电保护电路轮廓的视图；
图5为一实施例的不同电源(VSS-VDDQ)共用的电源单元沿线B-B’截取的剖面图；
图6A和6B为示出一实施例的不同电源(VSS-VDDQ)共用的电源单元的电源之间的过电保护电路的轮廓的视图；
图7为示出常规倒装芯片LSI轮廓的视图；
图8为示出常规输入和输出电路电源单元轮廓的视图；
图9为示出常规输入和输出电路电源单元轮廓的视图；
图10为示出常规输入和输出电路电源单元轮廓的视图；
图11为示出常规输入和输出电路电源单元轮廓的视图；
图12为示出常规输入和输出电路电源单元轮廓的视图；
图13为示出常规LSI内部逻辑电路电源单元轮廓的视图；
图14为示出常规LSI内部逻辑电路电源单元轮廓的视图；以及
图15为示出常规LSI内部逻辑电路电源单元轮廓的视图。
具体实施方式
下面将说明一个LSI芯片的实施例，其中使用本发明的不同电源共用的电源供给单元。首先，示出单元的结构，然后说明操作模式。
如图1所示，其为示出该LSI芯片1轮廓的视图，相应于布置在芯片外围中的各探测焊盘2布置输入和输出电路单元。不同电源共用的供给单元6S安装在该输入和输出电路单元中。其它方面与图7所示的常规实例的芯片中的相同。图1和7中，使用相同的附图标记表示相同部分。
从与图7中示出的常规LSI芯片比较可以看出，根据常规的实例，由于布置不同电源共用的电源供给单元6S代替内部逻辑电路电源单元6，需要用于接受来自区域焊盘7的内部逻辑电路电源电压的两个输入和输出电路电源单元4，以及用于通过被保护免受电涌的内部逻辑电路电源单元6从输入和输出电路电源单元4向内部逻辑电路5供给电压的两个输入和输出电路单元。然而，根据本发明的实施例，部件的数量可以制为一个，即，输入和输出电路单元的数量减少到芯片每一侧一个。
下面将具体说明该不同电源共用的电源供给单元6S。
用于LSI芯片的电源电压是用于内部逻辑电路的VDD和VSS。用于LSI芯片的电源电压是用于内部逻辑电路的VDDQ和VSSQ。
图2为示出不同电源(VDD-VSSQ)共用的电源单元50a和不同电源(VSS-VDDQ)共用的电源单元50b的轮廓的视图。图3为不同电源(VDD-VSSQ)共用的电源单元50a沿线A-A’截取的剖面图，而图4A和4B为示出过电保护电路轮廓的视图。
图5为图2中示出的不同电源(VSS-VDDQ)共用的电源单元50b沿线B-B’截取的视图，而图6A和6B为示出过电保护电路轮廓的视图。
接着，下面将说明不同电源共用的电源供给单元的结构和操作模式。
不同电源共用的电源供给单元50a和50b均包括：第一电力输入口51、第二电力输入口52、第一电源口53、第二电源口54、电力引线55a、以及电源之间的过电保护电路56。第一电力输入口51通过引线58连接于探测焊盘57并且还通过再布置引线60连接于再布置引线层上的区域焊盘59，再布置引线层位于LSI芯片的上部中。第二电力输入口52通过区域焊盘61连接于再布置引线62。第一电源口53通过引线64连接于LSI内部逻辑电路电力线63。第二电源口54通过单元中的电力引线55b连接于LSI外围电路电力线65。通过单元中的电力引线55a、第一电源口53和引线64，自探测焊盘57采入的LSI内部逻辑电路电力从第一电力输入口51供给至LSI内部逻辑电路电力线63，电力线63布置在LSI内部逻辑区域外围的外围中。将通过第二电源口54从第二电力输入口52向LSI外围电路电力线65供给从区域焊盘61接受的LSI外围电路电力。
接着，下面将说明电源之间的过电保护电路。图4A为示出不同电源(VDD-VSSQ)共用的电源单元50a的电源之间的过电保护电路轮廓的视图。图4B为示出不同电源(VSS-VDDQ)共用的电源单元50b的电源之间的过电保护电路轮廓的视图。
在图5中示出的不同电源(VDD-VSSQ)共用的电源单元50a保护在施加于探测焊盘上的LSI内部逻辑电路电源VDD与LSI外围电路电源VSSQ之间，使其免受由N沟道晶体管产生的电涌影响。在图5中示出的不同电源(VDD-VSSQ)共用的电源单元50a还保护在电源VDD与LSI外围电路电源VDDQ之间，使其免受由N沟道晶体管产生的电涌的影响。保护将要施加在区域焊盘上的LSI外围电路电源VSSQ和LSI外围电路电源VDDQ免受来自N沟道晶体管的电涌影响。由此N沟道晶体管构成的该过电保护电路的电路结构与常规LSI内部逻辑电路VDD电源单元的过电保护电路的电路结构相同，该过电保护电路设置在单元中，且由此N沟道晶体管构成的该过电保护电路的电路结构与常规LSI外围电路VSSQ电源单元的过电保护电路的电路结构相同，该过电保护电路设置在单元中。因此，VDD和VSSQ具有公共的过电保护电路。
在图5中示出的不同电源(VSS-VDDQ)共用的电源单元50b保护在施加在探测焊盘上的LSI内部逻辑电路电源VSS与LSI外围电路电源VDDQ之间，使其免受由N沟道晶体管产生的电涌影响。在图5中示出的不同电源(VSS-VDDQ)共用的电源单元50b还保护在电源VSS与LSI外围电路电源VSSQ之间，使其免受由N沟道晶体管产生的电涌的影响。保护将要施加在区域焊盘上的LSI外围电路电源VDDQ和LSI外围电路电源VSSQ免受来自N沟道晶体管的电涌影响。
接着，下面将描述电源之间的过电保护电路。图6A为示出不同电源(VDD-VSSQ)共用的电源单元50a的电源之间的过电保护电路轮廓的视图。图6B为示出图5中示出的不同电源(VSS-VDDQ)共用的电源单元50b的电源之间的过电保护电路轮廓的视图。
由该N沟道晶体管构成的该过电保护电路的电路结构与常规LSI内部逻辑电路VSS电源单元的过电保护电路的电路结构相同，该过电保护电路设置在单元中，且由该N沟道晶体管构成的该过电保护电路的电路结构与常规LSI外围电路VDDQ电源单元的过电保护电路的电路结构相同，该过电保护电路设置在单元中。因此，VSS和VDDQ具有公共的过电保护电路。
图1为示出倒装芯片LSI轮廓的视图，其中使用图2所示的本实施例的不同电源共用的电源供给单元。与图7中示出的常规布局相比较，图1中示出的倒装芯片LSI优点如下。当使用不同电源共用的电源供给单元6S时，该电源单元6S按照与输入和输出电路电源单元4的单元面积以及图1中示出的LSI内部逻辑电路电源单元6的单元面积相同的单元面积布置，可以减小要布置的LSI外围电路元件9的数量。
如上所述，本发明的半导体集成电路器件包括多个电源路径，该多个电源路径分别以下述方式供给电势彼此不同的电力：在操作产品的情况下以及在检验制成品的情况下将从区域焊盘接受的电力供给到LSI外围电路元件，而在探测检验的情况下将从探测焊盘接受的电力供给到LSI内部逻辑电路。此外，共用电源之间的过电保护电路。基于前述，可以减小布置在LSI外围电路中为将要供给于输入和输出电路以及LSI内部逻辑电路的每一电源布置的电源单元的数量，且可以减小整个半导体芯片的面积。
根据本发明，为在探测检验的情况下向未操作的输入和输出电路供给电力布置的输入和输出电路电源单元用不同电源共用的电源供给单元替换。因此，在探测检验的情况下，经过该输入和输出电路从探测焊盘供给电力，且可以增加到LSI内部逻辑电路的电力供给路径的数量。因此，可以降低电阻压降对逻辑电路的影响，并且可以提高探测检验的检验精度。
在该连接中，在上述实施例中，根据是从探测焊盘还是区域焊盘供给电力来变换到输入和输出单元的电力供给。然而，当多个区域焊盘或多个探测焊盘连接到输入和输出单元时，可对调到输入和输出单元的电力供给。
变换意味着可以适当地对调。
根据本发明，能够防止当布置LSI外围电路元件时芯片面积增加。在探测检验的情况下通过增加到LSI内部逻辑电路的电源路径的数量可以减小电阻压降产生的影响。因此，可提高在检验制成品时的检验精度。
本发明根本不受实施例及其说明的限制。如果由本领域技术人员容易地获得的各种变化不脱离权利要求范围的说明，则它们将包括于本发明中。

Claims (13)

1.一种半导体集成电路器件，包括：
多个电路区；以及
连接于电路区的输入和输出电路单元，其中多个电路区经过公共的输入和输出电路单元连接于不同的节点。
2.根据权利要求1的半导体集成电路器件，其中该输入和输出电路单元设置有过电保护电路，且多个电路区连接于该输入和输出电路单元。
3.根据权利要求1的半导体集成电路器件，其中该输入和输出电路单元布置在半导体集成电路器件的外围中。
4.根据权利要求1的半导体集成电路器件，其中该输入和输出电路单元经过第一和第二焊盘连接至外部，且该多个电路区中的一个根据是第一焊盘还是第二焊盘连接至外部而连接于相应节点的侧。
5.根据权利要求1的半导体集成电路器件，其中输入和输出电路单元连接至用于探测检验的探测焊盘和用于外部连接的接线端焊盘，在检验的情况下，输入和输出电路单元连接至探测焊盘并在该电路区中的一个上进行探测检验，而在驱动的情况下，输入和输出电路单元连接至接线端焊盘并驱动该电路区中的另一个。
6.根据权利要求5的半导体集成电路器件，其中该多个电路区包括半导体集成电路的内部逻辑电路区和外围中的输入和输出电路区，半导体集成电路的内部逻辑电路区和外围中的输入和输出电路区经过输入和输出电路单元连接于用于探测检验的探测焊盘和用于外部连接的接线端焊盘，在检验的情况下，半导体集成电路的内部逻辑电路区和外围中的输入和输出电路区连接于探测焊盘并在该电路区中的一个上进行探测检验，而在驱动情况下，半导体集成电路的内部逻辑电路区和外围中的输入和输出电路区连接于接线端焊盘并驱动内部逻辑电路区。
7.根据权利要求6的半导体集成电路器件，其中输入和输出电路单元包括多层引线部分，且用于探测检验的探测焊盘和用于外部连接的接线端焊盘由不同的引线层构成。
8.根据权利要求5的半导体集成电路器件，其中接线端焊盘经过形成于覆盖探测焊盘的绝缘膜上的接触连接于内部逻辑电路区，内部逻辑电路区连接于输入和输出电路。
9.根据权利要求8的半导体集成电路器件，其中探测焊盘布置在半导体集成电路芯片的外围中。
10.根据权利要求8的半导体集成电路器件，其中接线端焊盘由凸块构成，该凸块为设置于在半导体集成电路芯片的元件区域上形成的再布置引线上的区域焊盘。
11.根据权利1的半导体集成电路器件，还包括：
连接于第一节点的LSI外围电路；以及
连接于第二节点的LSI内部电路，且经过输入和输出电路单元中的第一电源引线和第二电源引线形成至第一和第二节点的电连接。
12.根据权利要求1的半导体电路器件，其中半导体集成电路器件为LSI，在其表面上设置再布置引线，其连接于倒装状态下的安装板。
13.根据权利要求1的半导体电路器件，其中输入和输出电路单元在电源之间设置有过电保护电路，且在用于LSI外围电路的电源和用于LSI内部逻辑电路的电源之间共用该过电保护电路。
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