CN1293633C - 半导体集成电路装置及半导体集成电路装置的制造方法 - Google Patents

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Abstract

一种半导体集成电路装置(1000)，将数字电路(1010)和模拟电路(1050)集成于同一半导体芯片内，具有与数字电路(1010)连接、防止静电破坏的静电保护电路(1022a、1022b)和与模拟电路(1050)连接、防止静电破坏的静电保护电路(1062a、1062b)。与静电保护电路(1022a、1022b)连接的接地电源(1035)的供给布线，和与静电保护电路(1062a、1062b)连接的接地电源(1075)的供给布线，在半导体集成电路(1000)的外部连接。从而在将数字电路和模拟电路集成于同一半导体芯片上的半导体集成电路中，可以缩短工期降低成本、切实提高ESD的承受能力。

Description

半导体集成电路装置及半导体集成电路装置的制造方法
技术领域
本发明涉及在由多电源构成的半导体集成电路中，提高对由数字电路和模拟电路之间的静电放电(ESD)造成破坏的承受能力的半导体集成电路装置。
背景技术
近年来，伴随着LSI(大规模集成电路)芯片技术的进步，开发出将数字电路和模拟电路集成于同一半导体芯片内的半导体集成电路。在这种混载着数字电路和模拟电路的数字、模拟混载LSI芯片中，每个电路都从外部供给多个电源，从而降低模拟电路从数字电路接受的干扰的影响。另外，为了防止LSI芯片的静电破坏，不分别将数字电路用的电源和模拟电路用的电源，以及数字电路用的接地和模拟电路用的接地完全分离，通过防止静电破坏(ESD)的电路(以下称作“保护电路”)，将数字电路和模拟电路连接起来。
图11是现有技术的半导体集成电路1000的结构示例。
图11所示的半导体集成电路1000，具有数字电路1010和模拟电路1050，数字电路1010和模拟电路1050通过控制信号线1080连接在一起。
数字电路1010，通过保护电路1022a、1022b，接受来自焊盘(pad)部1020a、1020b电信号。另外，电源焊盘部1024将数字系统的电源1034供给保护电路1022a、1022b。电源焊盘部1025则将数字系统的接地电源1035给予保护电路1022a、1022b。
模拟电路1050，同样通过保护电路1062a、1062b，接受来自焊盘部1060a、1060b电信号。另外，电源焊盘部1064将模拟系统的电源1074供给保护电路1062a、1062b。电源焊盘部1065则将模拟系统的接地电源1075给予保护电路1062a、1062b。
图12是所述保护电路1022a、1022b、1062a、1062b的结构示例。如图12所示，使用二极管构成电路，从而吸收浪涌电压。这样，即使在将电源供给数字电路1010的电源焊盘部1024与分别输入电信号的焊盘部1020a、1020b之间，以及电源焊盘部1025与焊盘部1020a、1020b之间，同样，在将电源供给模拟电路1050的电源焊盘部1064与输入电信号的焊盘部1060a、1060b之间，以及电源焊盘部1065与焊盘部1060a、1060b之间，分别混入浪涌电压，也能通过图12所示的电路，使电荷旁路，防止数字电路1010、模拟电路1050的静电破坏。
如上所述，保护电路1022a及保护电路1022b、保护电路1062a及保护电路1062b，只分别对数字电路1010、模拟电路1050起作用。考虑到通过所述保护电路1022a、1022b、1062a、1062b使电荷旁路后，在数字电路1010和模拟电路1050之间产生静电破坏的情况，在数字电路1010和模拟电路1050之间连接保护电路1090。即将数字电路1010用的电源1034与模拟电路1050用的电源1074、接地电源1035与接地电源1075，分别通过保护电路1090连接起来。
图13是保护电路1090的结构示例。如图13所示，使用二极管构成电路，从而防止数字电路1010和模拟电路1050之间产生静电破坏。此外，保护电路1090还能发挥避免将数字电路1010和模拟电路1050直接连接，吸收从数字电路1010到模拟电路1050的干扰的作用。
关于保护电路，除了上述图12及图13所述的结构外，还有许多设计方案问世(参阅专利文献1、专利文献2)。
图14示出上述图11所示的半导体集成电路1000内的焊盘部和封装基板的端子的连接关系的一个例子。
例如，半导体集成电路1000内的焊盘部1025，通过引线1327，与图14所示的封装基板1300上的端子1326电连接在一起。另外，其它焊接部的连接也与此相同。
图15示出封装基板1300的端子和外部插头(pin)的连接关系的一个示例。如图15所示，端子1326，在封装基板1300的内部通过布线1427，与外部插头1426电连接在一起。另外，其它端子的连接也与此相同。
这样，将封装基板1300和半导体集成电路1000连接后，通过树脂1410等被封装后，形成LSI芯片1400。
图16是表示LSI芯片1400制造工艺的流程图。
如图16所示，在工序ST2000中，设计了半导体集成电路1000后，进入了工序ST2010，制造半导体集成电路1000。接着进入工序ST2020，将半导体集成电路1000和封装基板1300一体化，作为LSI芯片1400。
然后，进入对LSL芯片1400进行LSI检查的工序ST2100。即在进行LSI检查的工序ST2100中，至少包括检查数字电路1010和模拟电路1050是否按照要求动作的工序ST2110和检查静电破坏的工序ST2120。另外，在工序ST2100中进行的LSI检查的结果，如果断定数字电路1010和模拟电路1050按照要求动作、没有产生静电破坏后，LSI1400就制作完毕。而如果断定数字电路1010或模拟电路1050未按照要求动作，或者数字电路1010或模拟电路1050中出现静电破坏，那就返回工序ST2000，继续进行其后的工序。
[专利文献1]
《日本专利公开公报》特开平10-56138号公报
[专刊文献2]
《日本专利公开公报》特开平11-274404号公报
然而，如上所述，保护电路1090是为了降低在数字电路1010中产生的干扰的影响，和提高对ESD的承受能力而插入的。但在保护电路1090中，浪涌电压的通过时间较长时，会出现浪涌电压不能有效排掉的情况。这时，经流过连接数字电路1010与模拟电路1050的控制信号线1080中的控制信号，控制信号线1080承受高电压，会造成数字电路1010或模拟电路1050中的连接控制信号线1080的部分遭受破坏。
在这种情况下，为了缩短浪涌电荷通过保护电路1090的时间，需要变更保护电路1090的设计。即通过再度实施上述图16所示的工序ST2000可以解决。但如图16所示的工序ST2010所示的那样，需要重新制作半导体集成电路1000。由于半导体集成电路1000是经过诸多制造工序后制成的，所以为了再度制造半导体集成电路1000，至少需要花费一个月以上的时间。再加上，制造所需掩模的成本非常昂贵。另外，最终还需要综合判断对施加给LSI芯片1400上的浪涌电压的承受能力和干扰的影响，保护电路1090的设计变更阶段考虑所有的条件，进行这种设计变更绝非易事。因此，存在着在设计变更阶段，不能准确判断是否提高了ESD的承受能力、减少了干扰的影响这一问题。
另外，这种静电破坏，在运送LSI芯片的过程中，或者在将LSI芯片安装到基板上的过程中，经常发生。
发明内容
因此，本发明的目的，第1是提供一种缩短工期，降低成本，另外可以提高ESD承受能力的半导体集成电路装置。第2是提供一种缩短工期，降低成本，另外可以提高ESD承受能力的半导体集成电路装置的制造方法。
为了解决上述课题，本发明涉及的第1半导体集成电路装置，是将数字电路和模拟电路集成于同一半导体芯片的半导体集成电路装置，其特征在于：具有与数字电路连接、防止因受所输入的数字信号的影响而在所述数字电路中产生的静电破坏的第1静电破坏保护电路；与所述模拟电路连接、防止因受所输入的模拟信号的影响而在模拟电路中产生的静电破坏的第2静电破坏保护电路；用于把来自外部的电位供给到所述第1静电破坏保护电路的第1焊盘；以及用于把来自外部的电位供给到所述第2静电破坏保护电路的第2焊盘，与所述第1静电破坏保护电路连接的第1接地线和与所述第2静电破坏保护电路连接的第2接地线，经所述第1焊盘及所述第2焊盘而在所述半导体集成电路装置的外部连接。
采用第1半导体集成电路装置后，与第1静电破坏保护电路连接的第1接地线，和与第2静电破坏保护电路连接的第2接地线，在半导体集成电路装置的外部连接，所以能提供缩短工期，降低成本，而且可以提高ESD承受能力的半导体集成电路装置。
在本发明涉及的第1半导体集成电路装置中，第1接地线和第2接地线，最好在半导体集成电路装置封装基板的内部连接起来。
这样，就能提供缩短工期，降低成本，而且可以提高ESD承受能力的半导体集成电路装置。
在本发明涉及的第1半导体集成电路装置中，第1接地线和第2接地线，最好在半导体集成电路装置封装基板的外部连接起来。
这样，就能便于选择是否将第1接地线和第2接地线连接起来，有利于对提高静电破坏的承受能力和降低干扰进行权衡。
在本发明涉及的第1半导体集成电路装置中，第1接地线和第2接地线，最好在半导体集成电路装置封装基板的外部，通过电容连接。
这样，由于能任意设定电容，更有利于对提高静电破坏的承受能力和降低干扰进行权衡。
在本发明涉及的第1半导体集成电路装置中，第1接地线和第2接地线，最好能通过将半导体集成电路装置和半导体集成电路装置的封装基板电连接的部分连接起来。
这样，不改变封装基板本身，就能提高对静电破坏的承受能力。
在本发明涉及的第1半导体集成电路装置的制造方法，是将数字电路和模拟电路集成于同一半导体芯片内的半导体集成电路装置的制造方法，包括：判断与防止输入的数字信号引起静电破坏的第1静电破坏保护电路连接的数字电路和与防止输入的模拟信号在模拟电路中引起静电破坏的第2静电破坏保护电路连接的模拟电路是否按照要求动作的电路检查工序；在电路检查工序中，断定数字电路和模拟电路都按照要求动作时，判断数字电路和模拟电路是否出现静电破坏的静电破坏检查工序；在静电破坏检查工序中，断定数字电路和模拟电路中至少有一方出现静电破坏时，在半导体集成电路的外部，将与第1静电破坏保护电路连接的第1接地线和与第2静电破坏保护电路连接的第2接地线连接起来的外部连接工序。
采用第1半导体集成电路装置的制造方法后，可以根据第1及第2LSI检查工序的结果，在半导体集成电路装置的外部连接第1接地线和第2接地线，所以可以提供缩短工期，降低成本，而且还能提高ESD承受能力的半导体集成电路装置的制造方法。
在本发明涉及的第1半导体集成电路装置的制造方法中，外部连接的工序，最好是在半导体集成电路装置的封装基板的内部，连接第1接地线和第2接地线的工序。
这样就可以提供缩短工期，降低成本，另外能提高ESD承受能力的半导体集成电路装置的制造方法。
在本发明涉及的第1半导体集成电路装置的制造方法中，外部连接的工序，最好是在半导体集成电路装置的封装基板的外部，连接第1接地线和第2接地线的工序。
这样就易于选择是否连接第1接地线和第2接地线，可以对提高对静电破坏的承受能力和减少干扰进行权衡。
在本发明涉及的第1半导体集成电路装置的制造方法中，外部连接的工序，最好是在半导体集成电路装置的封装基板的外部，通过电容连接第1接地线和第2接地线的工序。
这样，只要任意设定电容，就可以更精确地对提高静电破坏的承受能力和降低干扰进行权衡。
在本发明涉及的第1半导体集成电路装置的制造方法中，外部连接的工序，最好是通过将半导体集成电路装置和半导体集成电路装置的封装基板电连接的部分，连接第1接地线和第2接地线的工序。
这样，不必改变封装基板本身，就能提高对静电破坏的承受能力。
本发明涉及的第2半导体集成电路装置的制造方法，包括：将第1数字电路和第1模拟电路集成于同一半导体芯片内的第1半导体集成电路装置的封装基板内部，制作使与防止输入的数字信号在第1数字电路中造成静电破坏的第1静电破坏保护电路连接的第1接地线和与防止输入的模拟信号在第1模拟信号电路中造成静电破坏的第2静电破坏保护电路连接的第2接地线互不连接的第1封装基板的第1封装制造工序；在将第2数字电路和第2模拟电路集成于同一半导体芯片内的第2半导体集成电路装置的封装基板内部，制作使与防止输入的数字信号在第2数字电路中造成静电破坏的第3静电破坏保护电路连接的第3接地线，和与防止输入的模拟信号在第2模拟信号电路中造成静电破坏的第4静电破坏保护电路连接的第4接地线互相连接的第2封装基板的第2封装制造工序；在第1封装制作工序之后进行的包括判断第1数字电路和第1模拟电路是否按照要求动作的第1电路检查工序和在第1电路检查工序中，断定第1数字电路和第1模拟电路都按照要求动作时，判断第1数字电路和第1模拟电路是否出现静电破坏的第1静电破坏检查工序；在内的第1LSI检查工序；在第2封装制作工序之后进行的包括判断第2数字电路和第2模拟电路是否按照要求动作的第2电路检查工序；在第2电路检查工序中，断定第2数字电路和第2模拟电路都按照要求动作时，判断第2数字电路和第2模拟电路是否出现静电破坏的第2静电破坏检查工序；第2LSI检查工序；在第1LSI检查工序中的第1静电破坏检查工序中，断定第1数字电路和第1模拟电路都没有出现静电破坏时，选择第1封装基板的第1封装选择工序；在第1LSI检查工序中的第1静电破坏检查工序中，断定第1数字电路和第1模拟电路至少有一方出现静电破坏时，在第2LSI检查工序的第2静电破坏检查工序中，断定第2数字电路和第1模拟电路都没有出现静电破坏时，选择第2封装基板的第2封装选择工序。
采用本发明涉及的第2半导体集成电路装置的制造方法后，可以提供缩短LSI检查所需的时间，提高ESD的承受能力的半导体集成电路装置的制造方法。
附图说明
图1是本发明的本实施方式涉及的半导体集成电路的说明图。
图2是为了说明在封装基板210内部的连接形态而示出LSI芯片200的图形。
图3是封装基板210的多层中的某一层的模式图。
图4是为了说明在封装基板210外部连接的形态而示出LSI芯片400的图形。
图5是表示LSI芯片400的背面的图形。
图6是为了说明在封装基板410的外部，使用电容连接的形态而示出LSI芯片400的图形。
图7是表示封装基板400的背面的图形。
图8是为了说明在外部使用引线连接的形态而示出LSI400的图形。
图9是为了说明本实施方式的变形例涉及的半导体集成电路装置的制造方法而绘制的流程图。
图10是为了说明半导体集成电路装置另一种制造方法而绘制的流程图。
图11是现有技术的半导体集成电路1000的结构示例。
图12、图13是保护电路的一个示例。
图14是半导体集成电路1000内的焊盘部和封装基板端子的连接关系的说明图。
图15是封装基板的端子和外部插头的连接关系的说明图。
图16是为了说明现有技术的LSI芯片1400的制造方法而绘出的流程图。
图中：1000-半导体集成电路；1010-数字电路；1050-模拟电路；1080-控制信号线；1022a、1022b、1062a、1062b、1090-保护电路；1020a、1020b、1060a、1060b-焊盘部；1024、1025、1064、1065-电源焊盘部；100、227、267、280、427、467、480、880-布线；1034-数字系统电源；1074-模拟系统电源；1035-数字系统的接地电源；1075-模拟系统的接地电源；226、266-端子；212-密封材料；210、410-封装基板；228、268-外部端子；200、400-LSI芯片；310-基板层；680-电容器；ST2110-数字电路和模拟电路的检查(电路检查工序)；ST2120-静电破坏检查(静电破坏检查工序)；ST2200-在外部连接接地布线(外部连接工序)；ST2400-进行第1封装制作工序和第2封装制作工序；ST2020-第1封装制造工序；2205-在外部连接接地布线(包含在第2封装制作工序内)；ST2025-将半导体集成电路和封装基板一体化(包含在第2封装制作工序内)；ST2500-进行第1LSI检查工序和第2LSI检查工序后判断；ST2100-第1LSI检查工序；ST2105-第2LSI检查工序；ST2301-选择在外部互不连接的封装(第1封装选择工序)；ST2302-选择在外部连接的封装(第2封装选择工序)。
具体实施方式
下面，参阅附图，对本发明的实施方式作一阐述。
图1是本发明的一实施方式涉及的半导体集成电路1000说明图。
图1所示的半导体集成电路1000，具有数字电路1010和模拟电路1050，数字电路1010和模拟电路1050通过控制信号线1080连在一起。
数字电路1010，经由保护电路1022a、1022b(分别与第1静电破坏保护电路对应)，接受来自焊盘部1020a、1020b的电信号。另外，电源焊盘部1024将数字系统的电源1034供给保护电路1022a、1022b。电源焊盘部1025则将数字系统的接地电源1035给于保护电路1022a、1022b。
另外，模拟电路1050，同样经由保护电路1062a、1062b(分别与第2静电破坏保护电路对应)，接受来自焊盘部1060a、1060b的电信号。另外，电源焊盘部1064将模拟系统的电源1074供给保护电路1062a、1062b。电源焊盘部1065则将模拟系统的接地电源1075给于保护电路1062a、1062b。
图1所示的半导体集成电路1000，与所述现有技术的图11所示的半导体集成电路1000的不同之处是：数字系统的接地电源1035的供给布线(与第1接地线对应)与模拟系统的接地电源1075的供给布线(与第2接地线对应)，通过电源焊盘部1025和电源焊盘部1065，在半导体集成电路1000的外部，用导体100电连接在一起。从而缩短浪涌电荷在保护电路中的通过时间，能有效地放掉静电。
这时，由于数字系统的接地电源1035的供给布线与模拟系统的接地电源1075的供给布线连接在一起，所以在数字电路1010中产生的干扰，可能会侵入模拟电路。不过，一般地说，半导体集成电路1000的外部的布线电容，比半导体集成电路1000的内部的布线电容大1000倍，所以，在数字电路1010中出现的干扰，几乎不会影响模拟电路1050。
下面，对在半导体集成电路1000的外部，将数字系统的接地电源1035的供给布线与模拟系统的接地电源1075的供给布线连接起来的形态示例，作一阐述。
<连接形态示例(1)>
为了阐述封装基板210内部的连接形态，图2示出LSI芯片200的结构。
图2所示的LSI芯片200，包括：半导体集成电路1000，封装基板210，密封材料212。另外，端子226及端子266是在封装基板210上形成的端子。端子226与半导体集成电路1000内的电源焊盘部1025、也就是数字系统的接地电源1035的供给布线连接。端子266则与半导体集成电路1000内的电源焊点1065、也就是模拟系统的接地电源1075的供给布线连接。另外，端子226、端子266，分别通过布线227、布线267与LSI芯片200的外部插头228、外部插头268连接。
另外，给予数字系统的接地电源1035的电源焊盘部1025与给予模拟系统的接地电源1075的电源焊盘部1075的连接，通过布线280，在封装基板210的内部，将布线227和布线267连接在一起。
另外，对封装基板210由多层构成的情况做一介绍。
图3是封装基板210的多个基板层中某一层的模式图。即图3是按照图2所示的剖面L1和L2切开的图形。如图3所示，在形成布线227和布线267的层310中，通过布线280连接。此外，在图3中，为了易于理解，作为布线模式，将布线层等单纯地用直线表示，但毫无疑问，在具体连接时，可考虑各种要素后，在适宜的位置上进行连接。
<连接形态示例(2)>
为了阐述封装基板410的外部连接形态，图4示出LSI芯片400的结构。
图4所示的LSI芯片400，包括：所述半导体集成电路1000，封装基板410，密封材料212。将半导体集成电路1000的与数字系统的接地电源1035的供给布线连接的布线427和与模拟系统的接地电源1075的供给布线连接的布线467，向封装基板410的外部输出，在LSI芯片400的背面，通过布线480连接。
图5示出LSI芯片的背面。即：通过布线480，将布线427的连接部和布线467的连接部进行电连接。
这样，可以在外部选择是否进行使用布线480的所述连接，从而可以在LSI芯片400完成后，在加强ESD的承受能力与减少干扰之间进行权衡。
<连接形态示例(3)>
为了阐述使用电容在封装基板410的外部进行连接的形态，图6示出LSI芯片400的结构。
图6所示的LSI芯片400，与图4所示的LSI芯片400一样，将与接地电源1035的供给布线连接的布线427和与接地电源1075的供给布线连接的布线467，向封装基板410的外部输出，在LSI芯片400的背面连接。与图4不同的是：不是使用布线480，而是使用电容器680进行连接。
图7示出封装基板400的背面。即使用电容器680、将布线427的连接部和布线427的连接部连接起来的情况。
这样，在外部使用电容器680进行所述连接时，可以任意选择电容器的电容，所以可以在制成LSI芯片400之后，更精确地调整提高ESD的承受能力和降低干扰的相互权衡关系。
<连接形态示例(4)>
为了阐述在外部使用引线进行连接的形态，图8示出LSI芯片400的结构。
半导体集成电路1000中，与数字系统的接地电源1350供给布线连接的电源焊盘部1025和与模拟系统的接地电源1075供给布线连接的电源焊盘部1065的连接，使用引线880，连接封装基板1300上的端子1326和电源焊盘部1065。此外，在这里，阐述了使用引线，连接端子1326和电源焊盘部1065的情况。但毫无疑问，使用引线，连接端子1366和电源焊盘部1025时，也同样可以进行。还有，使用引线的连接，其连接距离，以短为好。
这样，就能不必像所述图2及图3所示的那样变更封装基板，就能提高ESD的承受能力。
下面，作为本实施方式的变形示例，对所述半导体集成电路装置的制造方法作一介绍。
<半导体集成电路装置的制造方法(1)>
图9是为了阐述本发明的实施方式的变形示例所涉及的半导体集成电路的制造方法而绘制的流程图。
首先，在工序ST2000中，设计了半导体集成电路1000后，进入工序ST2010，制造半导体集成电路1000。接着，在工序ST2020中，将半导体集成电路1000和封装基板1300一体化。成为图14所示的那种LSI芯片1400。再进入LSI检查工序ST2100。
进行LSI检查的工序ST2100，至少包括检查数字电路1010及模拟电路1050的动作的工序ST2110(与电路检查工序对应)和检查静电破坏的工序ST2120(与静电检查工序对应)。
在检查数字电路1010及模拟电路1050的动作的工序ST2110中，判断其动作是否符合要求。动作是否符合要求时(在工序ST2110中为YES)，进入工序ST2120；动作不符合要求时(在工序ST2110中为NO)，返回工序ST2000，再次从半导体集成电路的设计开始重做。
其次，检查静电破坏的工序ST2120，例如，在下述状态下进行。
首先，例如，将图15所示的外部插头1426及外部插头1466固定在接地电平(0电位)，依次给除此之外的外部插头施加高电压。对施加过高电压的LSI芯片1400进行动作检查，如果能进行正常动作，就断定为没有出现静电破坏(在工序ST2120中为YES)。如果不能进行正常动作，即出现静电破坏时(在工序ST2120中为NO)，就进入工序ST2200。
在工序ST2200中，将给予数字系统的接地电压源1035的电源焊盘部1025和给予模拟系统的接地电压源1075的电源焊盘部1065，在半导体集成电路1000的外部进行电连接(与外部连接工序对应)。此外，关于其连接形态，如上文阐述的情况相同。
其后，返回工序ST2020，将经过所述工序ST2200处理的半导体集成电路1000和封装基板一体化，进行工序ST2100的LSI检查，断定数字电路1010及模拟电路1050按照要求动作、未出现静电破坏后，就宣告完成。
由以上阐述可知，即使在工序ST2120中出现静电破坏时，也能省略半导体集成电路1000的设计及制造工序(工序ST2000及工序ST2010)，所以能在较短的期间内做成LSI芯片1400。
<半导体集成电路装置制造方法(2)>
下面，对半导体集成电路装置的别的制造方法，做一阐述。
图10是为了阐述半导体集成电路装置的别的制造方法而绘制的方框图。
在图10所示的制造方法中，首先和图9一样，进行工序ST2000和工序ST2010中的动作。然后，在本制造方法中，进入工序ST2400。
工序ST2400包括第1封装制作工序(工序ST2020)和第2封装制作工序(工序ST2205及工序ST2025)。
第1封装制作工序(工序ST2020)，是将接地电源1035的供给布线(在这里，与第1接地线对应)和接地电源1075的供给布线(在这里，与第2接地线对应)互不连接的半导体集成电路装置1000与封装基板一体化的工序。
另外，第2封装制作工序(工序ST2205及工序ST2025)，首先通过分别给予接地电源1035、1075的电源焊盘部1025、电源焊盘部1075，将数字系统的接地电源1035的供给布线(在这里，与第3接地线对应)和模拟系统的接地电源1075的供给布线(在这里，与第4接地线对应)在半导体集成电路1000的外部进行电连接(工序ST2205)。然后再将在外部进行了这种电连接的半导体集成电路1000和封装基板一体化(工序ST2205)的工序。此外，关于连接形态，如前文所述。
具体地说，在工序ST2400的工序ST2020中，在将接地电源1035的供给布线与接地电源1075的供给布线，在外部不进行电连接的半导体集成电路1000和封装基板一体化的同时，在工序ST2400的工序ST2025中，将接地电源1035的供给布线和接地电源1075的供给布线，在外部进行了电连接的半导体集成电路1000和封装基板一体化。然后，进入了工序ST2500。
工序ST2500，进行第1LSI检查工序(工序ST2100)和第2LSI检查工序(工序ST2105)，然后，决定接着进行的工序。此外，工序ST2100及工序ST2105，进行和上述同样的LSI检查。
具体地说，首先，在工序ST2500中的工序ST2100中进行的第1LSI检查的结果，断定“正常”时(即数字电路1010(在这里，与第1数字电路对应)及模拟电路1050(在这里，与模拟电路对应)的检查(在这里，与第1电路检查工序对应)，和静电破坏检查(在这里，与第1静电破坏检查工序对应)都正常时)，不论工序ST2105中进行的第2LSI检查的结果如何，都进入工序ST2301。然后，在工序ST2301中，选择出在半导体集成电路1000的外部，不将给予数字系统接地电源1035的电源焊盘部1025和给予模拟系统接地电源1075的电源焊盘部进行电连接的封装基板(与第1封装选择工序对应)。
另外，在所述工序ST2100中进行的第1LSI检查的结果，断定“不正常”时(即在数字电路1010及模拟电路1050的检查中为“正常”；而在静电破坏检查中为“不正常”时)，在工序ST2105中的第2LSI检查的结果，断定“正常”时(即数字电路1010(在这里，与第2数字电路对应)及模拟电路1050(在这里，与第2模拟电路对应)的检查(在这里，与第2电路检查工序对应)和静电破坏的检查(在这里，与第2静电破坏检查工序对应)都正常时)，进入工序ST2302。然后，在工序ST2302中，选择出将给予数字系统的接地电源1035的电源焊盘部1025和给予模拟系统的接地电源1075的电源焊盘部1065，在半导体集成电路1000的外部进行了电连接的封装基板(与第2封装选择工序对应)。
另外，在工序ST2500中的工序ST2100及工序ST2105中的第1及第2LSI检查的结果，为上述以外的时候(即在第1电路检查工序或第2电路检查工序中为“不正常”时和在第1电路检查为“正常”、在第1静电破坏工序中为“不正常”时以及在第2电路检查工序中为“正常”、在第2静电破坏工序中为“不正常”时)，再次返回工序ST2000，从半导体集成电路1000的设计开始重做。
在上述图10所示的半导体集成电路装置的制造方法中，与上述图9所示的制造方法相比，可以削减图9所示的工序ST2000之后再度进行的LSI检查(工序ST2100)所需的时间。
此外，在以上的各实施方式中，使用图2～图8，对在封装基板的内部、外部，进而使用引线连接数字系统的接地电源1035的供给布线和模拟系统的接地电源1075的供给布线的情况进行了阐述。但毫无疑义，连接部、端子、焊盘部的形状，并不限于图中所示。而且，焊盘部等的物理性的位置，也不限于本实施示例。
而且，对LSI芯片的外部端子在封装基板的背面的情况作了介绍。但即使在侧面时，也同样能够实施。并且，在图3及图5中，对在其背面，使用布线及电容器进行连接的情况进行了阐述。但是同样，在侧面连接时，也同样能够实施。进而在图3及图5中，即使在其正面，也同样可以实施。
综上所述，在将数字电路和模拟电路集成于同一半导体芯片内的半导体集成电路装置中，将分别与数字电路和模拟电路的保护电路连接的接地线，在半导体集成电路装置的外部连接，从而可以缩短工期、降低成本，可靠地提高ESD的承受能力。

Claims (5)

1.一种半导体集成电路装置，是将数字电路和模拟电路集成在同一半导体芯片上的半导体的集成电路装置，
其特征在于：具有：与所述数字电路连接、防止因受所输入的数字信号的影响而在所述数字电路中产生的静电破坏的第1静电破坏保护电路；
与所述模拟电路连接、防止因受所输入的模拟信号的影响而在模拟电路中产生的静电破坏的第2静电破坏保护电路；
用于把来自外部的电位供给到所述第1静电破坏保护电路的第1焊盘；以及
用于把来自外部的电位供给到所述第2静电破坏保护电路的第2焊盘，
与所述第1静电破坏保护电路连接的第1接地线和与所述第2静电破坏保护电路连接的第2接地线，经所述第1焊盘及所述第2焊盘而在所述半导体集成电路装置的外部连接。
2.如权利要求1所述的半导体集成电路装置，其特征在于：
所述第1接地线和所述第2接地线，在所述半导体集成电路装置的封装基板的内部连接。
3.如权利要求1所述的半导体集成电路装置，其特征在于：
所述第1接地线和所述第2接地线，在所述半导体集成电路装置的封装基板的外部连接。
4.如权利要求1所述的半导体集成电路装置，其特征在于：
所述第1接地线和所述第2接地线，在所述半导体集成电路装置的封装基板的外部，通过电容连接。
5.如权利要求1所述的半导体集成电路装置，其特征在于：
所述第1接地线和所述第2接地线，通过用于将所述半导体集成电路装置和所述半导体集成电路装置的封装基板电连接的部分连接。
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