JP2006228942A - 半導体装置 - Google Patents

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Abstract

【課題】 回路をノイズから保護するためにＮ型ディープウェルが用いられている。しかし、周波数が高いノイズは、Ｎ型ディープウェルを伝播してしまうので、保護すべき回路が誤動作を起こす。
【解決手段】 Ｎ型ディープウェルの面積を小さくする。例えば本発明は、第１導電型である半導体基板と、前記半導体基板に設けられたデジタル回路部およびアナログ回路部と、前記アナログ回路部もしくは前記デジタル回路部の一方に形成された前記第１導電型の複数のウェルと、前記第１導電型と逆の第２導電型であり、前記複数のウェルのうち一部のウェルを前記半導体基板から分離する第１深ウェルと、を有することを特徴とする半導体装置である。
【選択図】 図１

Description

本発明は、半導体装置に関し、特に、一基板上にデジタル回路部とアナログ回路部とが混載された半導体装置に関するものである。
半導体装置の小型化・高機能化を目的として、一つの半導体基板上に、デジタル回路とアナログ回路が混載された半導体装置が開発されている。
このような半導体装置において、デジタル、アナログ回路の一方で発生したノイズが、基板を伝播し、他方の回路に影響を及ぼすことが問題となる。特に、デジタル回路が発するノイズが、基板を伝ってアナログ回路まで伝播し、そのアナログ回路の誤動作を引き起こすことが顕著な問題である。
この問題を解決するための技術が、特許文献１および２に開示されている。
特許文献１に開示された技術は、半導体基板と逆の導電型を有する深ウェルで、アナログ回路部全体、もしくはデジタル回路部全体を、半導体基板から分離するものである。
以下、半導体基板の導電型がP型として説明するが、N型であってもよい。その場合は、全ての構成要素の導電型が逆転することとなる。
例えば、特許文献１の図１を参照すると、P型半導体基板１０に形成されたアナログ回路部を、N型の深ウェル１２で半導体基板から分離している。さらに、デジタル回路部をN型の深ウェル１４で囲んでいる。
特許文献２に開示された技術は、アナログ回路部において、半導体基板と同じ導電型のウェルを、その半導体基板と逆の導電型の深ウェルで囲むものである。
例えば、特許文献２の図１を参照すると、P型半導体基板１に形成されたアナログ回路部内の、P型ウェル４が、N型の深ウェル４で半導体基板１から分離されている。
これらの技術は、半導体基板と深ウェルとの間に生じる空乏層が、ノイズの伝播を防止するものである。
特開平６−１６３８２３号公報 特開平６−６９４３６号公報
本発明者らは、上記従来技術が、以下の課題を有していることを発見した。
図６に示すように、P型半導体基板１に、N型の深ウェル３０を形成すると、両者の間に空乏層が生じる。すると、深ウェル３０と半導体基板１とを電極、空乏層を誘電体とした寄生容量Ｃｐが生じる。尚、図６中に示した容量の記号は仮想的なものである。そして、この寄生容量Ｃを介して、半導体基板１からのノイズが、深ウェル３０で分離したい領域内に伝播してしまう。
図６に示す経路Ｐで伝播するノイズに対するこの寄生容量のインピーダンスＺは、１／（ωＣ）に比例する。ここで、ノイズの各周波数をω、寄生容量Ｃｐの容量値をＣとした。すなわち、高い周波数のノイズほど、深ウェルによる寄生容量を介して伝播しやすい。
一般的に、ノイズには様々は周波数成分が含まれている。そのため、従来から、高い周波数のノイズが、寄生容量を介して深ウェルで分離された領域内に伝播していた。しかし、従来の半導体装置は、その動作周波数が低かったため、寄生容量を介して伝播してしまう程高い周波数のノイズの影響を受けなかった。
ところが、動作周波数の向上が著しい近年の半導体装置においては、寄生容量を介して伝播する高い周波数のノイズに影響を受けるようになってきた。
本発明の要点は、半導体基板から、半導体基板と逆導電型のウェルを分離する深ウェルの面積を小さくする、ということである。尚、広い面積を深ウェルで分離する場合は、互いに分離独立した複数の深ウェルを用いることにより、各々の深ウェルの面積を小さくすることができる。
この要点により、半導体基板と深ウェルとの間に生じる寄生容量の容量値が小さくなる。すると、ノイズに対する寄生容量のインピーダンスが大きくなり、ノイズの伝播をより抑制することができる。
例えば、本発明に係る半導体装置は、第１導電型である半導体基板と、前記半導体基板に設けられたデジタル回路部およびアナログ回路部と、前記アナログ回路部もしくはデジタル回路部の一方に形成された前記第１導電型の複数のウェルと、前記第１導電型と逆の第２導電型であり、前記複数のウェルのうち一部のウェルを前記半導体基板から分離する第１深ウェルと、を有することを特徴とする。
また、本発明のその他の半導体装置は、第１導電型である半導体基板と、前記半導体基板に設けられたデジタル回路部およびアナログ回路部と、前記アナログ回路部もしくは前記デジタル回路部の一方に、互いに分離独立して形成され、前記第１導電型と逆の第２導電型である複数の深ウェルと、を有することを特徴とする。
本発明によれば、深ウェルと半導体基板との間に生じる寄生容量の容量値を小さくすることができる。従って、その寄生容量のインピーダンスを大きくすることができる。よって、その寄生容量を介したノイズの伝播を抑制することができる。
（第１の実施の形態）
本発明の第１の実施の形態について、図１および図２を参照して説明する。図１は、本実施の形態に係る半導体装置１００の模式平面図である。図２は、図１のＡ−Ａ断面図である。
図１を参照すると、半導体装置１００は、Ｐ型の半導体基板１と、この半導体基板１上に形成された、アナログ回路部１０とデジタル回路部２０を有する。
アナログ回路部１０は、ＰＬＬ回路１１およびその他の回路１２含む。ＰＬＬ回路１１は、発振器１１１、分周器１１２、ループフィルタ１１３、位相比較器１１４およびチャージポンプ１１５を有する。
ＰＬＬ回路のうち、ノイズの影響を受けやすい発振器１１１を構成する回路が、Ｎ型の深ウェル（以下、Ｎ型ディープウェル）３０により、Ｐ型の半導体基板１から分離されている。ここでいう「分離される」とは、Ｎ型ディープウェル３０とＰ型の半導体基板１との間に形成される空乏層により、電気的に分離されていることを意味する。
図２を参照して、半導体装置１００をさらに詳細に説明する。
半導体基板１には、ＣＭＯＳ回路を構成するために、複数のＰ型ウェル４と複数のＮ型ウェル５とが形成されている。Ｐ型ウェル４とＮ型ウェル５内部には、所望の回路を構成するためのＭＯＳＦＥＴが形成されている（図示せず）。
複数のＰ型ウェル４のうち、発振回路１１１を構成するＰ型ウェル４がＮ型ディープウェル３０により、半導体基板１から分離されている。具体的には、Ｐ型ウェル４の周囲を囲むＮ型ウェル３０１と、このＮ型ウェル３０１の底面に接するように形成されたＮ型ディープウェル３０２により、Ｐ型ウェル４は半導体基板１から分離される。
さらに、発振回路１１１に接続される電源６０は、その他の領域に接続される電源７０と分離されている。電源も分離することで、ノイズの伝播をさらに効果的に抑制することが可能となる。
本実施の形態では、Ｎ型ディープウェル３０が、発振器１１１を構成する回路のみを半導体基板１から分離している。しかし、図３に示すように、発振器１１１と分周器１１２とを（図３（ａ））、もしくは、発振器１１１と分周器１１２とループフィルタ１１３とを（図３（ｂ））、半導体基板１から分離するように、Ｎ型ディープウェル３０を形成してもよい。
（第２の実施の形態）
本発明の第２の実施の形態を、図４および図５を参照して説明する。図４は、本実施の形態に係る半導体装置１００の模式平面図である。図５は、図４のＢ−Ｂ断面図である。
本実施の形態が、第１の実施の形態と異なる点は、Ｎ型ディープウェルが２つ（３０，３１）形成されており、それらが互いに分離独立していることである。ここで分離独立とは、２つのＮ型ディープウェル３０，３１の間にＰ型半導体基板１もしくはＰ型ウェル（図示せず）が介在し、一方の電位が、他方の電位に、実質的に影響を及ぼさないことをいう。
本実施の形態では、一方のＮ型ディープウェル３０は、発振器１１１を構成するＰ型ウェル４を半導体基板１から分離しており、他方のＮ型ディープウェル３１は、分周器１１２を構成するＰ型ウェル４を半導体基板１から分離している。
さらに、Ｎ型ディープウェル３０が形成された発振器１１１に接続される電源６０と、Ｎ型ディープウェル３１が形成された分周器１１２に接続される電源８０と、その他の回路に接続される電源７０とが、互いに分離している。
上記実施の形態においては、アナログ回路部１０にＮ型ディープウェル３０若しくは３１を適用する例を示したが、本発明をデジタル回路部２０に適用してもよい。すなわち、デジタル回路部２０中の複数のＰ型ウェル４のうち一部のＰ型ウェル４を、Ｎ型ディープウェルによって半導体基板１から分離してもよい。また、デジタル回路部２０中の複数のＰ型ウェル４を、互いに分離独立した複数のＮ型ディープウェルにより半導体基板１から分離してもよい。電源の分離についても、同様である。
N型ディープウェルに入力するノイズの電圧Vinに対する、当該N型ディープウェルを伝播するノイズの電圧Voutの比は、下記式１のようになる。
Figure 2006228942
 但し、Ｎ型ディープウェルの面積をS、ノイズの周波数をｆ、半導体基板１の誘電率をεsi、電子の電荷をq、半導体基板１の不純物濃度をNsub、ビルトイン電位をφbi、半導体基板１とN型ディープウェルとの間の電位差をVappとした。
この比は、どの程度のノイズがN型ディープウェルを伝播してしまうかを示している。すなわち、この比が１／２であれば、N型ディープウェルによりノイズが半分に低減されることとなる。
式１によると、例えば、周波数ｆのノイズを半分に低減したい場合には、式１の右辺が１／２以下となるようにN型ディープウェルの面積Sを設計すればよい。また、周波数ｆのノイズを１／１０に低減したい場合には、式１の右辺が１／１０以下となるようにＮ型ディープウェルの面積を設計すればよい。
本発明者の検討によると、ノイズの周波数が１００ＭＨｚである場合、面積が３０００００μｍ２より小さいＮ型ディープウェルを用いれば、ノイズを１０％以上低減することができる。また、面積が１０００μｍ２より小さいＮ型ディープウェルを用いれば、ノイズを９０％以上低減することができる。
本発明を、動作周波数がXのPLL回路の保護に適用する場合を考える。PLL回路は、その動作周波数Ｘの１／１０程度の周波数をもつノイズに影響を受けやすい。周波数がＸ／１０であるノイズを、半分もしくは１／１０に低減するためには、Ｎ型ディープウェルの面積Ｓを、それぞれ下記式２，３を満たすようにすればよい。
Figure 2006228942
Figure 2006228942
本発明の第１の実施の形態を説明するための図である。 本発明の第１の実施の形態を説明するための、図１の断面図である。 本発明の第１の実施の形態のその他の例を示す図である。 本発明の第２の実施の形態を説明するための図である。 本発明の第２の実施の形態を説明するための、図４の断面図である。 発明者が発見した従来技術の課題を説明するための図である。
符号の説明
１ 半導体基板
１０ アナログ回路部
１１ PLL回路
２０ デジタル回路部
３０，３１ N型ディープウェル
４ Ｐ型ウェル
５ Ｎ型ウェル
６０，７０，８０ 電源
１００ 半導体装置

Claims (11)

  1. 第１導電型である半導体基板と、
    前記半導体基板に設けられたデジタル回路部およびアナログ回路部と、
    前記アナログ回路部もしくは前記デジタル回路部の一方に形成された前記第１導電型の複数のウェルと、
    前記第１導電型と逆の第２導電型であり、前記複数のウェルのうち一部のウェルを前記半導体基板から分離する第１深ウェルと、
    を有すること、
    を特徴とする半導体装置。
  2. 前記第１深ウェルの面積が３０００００μｍ２より小さいことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１深ウェルの面積が１０００μｍ２より小さいことを特徴とする請求項１に記載の半導体装置。
  4. 前記複数のウェルのうち、前記一部のウェル以外のウェルを前記基板から分離し、前記第１深ウェルから分離独立した第２深ウェルをさらに有すること、
    を特徴とする請求項１ないし請求項３のいずれか一に記載の半導体装置。
  5. 前記第１深ウェルにより前記半導体基板から分離されるウェルに接続される電源と、その他のウェルに接続される電源とが分離されていること、
    を特徴とする請求項１ないし請求項４のいずれか一に記載の半導体装置。
  6. 第１導電型である半導体基板と、
    前記半導体基板に設けられたデジタル回路部およびアナログ回路部と、
    前記アナログ回路部もしくは前記デジタル回路部の一方に、前記第１導電型と逆の第２導電型を有し、互いに分離独立して形成された複数の深ウェルと、
    を有すること、
    を特徴とする半導体装置。
  7. 前記複数の深ウェルの各々により、前記半導体基板から分離される複数の回路領域を有し、
    前記複数の回路領域の各々に接続される電源が互いに分離されていること、
    を特徴とする請求項６に記載の半導体装置。
  8. 前記複数の深ウェルの各々の面積が３０００００μｍ２より小さいことを特徴とする請求項６もしくは請求項７に記載の半導体装置。
  9. 前記複数の深ウェルの各々の面積が１０００μｍ２より小さいことを特徴とする請求項６ないし請求項８のいずれか一に記載の半導体装置。
  10. 前記第１深ウェルが、動作周波数がＸであるＰＬＬ回路を構成する前記ウェルを前記半導体基板から分離しており、
    前記第１深ウェルの面積をＳ、前記半導体基板の誘電率をεsi、電子の電荷をq、前記半導体基板の不純物濃度をNsub、ビルトイン電位をφbi、前記半導体基板と前記第１深ウェルとの間の電位差をVappとしたときに、Ｓが
    Figure 2006228942
     を満たすことを特徴とする請求項１に記載の半導体装置。
  11. 前記第１深ウェルが、動作周波数がＸであるＰＬＬ回路を構成する前記ウェルを前記半導体基板から分離しており、
    前記第１深ウェルの面積をＳ、前記半導体基板の誘電率をεsi、電子の電荷をq、前記半導体基板の不純物濃度をNsub、ビルトイン電位をφbi、前記半導体基板と前記第１深ウェルとの間の電位差をVappとしたときに、Ｓが
    Figure 2006228942
     を満たすことを特徴とする請求項１に記載の半導体装置。
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